JP2008541487A - 斬新な低電力不揮発性メモリおよびゲートスタック - Google Patents

斬新な低電力不揮発性メモリおよびゲートスタック Download PDF

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Abstract

良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。
【選択図】 図１Ａ

Description

本発明は、一般的には集積回路に関し、特に本発明は、不揮発性メモリデバイスに関するものです。
メモリデバイスは、コンピュータでの内部記憶領域として典型的に設けられています。メモリという用語は、集積回路チップの形式で市場にあらわれるデータ記憶を特定しています。いくつかの異なったタイプのメモリが近代エレクトロニクスにおいて使用されており、１つの代表タイプがＲＡＭ（ランダムアクセスメモリ）です。ＲＡＭは、コンピュータ環境において、メインメモリとして使用されるのが特徴的に見出されます。ＲＡＭは読取りおよび書込みメモリとして機能します、すなわち、データをＲＡＭに書込み、ＲＡＭからデータを読取ることの双方が可能です。これは、データを読取ることだけを許可するリードオンリーメモリ（ＲＯＭ）とは対照的です。ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）および同期ＤＲＡＭ（ＳＤＲＡＭ）のようなほとんどのＲＡＭは揮発性であり、このことは、そのコンテンツを維持するために電気の安定した流れを必要とすることを意味しています。電源が切断されるやいなや、どんなデータもＲＡＭ内で失われます。
コンピュータは、ほとんどの場合、コンピュータを始動させるための命令を保持する少量のＲＯＭを含んでいます。ＲＡＭとは違って、ＲＯＭには書込むことができません。ＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリーメモリ）は、電荷に触れさせることで、消去することができる特別なタイプの不揮発性ＲＯＭです。ＥＥＰＲＯＭは、電気的に絶縁されたゲートを有する多数のメモリセルを含んだメモリアレイを含んでいます。データは、メモリセル内に、ゲートと関連するフローティングゲート又はフローティングノード上に電荷の形式で記憶されます。ＥＥＰＲＯＭメモリアレイ内のそれぞれのセルは、フローティングノードを充電することにより、任意の基準で、電気的にプログラムすることができます。この電荷は、また、消去動作によって、フローティングノードから無作為に除去することができます。電荷は専門プログラミングと消去動作のそれぞれによって、個々のフローティングノードに送られるか、あるいは個々のフローティングノードから除去されます。
さらにもう一つのタイプの不揮発性メモリが、フラッシュメモリです。フラッシュメモリは、一回当たりシングルビット又は１バイト（８又は９ビット）に代わって、ブロックにて典型的に消去および再プログラムされるＥＥＰＲＯＭの１つのタイプです。典型的なフラッシュメモリは、多数のメモリセルを含むメモリアレイを含んでいます。メモリセルのそれぞれは、電荷を保持できるフローティングゲート電界効果トランジスタ（ＦＥＴ）を含んでいます。セル内のデータは、フローティングゲート／電荷トラッピング層内の電荷の有無によって、決定されます。セルは通常、“消去ブロック”と呼ばれるセクションに、グループ化されます。消去ブロック内のセルのそれぞれは、フローティングゲートを充電することにより、任意の基準で、電気的にプログラムすることができます。電荷はブロック消去動作により、フローティングゲートから除去でき、そこでは、消去ブロック内の全てのフローティングゲートメモリセルが単一の操作で消去されます。
ＥＥＰＲＯＭメモリアレイおよびフラッシュメモリアレイ双方のメモリセルは、“ＮＯＲ”アーキテクチャ（ビット線に直接結合された各セル）又は“ＮＡＮＤ”アーキテクチャ（各セルがビット線に間接的に結合されて、アクセスのためにストリングの他方のセルを活性化することを要求するように、セルの“ストリング”内に結合されているセル）のいずれかに典型的に配置されます。
フローティングゲートメモリセルは、チャンネルホットキャリア注入（ＣＨＥ）によりセルを高い閾値電圧状態にして、電子をフローティングゲートに注入することで典型的にプログラムされ、そして、基板からのホットホール注入により消去することができます。あるいは、フローティングゲートメモリセルは、被プログラム又は被消去閾値状態にするためのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによる、基板からおよび基板への電子トンネリングによって、プログラムと消去ができます。両方の構造では、デバイスの特性と信頼性で逆効果を結果的に生じますが、ゲート絶縁層にわたって高いフィールドにすることができるメモリデバイスにおいて、かなりの量の電力および高い正負の電圧の発生が必要となります。
ＣＨＥ、ホットホール注入およびＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングについての問題点は、それらの動作に必要とされる高いエネルギーがデバイス材料に損害を与え、メモリセルの寿命および耐久性を減少させるということです。それらは、また、多量の電力を消費し、それが、携帯用のデバイスでの問題点です。また、高い電圧およびフィールドは、アレイおよびそのサポート回路のデバイス素性のスケーラビリティを制限しますし、結果的デバイスの書込み、読取りおよび消去スピードを著しく遅くします。特に、フラッシュメモリデバイスタイプについては、ＣＨＥ電子注入は、インターフェース状態を発生し、デバイスの相互コンダクタンスを悪化させ、電荷保持と読取りディスターブに影響を及ぼすバックトンネリングを増加させる可能性があります。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングおよびホットホール注入は、トンネリング絶縁体における固定電荷中心およびトラッピング層における浅いトラップと欠陥を発生させる可能性があり、従って、安定したボンドを壊し、結局は、デバイスの絶縁体／誘電体特性を悪化させます（１０６プログラム／消去・サイクル未満の典型的な寿命にデバイスの耐久性を制限します）。そのような高電力、高電圧、遅いアクセススピード、制限された耐久性およびスケーリングの困難さは、最も一般に利用されている不揮発性メモリデバイスの典型的な特性です。
理想的な又はユニバーサルなメモリであれば、ＲＡＭの高スピード、低電力および事実上無限（１０１２〜１０１５プログラム／消去・サイクル）の書込みおよび消去の耐久性と、不揮発性メモリの不揮発性長期データ電荷保持とを組み合わせることでしょう。そのようなメモリデバイスは、コンピュータシステムおよび携帯用デバイスにおけるＲＡＭおよびＲＯＭ／フラッシュ／不揮発性メモリの双方を補うか、又は完全に置き換えるために、システム設計者によって利用され得るでしょう。
上に述べられた理由で、および本明細書を読んで理解した際に、当業者にとって明らかになる以下に述べられる他の理由で、不揮発性メモリセル用の方法および装置のための技術において、高スピード書込み／読取り／消去アクセス、低電圧プログラムと消去、低電力使用法、デバイス素性のスケーラビリティおよび事実上無限の耐久性を有する不揮発性メモリを考慮する必要があります。
低電圧プログラミングと消去を高い電荷保持と組み合わせる理想的なメモリアプリケーションを可能にする不揮発性フローティングノードメモリセルを作ることに伴う、上述の問題点および他の問題点が、本発明によって取り組まれており、以下の明細書を読んで検討することで、理解されるでしょう。
不揮発性メモリデバイスおよびアレイは、本発明の実施の形態に従って、フローティングノードメモリセルにおいて非対称トンネルバリアを有しており、良好な電荷保持のための高い電荷ブロッキングバリアと深いキャリアトラッピングサイトを維持しながら、低電圧で直接的なトンネリングプログラミングと消去を可能にする、バンドギャップ技術に基づくゲートスタックを利用します。このことは、本発明のメモリデバイスの実施の形態が、理想的な又はユニバーサルなメモリデバイスの特性で動作することを可能にします。低電圧で直接的なトンネルプログラムと消去の能力は、また、ゲートスタックおよび結晶格子に対する高エネルギーキャリアからの損害を減少させて、書込み疲労および漏出問題を減少させ、デバイス寿命を増進させ、実効的な無限の耐久性（１０１２〜１０１５プログラム／消去・サイクル）を可能にします。本発明の実施の形態の低電圧のプログラムと消去は、また、低電圧のメモリアレイ設計およびメモリセルゲートスタックのより小さい実効酸化物厚（ＥＯＴ）を可能にして、低電力、電圧スケーリングおよび全体的なメモリアレイのダイ領域の低減を可能にし、プロセス技術が良くなるにつれて、デバイス素性のさらなるスケーリングを可能にします。本発明の反転モードおよび通常モードのメモリセルの実施の形態が詳述されます。本発明の他のメモリセルの実施の形態は、単一のメモリセルにおける複数レベルのビット記憶を可能にします。ＮＯＲ又はＮＡＮＤメモリアーキテクチャ内に配置される本発明の実施の形態もまた、提供されています。
一実施の形態として、この発明は、基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された２つ以上の補助層（sub-layer）を含む非対称バンドギャップトンネル絶縁層とを含み、ここで前記２つ以上の補助層が、増加する伝導バンドオフセットの層と、前記トンネル絶縁層上に形成されたトラッピング層と、前記トラッピング層上に形成された電荷ブロッキング層と、前記電荷ブロッキング層上に形成された制御ゲートとを含むことを特徴とする不揮発性メモリセルを提供します。
別の実施の形態として、この発明は、行および列に形成された複数の不揮発性メモリセルを含む不揮発性メモリアレイと、メモリインタフェースと、前記メモリインタフェースおよび前記不揮発性メモリアレイに結合される制御回路とを含む不揮発性メモリデバイスを提供します。１つ以上の前記複数の不揮発性メモリセルは、基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された２つ以上の補助層の非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層が増加するバンドオフセットの層を含んでいるものと、前記トンネル絶縁層上に形成されたトラッピング層と、前記トラッピング層上に形成された電荷ブロッキング層と、前記電荷ブロッキング層上に形成された制御ゲートとを含んでいます。
さらに別の実施の形態として、この発明は、１つ以上の不揮発性メモリデバイスに結合されたプロセッサを含んでいるシステムを提供します。前記１つ以上の不揮発性メモリデバイスは、行および列に形成された複数の不揮発性メモリセルを含む不揮発性メモリアレイと、メモリインタフェースと、前記メモリインタフェースおよび前記不揮発性メモリアレイに結合される制御回路とを含む不揮発性メモリセルを含んでいます。前記１つ以上の前記複数の不揮発性メモリセルは、基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された２つ以上の補助層の非対称バンドギャップトンネル絶縁層とを含み、ここで前記２つ以上の補助層が、増加する伝導バンドオフセットの層と、前記トンネル絶縁層上に形成されたトラッピング層と、前記トラッピング層上に形成された電荷ブロッキング層と、前記電荷ブロッキング層上に形成された制御ゲートとを含むことを特徴としています。
さらなる実施の形態として、この発明は、基板に第１と第２のソース／ドレイン領域を形成し、前記第１と第２のソース／ドレイン領域が介在チャンネル領域を規定していることと、前記チャンネル領域上に形成された２つ以上の補助層のトンネル絶縁層を形成し、前記２つ以上の補助層が、増加する伝導バンドオフセットの層を含むことと、前記トンネル絶縁層上にトラッピング層を形成することと、前記トラッピング層上に電荷ブロッキング層を形成することと、前記電荷ブロッキング層上に制御ゲートを形成することを含む、不揮発性メモリセル構造を形成する方法を提供します。
この発明のなおさらなる実施の形態は、基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された電荷ブロッキング層と、前記電荷ブロッキング層上に形成されたトラッピング層と、前記トラッピング層上に形成された２つ以上の補助層を含む非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層が増加する伝導バンドオフセットの層を含んでいるものと、前記非対称バンドギャップトンネル絶縁層上に形成された制御ゲートとを含む反転モード不揮発性メモリセルを提供します。
他の実施の形態が、同様に記載されて、クレームされています。
好ましい実施の形態についての以下の詳述された記述では、これに関しての一部を形成し、そこでは、発明が実施され得る具体的な好ましい実施の形態が例証として示されている、添付の図面について、言及がなされます。これらの実施の形態は、当業者が発明を実施するのを可能にするために、十分詳細に記載されており、そして、本発明の精神と範囲から逸脱しないで、他の実施の形態が利用されてもよいことと、論理的な、機械的なおよび電気的な変更がなされてもよいことが理解されるべきです。以前および以下の記述で使用された用語であるウエハーおよび基板は、いかなるベースとなる半導体構造も含んでいます。両者は、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレーター（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープされた又はドープされていない半導体、ベースとなる半導体に支持されたシリコンのエピタキシャル層、同様に当業者に周知の他の半導体構造も含んでいると理解されるべきです。しかも、以下の記述でウエハー又は基板が言及される時、ベースとなる半導体構造における領域／接合を形成するために、以前の処理ステップが利用されてきているかもしれません。以下の詳述された記述は、従って、限定する意味で受け止めるべきではありませんし、本発明の範囲は、請求範囲およびその均等物だけによって規定されます。
不揮発性メモリデバイスおよびアレイは、本発明の実施の形態に従って、フローティングノードメモリセルにおける非対称トンネルバリアとともにバンドギャップ技術に基づくゲートスタックの利用を促進します。これらの非対称トンネルバリアフローティングノードメモリセルは、ＮＯＲ又はＮＡＮＤアーキテクチャメモリにおける、低電圧で直接的なトンネリングプログラミングと消去を可能にします。非対称バンドギャップゲートメモリセルスタックは、また、良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを含んでいます。これは、本発明のメモリデバイスの実施の形態が、理想的な又はユニバーサルなメモリデバイスの特性にて動作することを可能にします。低電圧で直接的なトンネルプログラムと消去の能力は、また、ゲートスタックおよび結晶格子に対する高エネルギーキャリアからの損害を減少させて、書込み疲労および漏出問題を減少させ、デバイス寿命を増進させ、実効的な無限の耐久性（１０１２〜１０１５プログラム／消去・サイクル）を可能にします。本発明の実施の形態の低電圧のプログラムと消去は、また、低電圧のメモリアレイ設計およびメモリセルゲートスタックのより小さい実効酸化物厚（ＥＯＴ）を可能にして、低電力、電圧スケーリングおよび全体的なメモリアレイのダイ領域の低減を可能にし、プロセス技術が良くなるにつれて、デバイス素性のさらなるスケーリングを可能にします。本発明の反転モードおよび通常モードのメモリセルの実施の形態が詳述されます。本発明の他のメモリセルの実施の形態は、単一のメモリセルにおける複数レベルのビット記憶を可能にします。ＮＯＲ又はＮＡＮＤメモリアーキテクチャ内に配置される本発明の実施の形態が、提供されています。
ユニバーサルなメモリデバイスとして、システム内のＲＡＭおよびＲＯＭ双方の役目を果たす、不揮発性メモリとして、制限された書込み／消去の耐久性、高い動作電圧、高い所要電力および制限されたアクセススピードについての不揮発性メモリの現状の制限が克服されるべきです。これを行うために、不揮発性メモリは、一般的に以下の要求を満たすべきです、すなわち、この不揮発性メモリは、その読取り、書込み又は消去動作を実施するのに、２ｘ〜３ｘの供給／論理・動作電圧以下であること、事実上無限の耐久性（１０１２〜１０１５プログラム／消去のサイクル数）を有すること、携帯用デバイス内電源オフのバッテリーになれるように、限られた電力流出を有すること、読取り、書込み動作に高いアクセススピード（ＲＡＭアクセスと同じように、ナノ秒の範囲）を有すること、および、記憶データを１０年又はさらに多くの年数（今や不揮発性メモリデバイス用の規格であるように）保持することです。現在および将来、高電圧の要請に起因したデバイス素性のスケーリングおよび全体的な設計アーキテクチャで制限されることなく、そのような理想的な不揮発性メモリが、また、より低い内部の動作電圧を用いることができることから利益を得るであろうと注目されます。また、もし、本発明の実施の形態のような不揮発性メモリが、アクセスのスピードとして、ユニバーサルなメモリデバイスへのこれらの要求に近づくなら、システムアーキテクチャおよび設計は、多くの場合に、それがユニバーサルメモリとして使用されるのをさらに可能にするように、変形され得るということが注目されます。そのようなアーキテクチャおよび設計の変更は、当業者には、本開示の利益とともに明らかでしょうし、マルチレベルメモリアーキテクチャ、メモリシステムのリードとライトキャッシング、オンチップライトキャッシングおよびメモリインターリービングを含みますが、これらに限定されません。
上述のように、現状の不揮発性メモリデバイスは、それらの動作特性が原因で、一般的には、ユニバーサルメモリとして振る舞って、コンピュータシステム又は携帯用のデバイスにおいてＲＡＭおよびＲＯＭの双方の役目を果たすようにはできません。最新の不揮発性メモリデバイスは、プログラミング及び／又は消去の動作のために、１０Ｖ〜２０Ｖの電圧が供給されるか、又は、内部で発生されることを必要とし、これは、ＣＨＥ、ホットホール又はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングの利用で典型的に生じます。この高電圧の要求（現在では一般的な１．８Ｖ〜２．５Ｖの供給電圧／論理レベルの５ｘ〜１０ｘ以上）の理由で、デバイスの所要電力は、プログラミング又は消去の動作の間で、とても高いものです。また、もし、高電圧が外部から供給されないと、高電圧の内部発生（チャージポンプのような内部の供給回路を経由して）は、それ自身、非能率的で、電力を消費します。
現世代の不揮発性メモリデバイスにより必要とされる高いプログラミングと消去の電圧は、また、個々のメモリセルのチャンネル幅および実効酸化物厚が、これらの電圧により発生される高いフィールドに耐えることができるようにするために、比較的大きくあるべきだと、指示します。これが、結果的メモリアレイのサイズを増加させ、集積回路プロセシングの改良が原因で行うことができるスケーリングの量を制限します。また、不揮発性メモリデバイスのサポート回路は、同様に、高められた電圧を受け入れるように設計されなければなりません。高電圧使用に起因している増加された酸化物厚、デバイス分離要求、スケーリング制限、絶縁ウェル、高電圧回路設計および他の付属回路は、現在の不揮発性メモリデバイスにおいては、結果的メモリデバイスのレイアウトのサイズを典型的には、４０％〜５０％だけ増加させます。しかも、メモリセルの大きなＥＯＴ、内部の電圧発生、高電圧サポート回路設計および現世代の不揮発性メモリデバイスの他の特性に起因して、アクセススピードは、ＲＡＭデバイスと比較して、一般的にとても遅くなっています。特に、書込みと消去の動作は、ＤＲＡＭにおける書込み動作のナノ秒の実行に代わって、典型的にはミリ秒〜マイクロ秒で、実行されます。上記に、詳述もされているように、必要とされる高電圧、フィールドおよび高エネルギーキャリアによって、現世代の不揮発性メモリデバイスのメモリセルおよび他のデバイスによって発生された多量の漏出電流と、これらに対してなされた材料損害は、また、一般的に、全体的な不揮発性メモリデバイスの耐久性とその期待される耐用年数（現在の不揮発性メモリデバイスでは、典型的には、１０６プログラム／消去・サイクル）を制限します。
上述のように、従来技術の従来のフローティングゲートメモリセルは、典型的には、電界効果トランジスタ（ＦＥＴ）デバイスです。これらのデバイスは、典型的には、ソース、ドレインおよび制御ゲート接続を有する３端子デバイスとして形成されます。典型的なフローティングゲートメモリセルにおいて、反対の不純物ドーピングのソースとドレイン領域が不純物ドープされたシリコン基板に形成され、チャンネル領域によって分離されます（典型的なＮＦＥＴトランジスタは、Ｐドープされた基板にＮ＋ドープされたソース／ドレイン領域を有するでしょうし、ＰＦＥＴトランジスタは、Ｎドープされた基板にＰ＋ソース／ドレインを有するでしょう）。フローティングゲート又はフローティングノードメモリセルのゲートスタックは、典型的には、ソースとドレイン領域のチャンネル領域及び／又は部分上に形成され、典型的には、トンネル絶縁の一連の層、フローティングゲート又はフローティングノード、電荷ブロッキング絶縁層および制御ゲートを含みます。ゲートスタックは、チャンネル内での少数キャリア形成、および制御ゲートに付与された電圧を経由し、チャンネルを介したソースからドレインへのキャリアの流れ制御を可能にします。フローティングゲート又はフローティングノードは、典型的には、（フローティングゲートとしてポリシリコンのような）導体材料又は（フローティングノードとして窒化物のような）非導電性の電荷トラッピング層で形成されて、トンネルと電荷ブロッキング絶縁層の間で、電気的に絶縁されます。制御ゲートは、典型的には、アルミニウム、タングステン、イリジウム、ポリシリコン又は他の導体材料で形成されます。制御ゲートを堆積させる前に、導電性の下層をオプションで適用してもよいでしょう、これは、化学的なパッシベーション層として振る舞います。このパッシベーション層は、典型的には、ＴａＮ、ＴｉＮ、ＨｆＮ又はＩｒＯ２の薄膜で構成されます。
ＦＥＴの電気的な構造は、チャンネルと制御ゲート間から見れば、キャパシターの構造です。もし、十分な電圧が制御ゲートとチャンネルにわたって印加されれば、キャリアのチャンネルを形成するでしょうし、ＦＥＴは、そのソースからドレイン領域へ電流を伝導するでしょう。フローティングゲートメモリセルＦＥＴにおいては、チャンネル、フローティングゲートと制御ゲートの間に形成された電気的な構造は、２つの直列結合されたキャパシターのそれと等価です。このことが理由で、フローティングゲート上に載かれた／トラップされた電荷は、キャリアを、絶縁層を介して（電荷注入又はトンネリングを経由して）動かすことにより、フローティングゲートメモリセルＦＥＴの実効的な閾値電圧（Ｖｔｈ）を変更します（キャリアのチャンネルがチャンネル領域の中に形成される制御ゲートとチャンネルにわたって電圧が印加され、ＦＥＴがそのソースからドレイン領域へ電流を伝導し始めます）。フローティングゲートから電荷をトラッピング又は除去することによって閾値電圧を変更するこの能力は、データ値が、フローティングゲートメモリセルに記憶されて、そのプログラムされたかプログラムされていない状態における、メモリセルＦＥＴを介した、そのソースからドレインへの異なる電流の流れを感知することによって読取られることを可能にします。電荷が、フローティングゲートに取って代わる非導電性のトラッピング層に記憶されること以外は、フローティングノードメモリセルＦＥＴは、フローティングゲートメモリセルＦＥＴと同じように動作します。非導電性のトラッピング層を有する、ＮＲＯＭのような、いくつかのフローティングノードメモリセルは、各ソース／ドレイン領域の局所的に近く及び／又は上側でキャリアをトラッピングすることによって、メモリセル内の１ビットのデータよりも多い記憶を可能にし、どのソース／ドレイン領域が電気的にソース又はドレインとして使用されているかを切り換えることにより、データの異なるビットが読取られることを可能にしていることが注目されます。
従来のフローティングゲートメモリセルＦＥＴの絶縁層は、必要とされる電荷保持周期（典型的には、１０年の期間の後に、最初に記憶された電荷の５０％〜７５％の量が保持されていると設定される）を可能にするために、メモリセルとしての十分な電荷ブロッキング能力を有さなければなりません。従来のフローティングゲートメモリセルにおいて、このことは、トラップされた電荷の漏出およびバックトンネリングを防止する実効的なトンネルバリアであるべく、十分な厚さおよび十分高い伝導バンドを有する材料の絶縁体層（また、利用される絶縁体材料の最も一般的な形のため、酸化物層として知られている）を形成することによって、達成されます。従来のフラッシュメモリセルデバイスは、典型的には、比較的厚いＳｉＯ２トンネル絶縁層酸化物、および制御ゲートとフローティングゲート間の電荷ブロッキング層媒体として、酸化物−窒化物−酸化物（ＯＮＯ）のスタックを利用します。これらの従来のフラッシュメモリセルのための、（フローティングゲート／ノードＦＥＴの容量特性に影響を及ぼす）ゲートスタック全体の典型的な実効酸化物厚（ＥＯＴ）は、一般的に、厚さが１５０ｎｍ〜２００ｎｍに分布しています。もし、フローティングゲートメモリセルのこれらの絶縁層が、薄すぎるか、又は、十分に高い伝導バンドを有さない材料で形成されていれば、トラップされた電荷は、漏出電流を介して又は直接的なトンネリングを経由して、フローティングゲート又はフローティングノードからデバイスの外へ漏出するでしょう。この漏出電流が増加するにつれて、周期的にリフレッシュされなければならないか、又は、その記憶された電荷データコンテンツが消えて失われる点において、フローティングゲートデバイスは、不揮発性メモリとしての動作はだんだん少なくなり、むしろ（ＤＲＡＭのような）揮発性メモリデバイスのように振る舞います。
これらの大きい絶縁体の厚さとトンネルバリアのせいで、制御ゲートからチャンネルまでのＦＥＴの実効酸化物厚（ＥＯＴ）は、比較的大きく、従って、従来のフローティングゲートメモリセルをプログラミングする、及び／又は、消去するのに利用されなければならない電圧（集積回路プロセス技術の現状の９０〜１００ｎｍ形状では、１２Ｖ〜２０Ｖ）は、典型的には、デバイスの供給電圧（１．２Ｖ〜５Ｖ）よりも著しく高くなっています。その結果、そのような高電圧は、従って、内部で、チャージポンプ回路で発生されるか、あるいは、特別な外部のソースから独立的に供給されなければなりません。そのような比較的高電圧のこのような使用は、専門化された設計およびレイアウトを必要とし、それが、上述のように、結果的にメモリサイズを４０％〜５０％だけ増加させ得ますし、メモリデバイスの製作の費用に著しく影響を与え得ます。しかも、高電圧のこの使用は、消去とプログラムに利用されているエネルギーを著しく増加させ得ますし、従って、メモリデバイスの所要電力を増加させます。高い所要電圧は、上記に詳述もされているように、また、絶縁体層の材料に対する損傷を増加させ得て、メモリデバイスにとって、増加された電荷漏出およびより短い耐用年数（全体的なプログラム／消去のより小さいサイクル数）をもたらします。また、これらの高いプログラミングと消去の電圧によって発生される比較的高いフィールドが、製造プロセスが良くなるにつれての、この部分についてのいかなる将来の形状の小形化に限界を設けます。
上述のように、別のタイプの不揮発性メモリセルは、フローティングノード電界効果トランジスタ（ＦＥＴ）で構成され、それにより、電荷は、ＦＥＴのゲート・絶縁体スタックの一部として組み込まれた誘電体の薄層の材料性質のトラップ特性と呼ばれるローカルなディフェクトサイトに記憶されます。これらのタイプのデバイスは、先に述べたフローティング又は埋め込みゲートデバイスと対照的に、埋め込みトラップデバイスとして分類されます。埋め込みトラップデバイス、一般に、より低いプログラミング電圧を必要とし、採用されているゲート絶縁体スタックのより小さい実効酸化物厚（ＥＯＴ）およびそれらの構造に利用されている異なる材料に起因して、いくぶんかより高いプログラミングスピードと耐久性を提示しています。
多くの現行のメモリデバイスで広く利用されている第１の共通タイプの埋め込みトラップデバイスは、トラッピング絶縁体を使用し、そこでは、電荷がインターフェース部、および、トラッピング絶縁体の大部分の双方に記憶されます。この種のデバイスは通常、シリコン（基板）−酸化物−窒化物−酸化物−シリコン（ゲート）又は“ＳＯＮＯＳ”ゲートスタックを採用しており、そこでは、窒化物がトラッピング絶縁体です。もっと最近開発された第２のタイプの埋め込みトラップデバイスは、“ナノ結晶”又は“ナノドット”埋め込みトラップデバイスとして知られています。このタイプにおいては、シリコン、ゲルマニウム又は金属の結晶又はドットが、窒化物に代わって、（ＳｉＯ２又は他の誘電体のような）絶縁体層に埋め込まれます。ナノ結晶と関連する欠陥又はトラップが、これらタイプのデバイスでは、電荷記憶の中心になります。
上述の双方の埋め込みトラップデバイスにおいて、ゲート絶縁体スタックの実効酸化物厚（ＥＯＴ）は、従来のフローティングゲートタイプのデバイスの最小ＥＯＴのそれのほぼ半分に減少させることができます。従って、埋め込みトラップデバイスのプログラミング電圧は、従来のフローティングゲートメモリセルのそれと比較して、ほぼ２の係数（２ｘ）だけ減少できます。この結果として、埋め込みトラップデバイスは、一般的に、改良された集積プロセシング技術の開発にともなって、さらに小形化可能であると考えられています。この改良は、利用されている電荷注入構造、ＣＨＥ又はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングに関係なく、当てはまります。しかしながら、上記電荷注入構造と関連する高いキャリアエネルギーは、そのようなデバイスの信頼性および耐久性を、従来のフローティングゲートメモリセルデバイスのそれと同様の方法で（減少されたレベルで、ではあるが）、まだ制限します。
上記で議論された従来のフローティングゲートおよび埋め込みトラップのメモリセルとデバイスは、プログラミングと消去のために、チャンネルホット電子（ＣＨＥ）又はホットホール注入として知られる、基板およびフローティングゲートの間の高いエネルギー（“ホット”）電荷搬送を含みます。ＣＨＥ／ホットホールのプログラミングと消去では、制御ゲートとチャンネルにわたって設置されるフィールドは、チャンネルへ、又は、チャンネルからのキャリア（ホール／電子）を、トンネル絶縁層にわたって、フローティングゲートかトラッピング層へ注入するのに、十分に高い値です。ホットキャリアのエネルギーの一部は、シリコン基板およびゲート酸化物の間のインターフェース格子に転送されます。結果として、インターフェースボンドが壊れて、複数の書込−消去・サイクルの後に、インターフェース特性が悪化されます。従って、ＦＥＴの相互コンダクタンス（Ｇｍ）を悪化させて、フローティングゲートからの記憶された電荷ロス（すなわち、電荷保持ロス）を増大し、デバイスの耐久性（すなわち、動作可能な書込−消去・サイクル）を減少させることにより、ホット電荷搬送は、酸化ケイ素インターフェースでの表面状態を発生し、ゲート酸化物に、デバイスにとって悪影響を及ぼすローカルな弱点を作り出します。
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによるプログラミングと消去は、絶縁体層の伝導バリアを介して、フィールド増大されたキャリアの量子メカニカルトンネリングによって、メモリセルのフローティングゲート／トラッピング層へ又はそこからキャリアを載置又は除去するように動作します。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、ＣＨＥ又はホットホール注入よりも減少されたフィールドおよび電圧で行われます。しかしながら、トンネリングを引き起こすために必要とされるレベルに電気的なフィールドをブーストするのに、高められた電圧が必要とされるので、キャリアによって得られるエネルギーは、まだ高くて、デバイス材料の破損を引き起こし得ますし、メモリセルの耐久性および実効的なデバイス寿命を減少させます。特に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、トンネリング絶縁体に固定された電荷中心、およびトラッピング層に浅いトラップと欠陥を発生させ得ます、従って、安定したボンドを壊して、結局は、デバイスの絶縁体の誘電体特性を悪化させます。必要とされる高電圧および電流に起因して、プログラミングと消去の間の電力消費もまた、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングデバイスにおいて、依然として重要な要素です。
上述のように、現世代のフラッシュ技術と関連する高い所要電圧およびより高い漏出電流の双方は、結果的にデバイスの耐久性、信頼性、電力および操作のスピードに悪影響を与え出しました。高いプログラミングと消去の電圧は、ゲート絶縁体スタックにわたって高いフィールドを作り出し、結果的に、ゲート絶縁体酸化物の劣化を生じます。このゲート絶縁体酸化物の劣化は、デバイスの不揮発性（電荷保持）の信頼性に影響を与え、全体的なデバイスの耐久性を制限します。高いフィールドは、また、デバイス形状が現世代を越えて縮小し得る量を厳しく制限します。高いプログラミング電圧は、また、同じワード線（又は、ビット線）について、選択されたビットおよび隣接した選択されないビットの間、あるいは、隣接したワード線間又はビット線間の強力な容量性クロスカップリングを引き起こすことも知られています。このクロスカップリングが、全体的なメモリデバイスのスピードおよびスケーリングにおいて、クリティカルな問題となってきました。クロスカップリング問題は、典型的には、電圧レベルが増加されるにつれて、あるいは、メモリデバイス形状が、電圧レベルが対応して低減することなく、より小さく小形化（またはスケール）されるにつれて、増加します。
従来のＳＯＮＯＳタイプのフラッシュメモリセルデバイスにおいて、又は、ナノ結晶トラップを使用しているフラッシュメモリセルデバイスとして、トンネル酸化物厚は、一般的に、およそ４ｎｍに減少させることができ、電荷ブロッキング酸化物／ＮＯ層のＥＯＴは、およそ５-６ｎｍに減少させることができますが、一方で、８５℃で約１０年の電荷保持をなお保証します（寿命末期に、最初にトラップされた電荷の満足できる部分、典型的には、５０％〜７５％が、論理レベルが適切に（センス）できるものとして、保持されていると仮定して）。これは、全体的な最小ゲートスタックの約１０ｎｍのＥＯＴを設定し、従って、１００μｓｅｃ〜１ｍｓｅｃの範囲の理にかなったプログラミングスピードを想定すれば、そのようなデバイスのために下端で、約１０ボルトのプログラミング電圧レベルを設定します。上記トンネル酸化物厚として、プログラミング期間の電子搬送は、典型的には、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを経由して行われます。しかしながら、プログラミングスピードに応じるために、初期の電子電流密度は、典型的には、１Ｅ−３・Ａ／ｃｍ２を越えなければなりませんし、トンネル酸化物を横切るフィールドが１０Ｅ６・Ｖ／ｃｍを越えることが必要とされ、プログラミング電圧低減の量を現実的に可能なように制限します。上記酸化物厚は、典型的には、また、＜１Ｅ−１２・Ａ／ｃｍ２の記憶された電子のために、反転（または逆：ｒｅｖｅｒｓｅ）漏出電流も可能にするでしょう、そしてそれが、結果的デバイスに、８５℃で約１０年の電荷保持の要求に応じることを可能にします。
もし、従来のフローティングゲート又はフローティングノードメモリセルにおけるトンネル酸化物厚が３．２ｎｍより低く小形化されれば、直接的なトンネリングを経由して搬送が行われます。電子が、エネルギーバリアを越える十分なエネルギー（典型的には、ＳＯＮＯＳデバイス用の３．２ｅＶ）を獲得する必要がある、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによる搬送とは違って、直接的なトンネリングは指数関数的にトンネリング距離に依存し、著しくより低い電子エネルギーにて行なわれます。従って、電子電流密度を多数桁だけより高くできますが、一方では、トンネル酸化物がとても薄い（例えば、１ｎｍ〜１．５ｎｍ）時には低電圧にて可能です。従って、もし、電子搬送が直接的なトンネリングにて行われるとするならば、プログラミング電力を著しく減少させ得るのみならず、プログラミングスピードを増大させることの双方ができます。しかしながら、上述のように、とても薄いトンネル酸化物のため、バックトンネリングの可能性が、また、薄い酸化物によって典型的に増加されるので、反転漏出もまた、とても高くなります。そのようなものとして、そのような純粋な直接的なトンネリングデバイスの電荷保持は、有意な時間の期間に、記憶された電荷を保持する不揮発性の要求に応じそこない、デバイスが機能しなくなり、（メモリ状態の頻繁なリフレッシングを実行しない）稼働中の不揮発性メモリデバイスと見なすことができないことを意味しています。
上述の理由によって、伝統的なフラッシュ、ＳＯＮＯＳ又はナノ結晶のメモリセルのような酸化物ベースとされた不揮発性メモリセルデバイスは、電圧、電力およびスピードのスケーラビリティにおいて制限されます。加えて、酸化物絶縁層にわたって必要とされる高いフィールドの理由で、そのような酸化物ベースとされたデバイスは、また、信頼性および耐久性においても制限されます。
一般的には、ユニバーサルなメモリデバイスの動作特性に応じるために、不揮発性メモリセルデバイスは、長い電荷保持、増大された耐久性および信頼性を同時に示しながら、高速のアクセススピードで、容認できる低電圧および電力で、プログラムし、消去しなければなりません。これを行うために、それらは典型的には、以下の要求を満足しなければなりません。
１）全体のゲート絶縁体スタックのＥＯＴは、低電圧動作およびスピードのために、２ｎｍ〜６ｎｍの範囲にあるべきです。
２）最大平均初期プログラミングフィールドは、＝＜７．５Ｅ６・Ｖ／ｃｍであるべきです。
３）プログラミング期間の電子電流密度は、≫１Ｅ−３・Ａ／ｃｍ２であるべきです。
４）電荷保持期間の電子漏出電流密度は、＜１Ｅ−１２・Ａ／ｃｍ２であるべきです。
５）電子トラップ密度は、最小で十分な論理的な状態分離のための所望のＶｔ移動を促進するために、＞５Ｅ１２／ｃｍ２であるべきです。
これらの要求に応じるために、本発明の実施の形態は、トラッピング層へ又はそこからのキャリアの直接的なトンネリングを経由して、メモリセルの低電圧プログラムと消去を可能にするバンドギャップ技術に基づいたゲートスタックを利用します。本発明のバンドギャップ技術に基づいたゲートスタックは、プログラミング期間に、直接的なトンネル層にわたって減少された降下電圧で、とても高い電子電流密度を提供するために、増加する伝導バンドオフセットの直接的なトンネル層の多重層を有し、Ｋ（誘電率）の値を増加させる非対称トンネルバリアを組み入れて、上述された要求２）および３）を満たしています。深い電荷トラッピング中心と増加するバンドオフセットの非対称トンネルバリアとの組合せは、必要とされる電荷保持を促進するために、大きな反転トンネリングバリアを提供し、それによって、上記の要求４）を満たしています。電荷トラッピング材料および埋め込みナノ結晶の適切な選択は、全体のゲートスタック層の誘電率値が要求１）を満たすのを助けながら、要求５）の達成を可能にします。
上述のように、キャリアの直接的なトンネリングにおいて、キャリアは、低エネルギーの条件下で、フローティングゲート／トラッピング層内に、量子メカニカル的にトンネルされます。直接的な反転トンネリング動作の制限を克服するために、本発明の実施の形態のゲートスタックは、非対称バンドギャップトンネル絶縁層を形成するために、増加するバンドギャップオフセットおよび高Ｋ値を有することによりバンドギャップ技術に基づいた材料の多重層を利用します。この非対称バンドギャップトンネル絶縁層が、１つの方向において、電荷搬送にとても効率的であり、なおかつ反転搬送方向において大変遅れができ、大きいバリアを提示します。非対称バンドギャップトンネル絶縁層は、非対称バンドギャップトンネル絶縁層のバンドギャップの階段状の（あるいは増加する）内部フィールドを利用して、プログラミングフィールドがそれにわたって適用される際に、デバイスのトラッピング層への低電圧で直接的なトンネリングを可能にしますが、その一方で、同じ階段状のバンドギャップオフセットおよび高Ｋ誘電体が、大きいバンドギャップ、従って、大きいエネルギーバリアを、バックトンネリングを防止するために、そのようにトラップされた電荷へ提示し、必要とされる長期電荷保持を維持しています。
この直接的なトンネリングプログラミングと消去のおかげで、本発明の実施の形態は、小さい全体的なＥＯＴを有する絶縁体スタックを具備した不揮発性メモリセルを提供して、それらが大変低電力で、そして、低いプログラミング電圧で動作されるのを可能にしています。本発明の実施の形態の低電圧プログラム及び／又は消去動作は、また、絶縁体層を介したキャリアのトンネリング／注入に起因して、デバイスの材料における破損を減少させます（注入されたキャリアは“クール”であり、格子又は材料ボンドに影響を及ぼすほど十分なエネルギーを決して得ません）。また、本発明の実施の形態は、メモリが、より小さい実効酸化物厚（ＥＯＴ）と、アレイにおける低電圧レイアウトおよび設計と、結果的なメモリデバイスのサポート回路を採用することを可能にすることによって、改良されたスケーリング（または小形化）を可能にします。
本発明の実施の形態のバンドギャップ技術に基づいたトンネリング媒体は、増加する伝導バンドオフセットの直接的なトンネル層の多重層（次に来るトンネル層の各々が、前の層よりも、高い伝導バンドエネルギーレベルを有している）で、プログラミング期間に、直接のトンネル層にわたって、減少させられた降下電圧で、とても高い電子電流密度を提供するために、Ｋ（誘電率）の値を増加させるものから成っており、高いスピードと、低電力プログラミングを可能にしています。
従来方式で構築された通常モードメモリセル（通常のゲート・絶縁体スタック又はＮＧＩＳ）として、電荷ブロッキング層およびトンネル層配置が、ゲート・絶縁体スタック内で、電荷ブロッキング層が制御ゲートとフローティングノードの間で、トンネル絶縁体がチャンネルとフローティングノードの間であるように、位置付けられます。この配置において、主としてチャンネルとトラッピング層（フローティングノード）の間で、プログラミングと消去期間に、電荷搬送が行われます。動作において、階段状のバンドギャップ配置が、低い適用フィールドで、チャンネルからトラッピング層へ、層から層への直接的な電子トンネリングを促進します。トラッピング層へのトンネリングの後に、組合された非対称な階段状のエネルギーバリアと長いバックトンネル距離およびオプションの深いレベル電荷トラップは、基板への電荷漏出を減少させ、不揮発性使用法のために十分な電荷保持を提供するように振る舞います。高Ｋの電荷ブロッキング層およびパッシベーション層は、また、本発明のそのような実施の形態のためのゲートスタックに、トラッピング層から制御ゲートへの低い電荷漏出を維持するために、集積化されます。
本発明の別の実施の形態において、大きい被トラップ電荷密度を提供するために深い高密度トラップを含むトラッピング層内に、ナノ結晶が埋め込まれ、クーロンブロッケード（ｂｌｏｃｋａｄｅ）および量子閉じ込めの逆効果を最小化しながら、論理レベル分離を増大し、記憶される電荷を増加しています。深いトラップ及び／又はナノ結晶の使用は、さらに、トラッピング層で深い量子ウェルを提供することにより、電荷保持を増加させ、さらに、トラップされた電荷がトラッピング層から又はバック・トンネルを通って逃げるために越えなければならないポテンシャルバリアを増加させます。
本発明の上記通常モードメモリセルの実施の形態をプログラミングすることは、チャンネルおよび制御ゲートにわたって、複数のトンネル層を横切るフィールドを適用し、チャンネルからトラッピング層へ電子の直接的なトンネリングを誘導する電圧を提供することにより達成されます。マルチビット記憶において、電圧が、選択されたソース／ドレイン領域（ソースとして振る舞う選択されたソース／ドレイン領域と、ドレインとして振る舞う第２のソース／ドレイン領域とともに動作するメモリセルＦＥＴについて）と制御ゲートとの間に適用され、電子を選択されたソース／ドレイン領域に直接隣接したトラッピング層へトンネリングさせます。メモリセルは、それから、第１と第２のソース／ドレイン領域の動作上の機能を逆転させることによって、読取られます（選択されたソース／ドレイン領域がドレインとして振る舞い、第２のソース／ドレイン領域がソースとして振る舞います）。
本発明の上記通常モードの実施の形態における消去は、また、直接的なトンネリングによっても達成されます。消去動作もまた、直接的なトンネリングによるものでありますが、エネルギーバリアは、トンネル層にある非対称な階段状のバリアに起因して、引き続いてより高く、書込み動作と比較された時に、比較的低い消去スピードを結果的にもたらします。チャンネルと制御ゲートにわたって、高められた負の電圧が適用され、複数のトンネル層にわたってフィールドを適用し、メモリセルを消去するために、トラッピング層からチャンネルへ電子の直接的なトンネリングを誘発します。上述のように、この直接的なトンネリング消去が、全体の組合された非対称バンドギャップトンネル絶縁体の厚さとバリアをトンネルさせなければならないことに起因して、典型的には、直接的なトンネルプログラム動作よりも動作的に遅いことが注目されます。消去動作を速めるために、より高い電圧が付与され得ます、しかしながら、これは、デバイス構造損傷を増加させる効果を有するでしょう。同時に、非対称なバリアは、著しく電荷保持を改善します、なぜなら、メモリセルがスタンバイ状態にある際に、トラップされた電子は、伝導バンドに入り込む十分なエネルギーを担うことができないからです。比較的遅い消去は、しかしながら、ブロック消去動作の利用により、オフセットでき、そこでは、大きいブロックのビットが並列的に消去されます。
低電圧で直接的なトンネリング消去は、非対称バンドギャップトンネル絶縁体に起因して、直接的なトンネルプログラミングよりも、比較的遅いスピードにありますが、不揮発性デバイスの消去は、典型的には、不定期であり、ブロック消去ベースとされたデバイスでは、上述のように、並列ベースでなされ得ることが注目されます。本発明の実施の形態のメモリセル消去は、また、従来のホットホール注入、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより、又は、制御ゲートからのホールの増大されたトンネリングによって、達成できることも注目されます。
バンド技術に基づくトンネル層だけでなく、ゲートパッシベーション層の適切な選択が、消去動作期間における制御ゲートからの同時ホール注入を介して、消去スピードを増大させるために利用され得ることもまた、注目されます。この形式の消去において、バンドギャップ技術に基づく電荷ブロッキング絶縁層が、制御ゲートとトラッピング層の間に形成され、それが、適切な制御ゲート電圧レベルで、制御ゲートからトラッピング層へのホールの効率的で増大されたトンネリングを可能にします。ホール（電子よりも高い実効的な質量を有している）が電荷ブロッキング層にわたって効率的にトンネルされるように、上記電圧レベルで、実効的なフィールドが電荷ブロッキング層にわたって、充電されたトラッピング層内で制御ゲートにトラップされた電子間で、確立されます。ますますトラップされた電子が、ホールトンネリングおよびトラッピングによって、トラッピング層から補填されるので、制御ゲートおよびトラッピング層の間で電荷ブロッキング層にわたる実効的なフィールドは、トラッピング層が放電されるか、又は、補填されるまでは、減少していきます（このポイントで、制御ゲートからのホールトンネリングとチャンネルからトラッピング層への電子トンネリングのバランスのとれた定常状態が確立されます）。このバランスのとれた定常状態の結果、メモリセル消去は、自己制限式であり、メモリセル過消去の可能性が減少します。ホール注入を介したメモリセル消去のそのような方法は、２００５年５月１２日に出願され、“ＢＡＮＤ−ＥＮＧＩＮＥＥＲＥＤ ＭＵＬＴＩ−ＧＡＴＥＤ ＮＯＮ−ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＮＨＡＮＣＥＤ ＡＴＴＲＩＢＵＴＥＳ”とタイトルされたＵＳ特許出願Ｎｏ．１１／１２７，６１８と、２００４年８月３１日に発行され、“ＡＳＹＭＭＥＴＲＩＣ ＢＡＮＤ−ＧＡＰ ＥＮＧＩＮＥＥＲＥＤ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”とタイトルされたＵＳ特許Ｎｏ．６，７８４，４８０の同一出願人による双方に詳述されています。
反転モードメモリセル（反転ゲート・絶縁体スタック又はＲＧＩＳ）として、ゲート・絶縁体スタックにおいて、現在チャンネルおよびフローティングノードとトンネル絶縁体の間にある電荷ブロッキング層が、制御ゲートおよびフローティングノードの間になるように、電荷ブロッキング層およびトンネル層配置が反転されます。この配置において、電荷搬送が、プログラミングと消去期間に、主として制御ゲートおよびトラッピング層（フローティングノード）の間で行われます。そのような反転モードメモリセルをプログラミングすることが、プログラムされるべきセルの制御ゲートが低い電位又は接地の電位に保持されながら、基板に電圧を提供することで達成されます。制御ゲートからの増大された電子注入、増加する伝導バンドオフセットと増加するＫ値に起因した、直接のトンネル層を介した増加された搬送、およびそれに続くトラッピング層内の深いトラッピング中心におけるトラッピングは、プログラミングの要求を満たします。その結果、プログラムされたセルの閾値が上昇されて、データが記憶されます。読取りは、通常モードメモリセルと同様の方法で、達成されます。
反転モードメモリセルとして、消去は、基板が低い電位（若干負の電位にさえも）又は接地電位に保持されながら、制御ゲートに適切な正の電位を課すことで達成されます。消去の期間、トラッピング層からの電子は、直接的なトンネリングにより、制御ゲートに戻ります。ブロック消去は、通常モードメモリセルデバイスと同じように、いくぶんか減少された消去スピードをオフセットします。消去された状態の読取りは、通常モードデバイスで行われたのと同様の方法で、達成されます。
反転モードメモリセルは、プログラムと消去動作の双方が正の電圧だけで達成することができ、それによって、サポート回路を単純化するという、通常モードメモリセルを越える利点を有します。また、バンド技術に基づく電荷ブロッキング層と同様に、チャンネルと電荷ブロッキング層の間の（シリコン基板のダングリングボンドを飽和させるのに利用できる屈折率γ＝１．５のＳｉＯ２や酸素豊富なＳｉＯＮのような）チャンネルパッシベーション層の適切な選択が、消去動作期間に、チャンネルからの同時ホール注入を介して消去スピードを増大させるのに利用できます。
実施の形態の多くの関心の的が、主として通常モードメモリセルにありますが、反転モードメモリセルが、ユニバーサルなメモリデバイスを提供することに向かって、この発明の根本的な概念を同等に包含していることが注目されるべきです。しかも、実際の実施において、反転モードメモリセルは、通常モードメモリセルを越えて、スピード・電力・密度のトレードオフで、ある種の利点を提示できるかも知れません。
直接的なトンネリングによる電子の搬送によるこのプログラミングと消去は、本発明の実施の形態が、従来のフラッシュメモリセルおよびデバイスと比較して、複数桁数低い電力を消費することを可能にします。１つの直接のトンネル層から、低いバリアエネルギーの一連の層を介して、電子が直接次へトンネルするので、書込スピードは著しく増大されます。
上述のように、本発明の実施の形態のトンネル絶縁層領域は、増加する伝導バンドオフセット及び／又は増加する誘電体Ｋ値を有する誘電体の２つ以上の層から成っており、トンネル層を介したキャリアの一方向に非対称な直接的なトンネリングの効率性を可能にしています。誘電体の層は、それらが、増加するバンドギャップオフセット、望ましくは、結果的なメモリセルのＥＯＴが減少するのを助けるより高いＫの誘電体に配置される限りは、普通に利用されているどんな絶縁体材料（酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物又はケイ酸塩）からも選択できます。これらの絶縁体材料の実施例は、二酸化ケイ素（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム、酸化プラセオジム（Ｐｒ２Ｏ３）、アルミナ（Ａｌ２Ｏ３）、ハフニウムとアルミニウムの混合酸化物、ハフニウムとチタニウムの混合酸化物、ハフニウムとシリコンの混合酸化物、シリコンオキシ窒化物（ＳｉＯＮ）、ＳｉＮ、ＡｌＮ、ＨｆＮ、ハフニウムとシリコンの混合オキシ窒化物などを含みますが、これらに限定されません。増加するバンドギャップオフセット誘電体のこれらの層は、典型的には、製造プロセシング期間に原子層堆積（ＡＬＤ）又は他の適切な堆積プロセスを利用して、メモリセルのチャンネル領域上に堆積されます。
例えば、トンネル領域は、シリコン基板上にＡＬＤが成長され、３層トンネル層構造のために、ＨｆＯ２（バンドオフセット：１．６５ｅＶ、Ｋ＝２４）又はＰｒ２Ｏ３（バンドオフセット：１．９ｅＶ、バンドギャップ３．９ｅＶ、Ｋ＝３０）又はＴｉＯ２（バンドオフセット３．１５ｅＶ、Ｋ＝６０）の１つ以上の単層を伴っている窒化ケイ素（ＳｉＮ、バンドオフセット１．０３ｅＶ、Ｋ＝７）又はアルミナ（Ａｌ２Ｏ３、バンドオフセット：４．５ｅＶ、Ｋ＝１０）の１つ以上の単層が伴うＳｉＯ２（バンドギャップ９ｅＶ、Ｋ＝３．９）の１つ以上の単層の合成物であることがあります。２層のトンネル構造は、ＳｉＯ２／Ｐｒ２Ｏ３又はＳｉＯ２／ＴｉＯ２、ＳｉＯ２／ＨｆＯ２等から成り得ます。他の２つ、３つ又はさらに多くの層の本発明の実施の形態の非対称バンドギャップトンネル領域が、また、可能であり、当業者には、本記載のたすけにより明らかでしょうし、そのようなものとして、上記実施例が、限定していると見なされるべきではないことが注目されます。
本発明の一実施の形態においては、トンネル層合成物の実効的なＥＯＴを最小化し、トンネル層の各々にわたる電圧降下を最適化するために、非対称バンドギャップトンネル層の一連の層は、増加するバンドオフセットを有するだけではなく、より高いＫ値および増加された直接のトンネル厚の材料も有することが、また、注目されます。本発明の実施の形態において、合成のトンネル層の物理的な厚さは、低電圧動作用に、望ましくはおよそ３ｎｍ以下に設計され得、ＥＯＴがおよそ１．５ｎｍ以下にできます。例えば、典型的なトンネル層は、０．８ｎｍのＳｉＯ２＋１ｎｍのＳｉＮ＋１ｎｍのＨｆＯ２（ＥＯＴ＝１．６ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋１．５ｎｍのＰｒ２Ｏ３（ＥＯＴ＝１．３ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋２ｎｍのＴｉＯ２（ＥＯＴ〜＝１．２ｎｍ）で構成することができるでしょう。
電荷保持および電荷密度を改善するために、金属ナノ結晶メモリデバイスが利用されてきており、それは、大きな仕事関数の相違に起因して、限定ではありませんが、金属・絶縁体インターフェースで深いエネルギートラッピングサイトを提供するために、タングステン、シリコン、ゲルマニウム、コバルト、プラチナ、金、イリジウムおよびパラジウムを含むある種の金属又は半導体ナノドット又はナノ結晶を含んでいます。しかしながら、そのようなデバイスは、量子閉じ込め効果に起因してトラップされた電荷の実効的な電荷保持を促進するために、最適なドットサイズおよびドット分離を必要とします（電子がトラッピング層以内で隣接したトラッピングサイトの間でトンネリングするか、又は、シリコンへトンネリングバックするのを防ぐために）。また、クーロンブロッケード（そこでは、同種の電荷はお互いに反発します）は、電荷保持をさらに悪化させ得るでしょうし、ナノドット毎の多重の電荷トラッピングが回避されるべきということを余儀なくさせています。
もし、事実上、単一の電子が、量子閉じ込めの逆効果を減少させるために、利用できるナノドットトラッピングサイトとナノドットサイズ毎に捕捉され、分離が最適化されるように、クーロンブロッケードが、最小化されれば、ナノドットトラッピング層の実効的な電荷トラッピング密度は、ナノドットの実際の密度に関係なく、およそ１Ｅ１２／ｃｍ２〜２Ｅ１２／ｃｍ２に制限されます。従って、従来のナノドット又はナノ結晶デバイスのための実効的な電荷トラッピング密度が制限されます。この実効的な電荷トラッピング密度制限は、もし、ナノ結晶の最適な形状および分布が、ＳｉＮ、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２又はＳｉＯＮのような自然に起こる深いトラップの高い密度を同様に含んだ絶縁トラッピング層に埋め込まれるとするならば、克服することができます。もし、このトラッピング層が、同様に、高Ｋの材料で形成されるなら、全体のスタックのＥＯＴは、同様に、低減されるはずです。
上記概念は、この発明の一実施の形態におけるトラッピング媒体のために利用されています。このアプローチにおいて、トラッピング媒体は、シリコンオキシ窒化物（ＳｉＯＮ、トラップ深さ：Ｅｔ＞１．２ｅＶ、屈折率−１．８、Ｋ＝７）、あるいは、ＨｆＯ２（トラップ深さ：Ｅｔ＝１．５ｅＶ、Ｋ＝２４）、窒化ケイ素（Ｓｉ３Ｎ４、トラップ深さ：Ｅｔ＝１.０ｅＶ、屈折率＝２．０、Ｋ＝７）、シリコン豊富な窒化ケイ素、酸化タンタル（Ｔａ２Ｏ５、Ｅｔ＝２．７ｅＶ、Ｋ＝２６）、窒化アルミニウム（ＡｌＮ、トラップ深さ＞１．０ｅＶ、Ｋ＝１０）又はＴｉＯ２（トラップ深さ：Ｅｔ＝０．９ｅＶ、Ｋ＝６０）のような多数の自然に起こるトラップサイトを有する絶縁体の適切な厚さで構成され得るでしょう。トラッピング媒体は、それから、限定ではありませんが、トラッピングサイトの数をさらに増加させるために、１．５ｎｍから４ｎｍに及ぶサイズで、３．５ｎｍ〜５ｎｍのセパレーションを有する、タングステン、シリコン、ゲルマニウム、コバルト、プラチナ、イリジウム、金又はパラジウムを含み得るナノ結晶／ナノドットとともに埋め込まれます。
上述のように、上記実施例で利用されている酸窒化ケイ素（ＳｉＯＮ）は、付加的な電荷トラッピングサイトを提供します。窒素豊富なＳｉＯＮは、約３８％〜４０％の原子シリコン濃度、約２０％の原子酸素濃度および約４０％の原子窒素濃度を有しており、結果的に、約７の誘電率、約γ＝１．８の屈折率および８Ｅ１２−１Ｅ１３／ｃｍ２の電荷トラップ密度を持ったトラッピング層をもたらしています。上記ＳｉＯＮにおいて、深いエネルギートラップが、酸窒化ケイ素におけるＳｉ−Ｏ−Ｎボンド“欠陥”のより大きい濃度と関連します。本発明の実施の形態のそのようなトラッピング層は、５Ｅ１２／ｃｍ２〜１Ｅ１３／ｃｍ２の所望の範囲で、クーロンブロッケード又は量子閉じ込めに起因する電荷保持への逆効果なしで、実効的な電荷密度を提供することでしょう。他の電荷トラッピング絶縁体材料が、本発明の実施の形態で、電荷トラッピング層として同様に利用できるであろうと、注目されます。
本発明の一実施の形態として、電荷ブロッキング層は、ゲートスタックの全体的なＥＯＴを最小化するのを助けながら、大きい電子エネルギーバリアを提供し、制御ゲートへのトラップされた電荷の直接的なトンネリングを防止するために、望ましくは、Ａｌ２Ｏ３（Ｋ＝１０）又はＰｒ２Ｏ３（Ｋ＝３０）又は６ｎｍより大きい厚さのＴｉＯ２（Ｋ＝６０）のような、大きいＫの誘電体層の単一の又は合成の層から構成されます。上述のように、電荷ブロッキング層が、記載されてきており、それは、制御ゲートから電荷ブロッキング層を介して、ホールか電子のキャリアのトンネリング又は注入を可能にすることで、メモリセルのトラッピング層又はフローティングゲートのトラップされた電荷に記憶されたデータの消去を可能にします。しかしながら、本発明の実施の形態の電荷ブロッキング層では、限定ではありませんが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩ファミリーからの絶縁体を含めて、複数の絶縁体が利用され得ることが注目されます。
反転モードデバイスのために、同様の概念が、シリコン基板の上端に堆積される電荷ブロッキング層に適用されます。シリコン-ゲート絶縁体インターフェースをパッシベーションするために、高Ｋの電荷ブロッキング層（例えば、Ａｌ２Ｏ３又はＰｒ２Ｏ３）が堆積される前に、ＳｉＯ２又はＳｉＯＮの１つから３つの単層が採用できるでしょう。そのようなインターフェースは、プログラミングおよび消去期間に基板からの電子注入を低減するために、固定された負の電荷を提供する付加された利点を有します。
本発明の実施の形態の制御ゲートは、典型的には、ＨｆＮ、ＴｉＮ、ＩｒＯ２又はＴａＮ（プロセス統合用）の薄いパッシベーション導電性の下層から、それ上に形成されるポリシリコンゲート又は他のいかなる適切な（アルミニウム、イリジウム又はタングステンのような）金属ゲートのいずれかと一緒に、構成されます。
上記材料および仕様で作成された本発明の実施の形態のゲートスタックとしての合計ＥＯＴは、物理的な厚さが１０ｎｍからそしてその上に及んでいる（ゲート電極の厚さを除いて）際に、典型的には、ＥＯＴ＝２．５ｎｍからＥＯＴ＝６．５ｎｍまで及んでおり、１．５Ｖと低いプログラミング電圧および１．０Ｅ６・Ｖ／ｃｍ２と低い平均フィールドを有しています。このことは、本発明の実施の形態のメモリセルおよびデバイスが、他の現行のメモリデバイスでは利用できない電圧スケーラビリティおよび低電力消費レベルを提供することを可能にします。
通常モードのデバイスについて、本発明の実施の形態に従って、図１Ａは、ゲートスタック構造の物理的な断面を詳しく述べており、図１Ｂは、通常モードのメモリセル１００の対応するバンドギャップ線図を詳しく述べています。図１Ａにおいて、ＮＦＥＴメモリセル１００が、基板１０２上に形成されて、示されています。メモリセル１００は、チャンネル領域１０８と接触している第１と第２のソース／ドレイン領域１０４、１０６およびチャンネル領域１０８上に形成されたゲートスタック１１０を有しています。ゲートスタック１１０は、チャンネル領域１０８上に形成されたトンネル絶縁層１１２と、このトンネル絶縁層１１２上に形成されたトラッピング層／フローティングノード１１４と、このトラッピング層１１４上に形成された電荷ブロッキング層１１６と、オプションのパッシベーション層１１７と、制御ゲート１１８とを含みます。トンネル絶縁層１１２は、非対称な段階的バンドギャップのプロフィールを提供するために、層状となされた２層以上の材料を含みます。本発明の、その他の、通常モードメモリセルの実施の形態は、深いトラップと埋め込み金属のナノ結晶を有するトラッピング層１１４および高Ｋの電荷ブロッキング層１１６も提供できます。
具体的には、一実施の形態において、トンネル絶縁層１１２は、３つの材料層を含み、第１の層は、チャンネル領域１０８と１．１ｅＶのバンドギャップを有するシリコン基板１０２上に形成された、約９ｅＶのバンドギャップを有するＳｉＯ２（Ｋ＝４）が０．５ｎｍの層です。ＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）が１ｎｍの第２の層がＳｉＯ２の第１の層上に形成されます。そして、ＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）が１ｎｍの第３の層が第２の層上に形成されます。
トラッピング層１１４は、埋め込みコバルトナノドットの３．５〜４．０ｎｍを有するＴｉＯ２の５〜７ｎｍの層（約３．１５ｅＶ、Ｋ＝６０のバンドギャップ）で、結果的に生じるほぼ０．３ｎｍのＥＯＴを有して形成されます。あるいは、トラッピング層は、窒化アルミニウム（ＡｌＮ、Ｋ＝１５）か、又は、窒素豊富なＳｉＯＮ（約γ＝１．８の屈折率およびＫ＝７を有する）で、深いトラップ（Ｅｔ＞１.０ｅＶ）を含む適切な厚さの単一の層とすることができるでしょう。電荷ブロッキング層１１６は、１０ｎｍのＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）、Ｐｒ２Ｏ３（バンドギャップ：３．９ｅＶ、Ｋ＝３０）、ＴｉＯ２（バンドギャップ：３．１５ｅＶ、Ｋ＝６０）で、０．６７ｎｍという低いＥＯＴを有して形成されます。そして制御ゲート１１８が、典型的には、ポリシリコン、タングステン、イリジウム、又は、アルミニウムで形成され、電荷ブロッキング層１１６上に形成されたＨｆＮ、ＴａＮ、ＩｒＯ２又はＴｉＮの薄層のような初期パッシベーション層１１７を含んでもよいでしょう。
別の実施の形態において、トンネル絶縁層１１２は、また、３つの材料層を含み、第１の層は、１．１ｅＶのバンドギャップを有する、チャンネル領域１０８およびシリコン基板１０２上に形成され、約９ｅＶのバンドギャップ有するＳｉＯ２（Ｋ＝４）が０．５ｎｍの層です。ＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又は酸素豊富な酸窒化ケイ素、ＳｉＯＮ（約γ＝１．５５の屈折率、バンドギャップ７．３ｅＶおよびＫ＝５）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）による１ｎｍの第２の層がＳｉＯ２の第１の層上に形成されます。そして、ＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）が１．５ｎｍの第３の層が、第２の層上に形成されます。これらの３つの層の実効酸化物厚（ＥＯＴ）は、１．３２ｎｍまで低くできるでしょう。酸素豊富な酸窒化ケイ素（屈折率が約γ＝１．５５のＳｉＯＮ）は、その原子シリコン濃度が＜＝３３％である反面、＞＝４６％の原子酸素濃度を有します。対応する窒素豊富な酸窒化ケイ素（屈折率が約γ＝１．８のＳｉＯＮ）は、原子窒素濃度が約４０％である反面、＜＝２５％の原子酸素濃度を有します。
トラッピング層１１４は、埋め込みコバルトナノドットの３．５〜４．０ｎｍを有するＨｆＯ２の６ｎｍの層で、結果的に生じるほぼ０．３ｎｍのＥＯＴを有して形成されます。電荷ブロッキング層１１６は、１０ｎｍのＴｉＯ２（Ｋ＝６０）で、０．６７ｎｍのＥＯＴを有して形成されます。そして、ゲート電極１１８が、１０ｎｍのＴｉＮで、パッシベーション層１１７として形成され、ドープされたポリシリコンとなります。
上記実施例のゲートスタック１１０の合計の組合せＥＯＴは、２．３ｎｍまで低くでき、合計の物理的絶縁体の厚さは１９ｎｍです。このようなデバイスは、次の特性をもたらすことなるでしょう、すなわち、デバイス単位について、プログラミング電圧が±１．５Ｖ、トンネル層に結合する電圧が０．８６Ｖ（結合係数：０．５７４）、トラップ密度が＞５Ｅ１２／ｃｍ２、論理分離が＞０．５Ｖ（１００電子トラッピング／記憶）となるでしょう。平均プログラミング／消去電界は、＜１Ｅ６・Ｖ／ｃｍ２となります。
上記に詳述されように、本発明の実施の形態のトンネル層においては、限定ではありませんが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物とケイ酸塩ファミリーからの絶縁体を含めて、複数の絶縁体が利用され得ることが注目されます。
反転モードデバイスについて、本発明の実施の形態に従って、図１Ｃがゲートスタック構造の物理的な断面を詳しく述べており、図１Ｄが反転モードメモリセル１５０の対応するバンドギャップ線図を詳しく述べております。図１Ｃにおいて、反転モードＮＦＥＴメモリセル１５０が、基板１５２上に形成されて、示されています。メモリセル１５０は、チャンネル領域１５８と接触している第１と第２のソース／ドレイン領域１５４、１５６、およびチャンネル領域１５８上に形成されたゲートスタック１６０を有しています。ゲートスタック１６０は、チャンネル領域１５８上に形成された電荷ブロッキング層１６６と、電荷ブロッキング層１６６上に形成されたトラッピング層／フローティングノード１６４と、トラッピング層１６４上に形成されたトンネル絶縁層１６２と、トンネル絶縁層１６２上に形成された制御ゲート１６８とをを含んでいます。オプションのパッシベーション層１６７が、トンネル絶縁層１６２と制御ゲート１６８の間に形成されます。インターフェース状態を減少させる、ＳｉＯ２や酸素豊富なＳｉＯＮのような、別のオプションのパッシベーション層１７０を、チャンネル領域１５８と電荷ブロッキング層１６６の間に形成することができます。トンネル絶縁層１６２は、非対称な階段状のバンドギャッププロフィールを提供するために層状となされた、２つ以上の材料層を含みます。本発明の、その他の、反転モードメモリセルの実施の形態は、深いトラップと埋め込み金属のナノ結晶を含むトラッピング層１６４および高Ｋの電荷ブロッキング層１６６も提供できます。
図２は、ホスト２０２に結合されており、典型的にプロセシングデバイス又はメモリコントローラーである、本発明の不揮発性メモリデバイス２００を組み入れたシステム２２８の単純化された線図を示しています。本発明の一実施の形態において、不揮発性メモリ２００は、ＮＯＲアーキテクチャフラッシュメモリデバイス又はＮＡＮＤアーキテクチャフラッシュメモリデバイスです。不揮発性メモリデバイス２００は、メモリ読取りと書込みアクセスを可能にするために、各々がプロセシングデバイス２０２に結合されている、アドレスインターフェース２０４、制御インターフェース２０６およびデータインターフェース２０８を含むインターフェース２３０を有しています。組合されたアドレス／データバスのように、本発明の実施の形態と一緒に利用することができる他のメモリインタフェース２３０が存在して、本記載の利益とともに、当業者にとって明らかにされるであろうと注目されます。本発明の一実施の形態においては、インターフェース２３０は、ＳＤＲＡＭ又はＤＤＲ・ＳＤＲＡＭインターフェースのような、同期メモリインタフェースです。不揮発性メモリデバイスの内部では、内部メモリコントローラー２１０が内部操作を指図して、不揮発性メモリアレイ２１２を管理し、ＲＡＭ制御レジスタと不揮発性消去ブロック管理レジスター２１４を更新します。ＲＡＭ制御レジスタおよびテーブル２１４は、不揮発性メモリデバイス２００の操作期間に、内部メモリコントローラー２１０によって利用されています。不揮発性メモリアレイ２１２は、一連のメモリバンク又はセグメント２１６を含んでいます。各バンク２１６は、一連の消去ブロック（図示せず）へと、論理的に組織されています。メモリアクセスアドレスは、不揮発性メモリデバイス２００のアドレスインターフェース２０４で受信され、行および列アドレス部分に分割されます。本発明の一実施の形態においては、不揮発性メモリ２００は、ホスト２０２によって、ユニバーサルな又は理想的なメモリとして利用され、システム２２８内において、ＲＡＭおよびＲＯＭ双方に取って代っています。
読取りアクセスの時に、行アドレスは、行デコード回路２２０によって、ラッチおよびデコードされ、それが、選択されたメモリバンクにわたってメモリセルの行／ページ（図示せず）を選択して稼働させます。メモリセルの選択された行の出力においてエンコードされたビット値は、ローカルなビット線（図示せず）とグローバルなビット線（図示せず）に結合され、メモリバンクと関連するセンスアンプ２２２によって検出されます。アクセスの列アドレスは、列デコード回路２２４によって、ラッチおよびデコードされます。列デコード回路２２４の出力は、個々の読取りセンスアンプ２２２の出力に結合されている内部データバス（図示せず）からの所望の列データを選択し、データインターフェース２０８を介してメモリデバイス２００から転送のために、それらをＩ／Ｏバッファ２２６に結合します。
書込みアクセスの時に、行デコード回路２２０は行ページを選択し、列デコード回路２２４は書込みセンスアンプ２２２を選択します。書込まれるべきデータ値は、Ｉ／Ｏバッファ２２６から内部データバスを経由して、列デコード回路２２４によって選択される書込みセンスアンプ２２２に結合されて、メモリアレイ２１２の選択された不揮発性メモリセル（図示せず）に書込まれます。書込まれたセルは、その後、選択されたメモリセル内に正しい値がプログラムされてきたことを確認するためにそれらを読取ることができるように、行と列デコード回路２２０、２２４およびセンスアンプ２２２によって再選択されます。
前に述べたように、ＥＥＰＲＯＭとフラッシュメモリアレイアーキテクチャの２つの共通タイプは、いわゆる、類似性のために、各基本的なメモリセル構成が対応する論理ゲート設計に対して有する“ＮＡＮＤ”と“ＮＯＲ”のアーキテクチャです。ＮＯＲアレイアーキテクチャにおいて、メモリアレイのフローティングゲートメモリセルは、ＲＡＭ又はＲＯＭと同じように、マトリックスに配置されます。アレイマトリックスの各フローティングゲートメモリセルのゲートは、行によって、ワード選択線（ワード線）に結合され、それらのドレインは、列ビット線に結合されます。各フローティングゲートメモリセルのソースは、典型的には、共通のソース線に結合されます。ＮＯＲアーキテクチャフローティングゲートメモリアレイは、フローティングゲートメモリセルの行を、それらのゲートに結合されたワード線を選択することで、稼働させる行デコーダーによってアクセスされます。選択されたメモリセルの行は、その後、結合されたソース線から結合された列ビット線に、それらのプログラムされた状態に依存して、異なる電流を流すことによって、それらの記憶されたデータ値を列ビット線に載せます。ビット線の列ページは、選択およびセンスされ、そして、個々のデータワードは、列ページからセンスされたデータワードから選択されそのメモリから通信されます。
ＥＥＰＲＯＭ又はフラッシュＮＡＮＤアレイアーキテクチャは、アレイの各フローティングゲートメモリセルのゲートが、各行によって、各ワード線に結合されるように、フローティングゲートメモリセルのそのアレイを、また、マトリックスに配置します。しかしながら、各メモリセルは、ソース線および列ビット線に、直接結合されてはいません。その代わりに、アレイのメモリセルは、典型的には８、１６、３２個かさらに多くが、ともにストリング状に配置され、各々が、ストリング状のメモリセルがともに直列に結合される状態で、共通のソース線および列ビット線間で、ソースからドレインへ配置されます。これはＮＡＮＤアレイアーキテクチャが、匹敵するＮＯＲアレイよりも高いメモリセル密度を有することを可能にしますが、一般的には、より低いアクセスレートおよびプログラミングの複雑さの代償を伴います。
ＮＡＮＤアーキテクチャフローティングゲートメモリアレイは、フローティングゲートメモリセルの行を、それらのゲートに結合されたワード選択線を選択することで、稼働させる行デコーダーによってアクセスされます。また、各ストリングの選択されないメモリセルのゲートに結合されているワード線も駆動されます。しかしながら、各ストリングの選択されないメモリセルは、それらをパストランジスタとして動作させるように、典型的には、より高いゲート電圧で駆動され、それらの記憶されたデータ値では制限されない方法によって、それらが電流を通過することを可能にします。電流は、それから、ソース線から列ビット線へと、読取られるべく選択される各ストリングのメモリセルだけによって制限されて、直列結合されたストリングの各フローティングゲートメモリセルを介して、流れます。これは、選択されたメモリセルの行の、電流エンコードされて記憶されたデータ値を、列ビット線に載せます。ビット線の列ページが選択され、センスされます、そして、個々のデータワードが、列ページからおよびメモリデバイスより通信されて、センスされたデータワードから選択されます。
図３Ａは、本発明の実施の形態のＥＥＰＲＯＭ又はフラッシュメモリデバイスの単純化されたＮＯＲフローティングゲート又はトラッピング層メモリアレイ３００を示しています。図３Ａにおいて、ＮＯＲアレイ３００は、本発明の実施の形態のフローティングゲート又はトラッピング層メモリセル３０２を、ビット線３１２、ソース線３１４、ワード線３０６および基板接続２２２に、結合しています。ＮＯＲアレイ３００を形成するのに、ビット線３１２とソース線３１４は典型的には、基板に堆積されるＮ＋ドープされた領域から局所的に形成され、チャンネル領域によって分離されます。各メモリセルＦＥＴ３０２は、Ｎ＋ドープされた領域をそれぞれドレインとソースとして利用しており、チャンネル領域上に、また、ビット線３１２とソース線３１４のＮ＋ドープされた領域の間に、形成されたゲート・絶縁体スタックを有しています（ソース線３１４を、マルチビットセルアレイ内の第２のビット線３１２接続で、置換することができるので、メモリセルを介した電流の流れを反転できることが注目されます）。上述のように、ゲート・絶縁体スタックは、チャンネル領域の上端に形成された合成の非対称バンドギャップトンネル絶縁層と、トンネル絶縁体の上に形成されたフローティングゲート／トラッピング層と、トラッピング層上に形成された電荷ブロッキング絶縁体層と、電荷ブロッキング絶縁体上に形成された制御ゲート３０６（ワード線３０６に不可欠として典型的に形成され、また、制御ゲート線として知られている）でできています。本発明の実施の形態を組み入れている他のＮＯＲアーキテクチャメモリアレイ３００構成は可能でありかつ、本開示のたすけにより当業者にとって明らかであることが注目されます。
図３Ｂは、本発明の実施の形態のＮＡＮＤアーキテクチャＥＥＰＲＯＭ又はフラッシュメモリデバイスの単純化されたＮＡＮＤメモリストリング３２０を詳しく述べています。図３Ｂにおいて、本発明の実施の形態の一連のフローティングゲート又はトラッピング層メモリセル３０２が、ソースからドレインがＮＡＮＤストリング３２０（典型的には８、１６、３２個かさらに多くのセルによる）を形成するように、一緒に結合されています。各メモリセルＦＥＴ３０２は、基板の上端上の合成の非対称バンドギャップトンネル絶縁層と、トンネル絶縁層上に形成されたフローティングゲート／トラッピング層と、トラッピング層上に形成された電荷ブロッキング絶縁体層と、電荷ブロッキング絶縁体上に形成された制御ゲート３０６（制御ゲート線に典型的に形成され、また、ワード線として知られている）でできているゲート・絶縁体スタックを、有しています。Ｎ＋ドープされた領域が、隣接したフローティングゲートメモリセルのソースとドレイン領域を形成し、加えて、ＮＡＮＤストリング３２０のセルを一緒に結合する接続体として動作する、各ゲート絶縁体スタックの間に形成されます。ゲート選択線に結合されているオプションの選択ゲート３０４は、ＮＡＮＤフローティングゲートストリング３２０のいずれかの端に形成されており、ＮＡＮＤフローティングゲートストリング３２０の反対の端を、ビット線３１２およびソース線３１４に選択的に結合しています。ＮＡＮＤメモリアレイにおいて、図３ＢのＮＡＮＤアーキテクチャメモリストリング３２０は、ビット線３１２、ソース線３１４、ワード線３０６および基板接続３２２に結合されることになります。
本発明の実施の形態に従った他のメモリセル、メモリストリング、アレイおよびメモリデバイスが可能で、本開示のたすけにより当業者にとって明らになることも注目されます。
＜結論＞
良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、非対称バンドギャップ技術に基づくゲートスタックをフローティングゲートメモリセル内の非対称トンネルバリアとともに利用する、不揮発性メモリデバイスおよびアレイが記載されてきました。低電圧の直接トンネリングプログラムと消去の能力は、ゲートスタックおよび結晶格子に対する高エネルギーキャリアからの損害を減少させて、書込み疲労および漏出問題を減少させ、デバイスの寿命を増進させます。低電圧のプログラムと消去は、また、低電圧のメモリアレイ設計およびメモリセルゲートスタックのより小さい実効酸化物厚（ＥＯＴ）を可能にして、全体的なメモリアレイのダイ領域の低減を可能にし、プロセス技術が良くなるにつれて、デバイス形状性のさらなるスケーリング（または縮小）を可能にします。本発明の反転および通常モードのメモリセルの実施の形態が詳述されています。本発明のメモリセルの実施の形態は、また、単一のメモリセルでの多数ビット記憶を可能にし、減少させた電圧でのプログラミングと消去を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代り得る、理想的な又はユニバーサルなメモリデバイスの定義内で動作することを可能にします。
具体的な実施の形態がここで、説明され、記載されてきましたが、同じ目的を達成すると予測されるいかなる配置も、示された具体的な実施の形態と置換できるということが、当業者によって、よく理解されるでしょう。この出願は、本発明のいかなる変形又は変更を包含するよう意図されております。従って、この発明が、請求範囲およびその均等物だけによって限定されるべき、ということが明白に意図されております。
図１Ａおよび図１Ｂは、本発明の実施の形態に従って、通常モードのメモリセルとバンドの図を詳しく述べています。 図１Ａおよび図１Ｂは、本発明の実施の形態に従って、通常モードのメモリセルとバンドの図を詳しく述べています。 図１Ｃおよび図１Ｄは、本発明の実施の形態に従って、反転モードメモリセルとバンドの図を詳しく述べています。 図１Ｃおよび図１Ｄは、本発明の実施の形態に従って、反転モードメモリセルとバンドの図を詳しく述べています。 図２は、本発明の実施の形態に従って、メモリデバイスを有するシステムを詳しく述べています。 図３Ａおよび図３Ｂは、本発明の実施の形態に従って、ＮＯＲとＮＡＮＤのアーキテクチャメモリアレイを詳しく述べています。 図３Ａおよび図３Ｂは、本発明の実施の形態に従って、ＮＯＲとＮＡＮＤのアーキテクチャメモリアレイを詳しく述べています。

Claims (68)

  1. 基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、
    前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された２つ以上の補助層を含む非対称バンドギャップトンネル絶縁層であって、前記２つ以上の補助層が、増加する伝導バンドオフセットの層を含むことを特徴とする、非対称バンドギャップトンネル絶縁層と、
    前記トンネル絶縁層上に形成されたトラッピング層と、
    前記トラッピング層上に形成された電荷ブロッキング層と、
    前記電荷ブロッキング層上に形成された制御ゲートとを含む
    ことを特徴とする不揮発性メモリセル。
  2. 不揮発性メモリデバイスの不揮発性メモリアレイに１つ以上の不揮発性メモリセルが形成され、
    複数の行および複数の列に形成された複数の不揮発性メモリセルを含む不揮発性メモリアレイと、
    メモリインタフェースと、
    前記メモリインタフェースおよび前記不揮発性メモリアレイに結合される制御回路とを含む
    ことを特徴とする請求項１と４４に記載の不揮発性メモリセル。
  3. 前記不揮発性メモリデバイスの前記インターフェースが同期メモリインタフェースであることを特徴とする請求項２記載の不揮発性メモリセル。
  4. 前記不揮発性メモリデバイスが、ライトキャッシュに、データをキャッシュライトするように適応されている一方で、前記データが前記メモリアレイに書込まれることを特徴とする請求項２記載の不揮発性メモリセル。
  5. 前記不揮発性メモリデバイスの前記メモリアレイの前記複数の不揮発性メモリセルが、ＮＯＲアーキテクチャメモリアレイおよびＮＡＮＤアーキテクチャメモリアレイの１つにさらに配置されることを特徴とする請求項２記載の不揮発性メモリセル。
  6. 前記不揮発性メモリデバイスがシステム内に含まれ、
    少なくとも１つの不揮発性メモリデバイスに結合されたプロセッサを含み、前記少なくとも１つの不揮発性メモリデバイスが、
    複数の行および複数の列に形成された複数の不揮発性メモリセルを含む不揮発性メモリアレイと、
    メモリインタフェースと、
    前記メモリインタフェースおよび前記不揮発性メモリアレイに結合された制御回路とを含む
    ことを特徴とする請求項２、３、４と５に記載の不揮発性メモリセル。
  7. 前記システムが、前記不揮発性メモリをユニバーサルメモリとして利用し、揮発性メモリ（ＲＡＭ）および不揮発性メモリ（ＲＯＭ）双方の短期および長期記憶機能を遂行するように適応されていることを特徴とする請求項６記載の不揮発性メモリセル。
  8. 前記システムが、リードキャッシング、ライトキャッシング、メモリインターリービングおよびマルチレベルメモリ構造の１つで、前記不揮発性メモリをアクセスするように適応されていることを特徴とする請求項６記載の不揮発性メモリセル。
  9. 前記トンネル絶縁層の前記２つ以上の補助層が、増加する伝導バンドオフセットの２つ以上の誘電体補助層を含み、前記２つ以上の誘電体補助層のそれぞれが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物とケイ酸塩の１つから選択されることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  10. 前記トンネル絶縁層の前記２つ以上の補助層が、Ａｌ２Ｏ３、Ｐｒ２Ｏ３、ＴｉＯ２、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＳｉＮ、ＡｌＮ、ＨｆＮ、酸素豊富なＳｉＯＮ（約１．５の屈折率）、窒素豊富なＳｉＯＮ（約１．８の屈折率）、ＨｆとＡｌの混合酸化物、ＨｆとＴｉの混合酸化物、ＨｆとＳｉの混合酸化物、ＨｆとＳｉの混合オキシ窒化物の１つから選択されることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  11. 前記トンネル絶縁層の前記２つ以上の補助層が、２つの補助層を含み、第１と第２の補助層がＳｉＯ２とＰｒ２Ｏ３、ＳｉＯ２とＴｉＯ２およびＳｉＯ２とＨｆＯ２の１つであることを特徴とする請求項９記載の不揮発性メモリセル。
  12. 前記トンネル絶縁層の前記２つ以上の補助層が３つの補助層を含み、第１と第２と第３の補助層がＳｉＯ２とＳｉＮとＨｆＯ２、ＳｉＯ２とＨｆＯ２とＰｒ２Ｏ３、ＳｉＯ２とＨｆＯ２とＴｉＯ２、ＳｉＯ２と酸素豊富なＳｉＯＮ（約１．５の屈折率）とＨｆＯ２およびＳｉＯ２とＡｌ２Ｏ３とＨｆＯ２の１つであることを特徴とする請求項９記載の不揮発性メモリセル。
  13. 前記トンネル絶縁層の前記２つ以上の補助層のそれぞれが、前記チャンネル領域上に、誘電率（Ｋ）の増加する値で、前記チャンネルから伸びて配置されることを特徴とする請求項１、２と６に記載の不揮発性メモリセル。
  14. 前記トラッピング層が、フローティングゲート、フローティングノードおよび埋め込みトラッピング層の１つをさらに含んでいることを特徴とする請求項１、２、６と４４記載の不揮発性メモリセル。
  15. 前記トラッピング層が、酸素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコン豊富な窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）の１つをさらに含んでいることを特徴とする請求項１４記載の不揮発性メモリセル。
  16. 前記トラッピング層が、電荷トラッピング深層ポテンシャルウェルをさらに含んでいることを特徴とする請求項１、２、６と４４記載の不揮発性メモリセル。
  17. 前記トラッピング層が、金属、半導体、シリコン、窒化物、誘発されたインターフェース状態又は電荷トラッピング不純物のナノ結晶又はナノドットをさらに含んでいることを特徴とする請求項１、２、６と４４記載の不揮発性メモリセル。
  18. 前記深層ポテンシャルウェルが、シリコン、ゲルマニウム、金、タングステン、イリジウム、チタニウム、コバルト、プラチナおよびパラジウムのナノドット又はナノ結晶の１つをさらに含んでいることを特徴とする請求項１７記載の不揮発性メモリセル。
  19. 前記電荷ブロッキング層が、１つ以上の高Ｋ誘電体補助層を含んでいることを特徴とする請求項１、２と６に記載の不揮発性メモリセル。
  20. 前記１つ以上の補助層のそれぞれが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩ファミリーのうちの１つであることを特徴とする請求項１９記載の不揮発性メモリセル。
  21. 前記１つ以上の補助層のそれぞれが、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）および酸化チタン（ＴｉＯ２）の１つであることを特徴とする請求項２０記載の不揮発性メモリセル。
  22. 前記電荷ブロッキング層が、前記トラッピング層への、又は前記トラッピング層からの、ホールか電子の電荷キャリアを通過させることによって、前記不揮発性メモリセルの消去を可能にするように適応されていることを特徴とする請求項１、２と６に記載の不揮発性メモリセル。
  23. 前記不揮発性メモリセルが、２つのデータ値を前記トラッピング層に記憶するように適応されていることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  24. 前記不揮発性メモリセルが、ＮＦＥＴデバイスおよびＰＦＥＴデバイスの１つであることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  25. 前記制御ゲートが、ポリシリコン、タングステン、イリジウムおよびアルミニウムの１つであることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  26. 前記制御ゲートは、前記制御ゲートおよび前記電荷ブロッキング層の間に形成されたＨｆＮ、ＴａＮ、ＩｒＯ２およびＴｉＮの１つを含むパッシベーション層をさらに含んでいることを特徴とする請求項１、２と６に記載の不揮発性メモリセル。
  27. 前記チャンネル領域は、Ｎドープされた領域およびＰドープされた領域の１つで形成されていることを特徴とする請求項１、２、６と４４に記載の不揮発性メモリセル。
  28. 基板上に第１と第２のソース／ドレイン領域を形成し、前記第１と第２のソース／ドレイン領域が介在チャンネル領域を規定していることと、
    前記チャンネル領域上に形成された２つ以上の補助層のトンネル絶縁層を形成し、前記２つ以上の補助層が、増加する伝導バンドオフセットの層を含むことと、
    前記トンネル絶縁層上にトラッピング層を形成することと、
    前記トラッピング層上に電荷ブロッキング層を形成することと、
    前記電荷ブロッキング層上に制御ゲートを形成すること
    を含む、不揮発性メモリセル構造を形成する方法。
  29. 前記チャンネル領域上に形成された２つ以上の補助層のトンネル絶縁層を形成することが、増加する伝導バンドオフセットの２つ以上の誘電体補助層を形成することをさらに含み、前記２つ以上の誘電体補助層のそれぞれが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩の１つから選択されることを特徴とする請求項２８記載の方法。
  30. 前記チャンネル領域上に形成された２つ以上の補助層のトンネル絶縁層を形成することが、２つの補助層を形成することをさらに含み、第１と第２の補助層がＳｉＯ２とＰｒ２Ｏ３、ＳｉＯ２とＴｉＯ２およびＳｉＯ２とＨｆＯ２の１つであることを特徴とする請求項２９記載の方法。
  31. 前記チャンネル領域上に形成された２つ以上の補助層のトンネル絶縁体層を形成することが、３つの補助層を形成することをさらに含み、第１と第２と第３の補助層が、ＳｉＯ２とＳｉＮとＨｆＯ２、ＳｉＯ２とＨｆＯ２とＰｒ２Ｏ３およびＳｉＯ２とＨｆＯ２とＴｉＯ２の１つであることを特徴とする請求項２９記載の方法。
  32. トラッピング層を形成することが、フローティングゲート、フローティングノードおよび埋め込みトラッピング層の１つを形成することをさらに含んでいることを特徴とする請求項２８記載の方法。
  33. トラッピング層を形成することが、電荷トラッピング深層ポテンシャルウェルを形成することをさらに含んでいることを特徴とする請求項３２記載の方法。
  34. トラッピング層を形成することが、酸素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコン豊富な窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）および酸化チタン（ＴｉＯ２）の１つであるトラッピング層を形成することをさらに含んでいることを特徴とする請求項３２記載の方法。
  35. 電荷ブロッキング層を形成することが、高Ｋ誘電体補助層が１つ以上の電荷ブロッキング層を形成することをさらに含んでいることを特徴とする請求項２８記載の方法。
  36. 高Ｋ誘電体補助層が１つ以上の電荷ブロッキング層を形成することが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩ファミリーの１つの絶縁体から、前記１つ以上の補助層を形成することをさらに含んでいることを特徴とする請求項３５記載の方法。
  37. 高Ｋ誘電体補助層が１つ以上の電荷ブロッキング層を形成することが、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、Ｐｒ２Ｏ３および酸化チタン（ＴｉＯ２）の１つである前記１つ以上の補助層を形成することをさらに含んでいることを特徴とする請求項３６記載の方法。
  38. Ｎ又はＰドープされたチャンネル領域を形成することをさらに含む請求項２８記載の方法。
  39. トンネル絶縁層を介してキャリアの直接的なトンネリングを経由して、不揮発性メモリセルをプログラミングし、前記トンネル絶縁層が、前記不揮発性メモリセルのチャンネル領域上に形成された２つ以上の補助層を有する非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層は、増加する伝導バンドオフセットの材料層を含むことと、
    前記トンネル絶縁層上に形成されたトラッピング層に前記キャリアをトラッピングすること
    を含む不揮発性メモリセルを動作させる方法。
  40. 前記トンネル絶縁層上に形成されたトラッピング層に前記キャリアをトラッピングすることが、多数ビット記憶用の前記不揮発性メモリセルのソース／ドレイン上にローカライズされた前記電荷をトラッピングすることをさらに含んでいることを特徴とする請求項３９記載の方法。
  41. 前記トラッピング層にトラップされた前記キャリアを、直接的なトンネリング、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、チャンネルホット電子（ＣＨＥ）注入および前記チャンネル領域からのホットホール注入の１つを経由して除去することによって、前記不揮発性メモリセルを消去することをさらに含んでいる請求項３９記載の方法。
  42. 前記トラッピング層への、又は前記トラッピング層からのトランスポーティングキャリアを経由して、前記トラッピング層上に形成された電荷ブロッキング層を介して、前記トラッピング層にトラップされた前記キャリアを除去することによって、前記不揮発性メモリセルを消去することをさらに含んでいる請求項３９記載の方法。
  43. 不揮発性メモリデバイスを動作させる方法をさらに含み、
    各メモリセルのトンネル絶縁層を介してキャリアの直接的なトンネリングを経由して、１つ以上の不揮発性メモリセルをプログラミングし、前記トンネル絶縁層が、前記不揮発性メモリセルのチャンネル領域上に形成された２つ以上の補助層を有する非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層は、増加する伝導バンドオフセットの材料層を含むことと、
    各メモリセルの前記トンネル絶縁層上に形成されたトラッピング層に前記キャリアをトラッピングすることを
    含む請求項３９記載の方法。
  44. 基板内に形成され、チャンネル領域によって結合された第１と第２のソース／ドレイン領域と、
    前記チャンネル領域及び／又は第１と第２のソース／ドレイン領域上に形成された電荷ブロッキング層と、
    前記電荷ブロッキング層上に形成されたトラッピング層と、
    前記トラッピング層上に形成された２つ以上の補助層を含む非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層が増加する伝導バンドオフセットの層を含んでいるものと、
    前記非対称バンドギャップトンネル絶縁層上に形成された制御ゲートと
    を含む反転モード不揮発性メモリセル。
  45. 前記トンネル絶縁層の前記２つ以上の補助層のそれぞれが、前記トラッピング層上に、誘電率（Ｋ）の増加する値で、配置されることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  46. 前記電荷ブロッキング層が、１つ以上の高Ｋ誘電体補助層を含んでいることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  47. ＳｉＯ２および酸素豊富なＳｉＯＮの１つであるチャンネルパッシベーション層をさらに含んでいる請求項４６記載の反転モード不揮発性メモリセル。
  48. 前記１つ以上の補助層のそれぞれが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩ファミリーの１つからの絶縁体であることを特徴とする請求項４６記載の反転モード不揮発性メモリセル。
  49. 前記１つ以上の補助層のそれぞれが、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）および酸化チタン（ＴｉＯ２）の１つであることを特徴とする請求項４８記載の反転モード不揮発性メモリセル。
  50. 前記電荷ブロッキング層が、前記チャンネル領域から、前記トラッピング層への、又は前記トラッピング層からのホールか電子の電荷キャリアを通過させることによって、前記反転モード不揮発性メモリセル消去を可能にするように適応されていることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  51. 前記反転モード不揮発性メモリセルが、前記トラッピング層に２つのデータ値を記憶するように適応されていることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  52. 前記反転モード不揮発性メモリセルが、前記非対称バンドギャップトンネル絶縁層を介して、前記制御ゲートから前記トラッピング層へのキャリアの直接的なトンネリングによって、プログラムされるよう適応されていることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  53. 前記反転モード不揮発性メモリセルが、直接的なトンネリング、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、チャンネルホット電子（ＣＨＥ）および前記制御ゲートからのキャリアのホットホール注入の１つによって、前記非対称バンドギャップトンネル絶縁層を介して、消去されるように適応されていることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  54. 前記制御ゲートは、前記制御ゲートおよび前記非対称バンドギャップトンネル絶縁層の間に形成されたＨｆＮ、ＴａＮ、ＩｒＯ２およびＴｉＮの１つを含むパッシベーション層をさらに含んでいることを特徴とする請求項４４記載の反転モード不揮発性メモリセル。
  55. 基板上に第１と第２のソース／ドレイン領域を形成し、前記第１と第２のソース／ドレイン領域が介在チャンネル領域を規定していることと、
    前記チャンネル領域上に電荷ブロッキング層を形成することと、
    前記電荷ブロッキング層上にトラッピング層を形成することと、
    前記トラッピング層上に２つ以上の補助層のトンネル絶縁層を形成し、前記２つ以上の補助層が、増加する伝導バンドオフセットの層を含むことと、
    前記トンネル絶縁層上に制御ゲートを形成すること
    を含む反転モード不揮発性メモリセル構造を形成する方法。
  56. 前記トラッピング層上に形成された２つ以上の補助層のトンネル絶縁層を形成することが、増加する伝導バンドオフセットの２つ以上の誘電体補助層を形成することをさらに含み、前記２つ以上の誘電体補助層のそれぞれが、酸化物、混合酸化物、窒化物、オキシ窒化物、混合オキシ窒化物およびケイ酸塩の１つから選択されることを特徴とする請求項５５記載の方法。
  57. 前記トラッピング層上に形成された２つ以上の補助層のトンネル絶縁層を形成することが、２つの補助層を形成することをさらに含み、第１と第２の補助層がＳｉＯ２とＰｒ２Ｏ３、ＳｉＯ２とＴｉＯ２およびＳｉＯ２とＨｆＯ２の１つであることを特徴とする請求項５６記載の方法。
  58. 前記トラッピング層上に形成された２つ以上の補助層のトンネル絶縁体層を形成することが、３つの補助層を形成することをさらに含み、第１と第２と第３の補助層が、ＳｉＯ２とＳｉＮとＨｆＯ２、ＳｉＯ２とＨｆＯ２とＰｒ２Ｏ３、ＳｉＯ２とＨｆＯ２とＴｉＯ２、ＳｉＯ２と酸素豊富なＳｉＯＮ（約１．５の屈折率）とＨｆＯ２およびＳｉＯ２とＡｌ２Ｏ３とＨｆＯ２の１つであることを特徴とする請求項５６記載の方法。
  59. トラッピング層を形成することが、フローティングゲート、フローティングノードおよび埋め込みトラッピング層の１つを形成することをさらに含んでいることを特徴とする請求項５５記載の方法。
  60. トラッピング層を形成することが、電荷トラッピング深層ポテンシャルウェルを形成することをさらに含んでいることを特徴とする請求項５９記載の方法。
  61. トラッピング層を形成することが、酸素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒素豊富な酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコン豊富な窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）および酸化チタン（ＴｉＯ２）の１つであるトラッピング層を形成することをさらに含んでいることを特徴とする請求項５９記載の方法。
  62. 電荷ブロッキング層を形成することが、高Ｋ誘電体補助層が１つ以上の電荷ブロッキング層を形成することをさらに含んでいることを特徴とする請求項５５記載の方法。
  63. 高Ｋ誘電体補助層が１つ以上の電荷ブロッキング層を形成することが、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、Ｐｒ２Ｏ３および酸化チタン（ＴｉＯ２）の１つである前記１つ以上の補助層を形成することをさらに含んでいることを特徴とする請求項６２記載の方法。
  64. Ｎ又はＰドープされたチャンネル領域を形成することをさらに含む請求項５５記載の方法。
  65. トンネル絶縁層を介してキャリアの直接的なトンネリングを経由して、反転モード不揮発性メモリセルをプログラミングし、前記トンネル絶縁層が、前記不揮発性メモリセルの制御ゲートとトラッピング層の間に形成された２つ以上の補助層を有する非対称バンドギャップトンネル絶縁層であり、前記２つ以上の補助層は、増加する伝導バンドオフセットの材料層を含むことと、
    チャンネル領域上に形成された電荷ブロッキング層上に形成された前記トラッピング層に前記キャリアをトラッピングすること
    を含む反転モード不揮発性メモリセルを動作させる方法。
  66. チャンネル領域上に形成された電荷ブロッキング層上に形成された前記トラッピング層に前記キャリアをトラッピングすることが、多数ビット記憶用の前記反転モード不揮発性メモリセルのソース／ドレイン上にローカライズされた前記電荷をトラッピングすることをさらに含んでいることを特徴とする請求項６５記載の方法。
  67. 前記トラッピング層にトラップされた前記キャリアを、直接的なトンネリング、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、チャンネルホット電子（ＣＨＥ）注入および前記制御ゲートからのホットホール注入の１つを経由して除去することによって、前記反転モード不揮発性メモリセルを消去することをさらに含んでいる請求項６５記載の方法。
  68. 前記トラッピング層への、又は前記トラッピング層からのトランスポーティングキャリアを経由して、前記チャンネル領域上に形成された前記電荷ブロッキング層を介して、前記トラッピング層にトラップされた前記キャリアを除去することによって、前記不揮発性メモリセルを消去することをさらに含んでいる請求項６５記載の方法。
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