CN102969022A - 一种对多位半导体存储器进行编程的方法 - Google Patents

一种对多位半导体存储器进行编程的方法 Download PDF

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姜丹丹
霍宗亮
张满红
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Abstract

本发明公开了一种对多位半导体存储器进行编程的方法，涉及半导体存储器技术领域。该方法包括：对多位半导体存储器内所有存储单元进行复位操作；执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内；以及执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内。利用本发明，有效的解决了存储器复位速度和复位精度之间的矛盾，一方面提高了存储器的复位速度，另一方面使得复位后的存储单元阈值电压分布范围大大减小。

Description

一种对多位半导体存储器进行编程的方法
技术领域
本发明涉及半导体存储器技术领域，尤其涉及一种对多位半导体存储器进行编程的方法。
背景技术
目前存储器技术的发展已成为集成电路设计、制造水平前进的重要推动力，在微电子领域占有非常重要的地位。
如图1所示，图1为半导体存储器中非常重要的一类——堆栈栅非挥发性存储器结构的示意图。该存储器结构包括硅衬底(P-sub)、硅衬底上n型重掺杂的源区(S)和漏区(D)、在源漏区之间载流子沟道上覆盖的隧穿介质层、在隧穿介质层上覆盖的电荷存储层、在电荷俘获层上覆盖的阻挡层，以及在阻挡层上覆盖的控制栅介质层(CG)。
如图2(a)所示，图2(a)为NAND型存储阵列结构的示意图，由于同一条位线上的存储单元采用串联的形式，对存储单元的编程操作只能采用FN方式；如图2(b)所示，图2(b)为NOR型存储阵列的结构的示意图，其中每个存储单元之间采用并联的形式，对存储单元的编程操作可以采用CHE方式，也可以采用FN方式。
如图3(a)所示，图3(a)为对图1所示的半导体存储器件进行CHE编程操作的示意图。在存储器件的控制栅极施加一个相对于衬底电势幅度为VGC1脉冲，在其漏极施加另一相对于衬底电势幅度为VDC的脉冲，使得源极附近的电子在横向电场的作用下被加速，达到漏极附近时发生碰撞，产生新的电子-空穴对，部分电子在纵向电场的作用下，穿过隧穿氧化层进入电荷存储层中，从而增加存储器件电荷存储层中的电子，提高存储器件的阈值电压；如图3(b)所示，图3(b)为对图1所示的半导体存储器件进行FN编程操作的示意图。在存储器件的控制栅极施加一个相对于衬底电势幅度为VGF1脉冲，使得衬底表面的部分电子发生直接隧穿，穿过隧穿氧化层进入电荷存储层中，从而增加存储器件电荷存储层中的电子，提高存储器件的阈值电压。
如图4所示，图4为传统的对2bit存储器进行编程操作后阈值电压分布示意图。首先将所有存储单元的阈值电压复位至11状态，如图4(a)所示，然后将所有需要编程至10、01、00状态的存储单元的阈值电压依次编程至10状态，如图4(b)所示，然后将所有需要编程至01、00状态的存储单元的阈值电压依次编程至01状态，如图4(c)所示，最后将所有需要编程至00状态的存储单元的阈值电压依次编程至00状态，如图4(d)所示。
以上编程方法在速度和精度上存在矛盾。若要使得编程后所有存储器件的阈值电压分布在一个较窄的范围内，则编程时所施加的脉冲幅度应较低，使得每次编程后，存储器件的阈值电压增加量较小，但这样将显著增加单个单元编程时的次数，从而大大增加存储器编程时间；若要加快存储器编程速度，减少编程时间，则编程时需要施加较大幅度的脉冲，使得每次编程后，存储单元的阈值电压增加量较大，但由此将导致编程后存储单元阈值电压分布范围较大。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种对多位半导体存储器进行编程的方法，以提高存储器的编程速度和编程精度。
(二)技术方案
为达到上述目的，本发明提供了一种对多位半导体存储器进行编程的方法，该方法包括：对多位半导体存储器内所有存储单元进行复位操作；执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内；以及执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内。
上述方案中，在所述执行第二轮编程操作时施加于存储单元控制栅极的电压，低于在所述执行第一轮编程操作时施加于存储单元控制栅极的电压。
上述方案中，所述多位半导体存储器包含多个结构相同的存储单元，该多个存储单元构成存储单元阵列。所述每个存储单元包括硅衬底，硅衬底上n型重掺杂的源区和漏区，在源区和漏区之间载流子沟道上覆盖的隧穿介质层，在隧穿介质层上覆盖的电荷存储层，在电荷俘获层上覆盖的阻挡层，以及在阻挡层上覆盖的控制栅介质层。所述存储单元阵列为NAND型阵列，或者为NOR型阵列。所述存储单元阵列为NAND型阵列，对存储单元阵列中的单个存储单元执行编程操作为FN编程；所述存储单元阵列为NOR型阵列，对存储单元阵列中的单个存储单元执行编程操作为CHE编程或FN编程。
上述方案中，该多位半导体存储器为2bit存储器，其特征在于，所述对多位半导体存储器内所有存储单元进行复位操作，是将该多位半导体存储器内所有存储单元复位到11状态。
上述方案中，该多位半导体存储器为2bit存储器，其特征在于，所述执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内，包括：将该多位半导体存储器内所有需要编程到10、01、00状态的存储单元的阈值电压编程至Vref1-0.5～Vref1范围内；将该多位半导体存储器内所有需要编程到01、00状态的存储单元的阈值电压编程至Vref2-0.5～Vref2范围内；以及将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.5～Vref3范围内；其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。
上述方案中，所述执行第一轮编程操作时，若采用CHE方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为8V；若采用FN方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为14V。
上述方案中，该多位半导体存储器为2bit存储器，其特征在于，所述执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内，包括：将该多位半导体存储器内所有需要编程到10状态的存储单元的阈值电压编程至Vref1-0.05～Vref1+0.05范围内；将该多位半导体存储器内所有需要编程到01状态的存储单元的阈值电压编程至Vref2-0.05～Vref2+0.05范围内；以及将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.05～Vref3+0.05范围内；其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。
上述方案中，所述执行第二轮编程操作时，若采用CHE方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为7V；若采用FN方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为13V。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的对多位半导体存储器进行编程的方法，通过对多位半导体存储器进行第一轮编程操作来提高存储器的编程速度，同时通过对第一轮编程操作后的多位半导体存储器进行第二轮编程操作来减小存储器内所有存储单元的阈值电压分布范围，提高编程精度。
2、本发明提供的对多位半导体存储器进行编程的方法，对存储单元的第一轮编程所施加的电压脉冲幅度较大，从而可以使得所有存储器件的阈值电压在较短的时间内被编程到低于指定电压的一个范围内，但此范围较大。由此再对所有存储单元进行第二轮编程操作。对存储单元的第二轮编程操作所施加的电压脉冲幅度较低，从而使得第二轮编程操作后所有存储单元的阈值电压将分布在指定电压附近的一个较小的范围内。由此可见，通过此编程方法，有效的解决了存储器复位速度和复位精度之间的矛盾，一方面提高了存储器的复位速度，另一方面使得复位后的存储单元阈值电压分布范围大大减小。
附图说明
图1为半导体存储器件的结构示意图；
图2(a)和图2(b)为半导体存储器阵列的结构示意图；
图3为传统的对多位半导体存储器进行编程的方法流程图；
图4(a)至图4(d)为传统的编程方案操作后阈值电压分布示意图；
图5为依照本发明实施例的对多位半导体存储器进行编程的方法流程图；
图6依照本发明实施例的对多位半导体存储器进行编程后存储器阈值电压分布效果示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的对多位半导体存储器进行编程的方法，通过在第一轮编程操作中施加较大的编程电压，使得所有存储单元的阈值电压在较短的时间内被编程到指定阈值电压附近一个较大的范围内，再通过在第二轮软编程操作中施加较小的编程电压，使得所有存储单元的阈值电压被编程到指定电压附近一个较小的范围内；通过以上两个步骤，有效地提高了多位半导体存储器的编程时间和编程精度。
如图5所示，图5为依照本发明实施例的对多位半导体存储器进行编程的方法流程图。该方法包括：对多位半导体存储器内所有存储单元进行复位操作；执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内；以及执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内。
其中，在所述执行第二轮编程操作时施加于存储单元控制栅极的电压，低于在所述执行第一轮编程操作时施加于存储单元控制栅极的电压。所述多位半导体存储器包含多个结构相同的存储单元，该多个存储单元构成存储单元阵列。所述每个存储单元包括硅衬底，硅衬底上n型重掺杂的源区和漏区，在源区和漏区之间载流子沟道上覆盖的隧穿介质层，在隧穿介质层上覆盖的电荷存储层，在电荷俘获层上覆盖的阻挡层，以及在阻挡层上覆盖的控制栅介质层。所述存储单元阵列可以为NAND型阵列，也可以为NOR型阵列。当存储单元阵列为NAND型阵列，对存储单元阵列中的单个存储单元执行编程操作为FN编程；当存储单元阵列为NOR型阵列，对存储单元阵列中的单个存储单元执行编程操作为CHE编程或FN编程。
下面以该多位半导体存储器为2bit存储器为例，并结合图5，对本发明提供的对多位半导体存储器进行编程的方法进行详细说明。
首先将存储器内所有存储单元的阈值电压复位至11状态，如步骤S101所示。复位操作后所有存储器件的阈值电压分布如图6中L0区所示。
接着开始执行第一轮编程操作。将该多位半导体存储器内所有需要编程到10、01、00状态的存储单元的阈值电压编程至Vref1-0.5～Vref1范围内，如步骤S102所示，此步骤操作后需要编程到10、01、00状态的存储单元的阈值电压分布如图6中的L1所示。接着将该多位半导体存储器内所有需要编程到01、00状态的存储单元的阈值电压编程至Vref2-0.5～Vref2范围内，如步骤S103所示，此步骤操作后需要编程到01、00状态的存储单元的阈值电压分布如图6中的L2所示。接着再将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.5～Vref3范围内，如步骤S104所示，此步骤操作后需要编程到00状态的存储单元的阈值电压分布如图6中的L3所示。其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。
在第一轮编程操作中，若采用CHE方式对存储单元进行逐个编程，则编程时在存储单元控制栅极施加的电压约为8V，若采用FN方式对存储单元进行逐个编程，则编程时在存储单元控制栅极施加的电压约为14V。
第一轮编程操作结束后，再进行第二轮编程操作。在第二轮编程操作中，首先将该多位半导体存储器内所有需要编程到10状态的存储单元的阈值电压编程至Vref1-0.05～Vref1+0.05范围内；将该多位半导体存储器内所有需要编程到01状态的存储单元的阈值电压编程至Vref2-0.05～Vref2+0.05范围内；以及将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.05～Vref3+0.05范围内，如步骤S105所示。其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。
第二轮编程操作结束后，10、01、00状态的存储单元阈值电压分布范围如图6中的L1′、L2′、L3′所示。在第二轮编程操作中，若采用CHE方式对存储单元进行逐个编程，则编程时在存储单元控制栅极施加的电压约为7V，若采用FN方式对存储单元进行逐个编程，则编程时在存储单元控制栅极施加的电压约为13V。
此方法不仅适用于2bit的多位存储器，同样适用于2bit以上的多位存储器。该方法运用于多于2bit的多位存储器时，同样通过第一轮编程操作将所有存储单元的阈值电压编程至指定阈值电压与比其指定阈值电压低0.5的一个范围内，再通过第二轮编程操作将所有存储单元的阈值电压编程至指定阈值电压正负0.05的范围内。其中第二轮编程时存储单元控制栅极所施加的电压略低于第一轮编程操作时控制栅极所施加的电压。
由以上所述可知，本发明通过在第一轮编程操作中对存储器件施加较大的编程操作电压脉冲来减少编程的时间，加快编程操作的速度；通过在第二轮编程操作中对存储器件施加较小的编程电压脉冲来减小存储单元阈值电压分布范围，提高了整个编程操作的精度。整个编程操作算法同时具有速度快，精度高的优点。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种对多位半导体存储器进行编程的方法，其特征在于，该方法包括：
对多位半导体存储器内所有存储单元进行复位操作；
执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内；以及
执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内。
2.根据权利要求1所述的对多位半导体存储器进行编程的方法，其特征在于，在所述执行第二轮编程操作时施加于存储单元控制栅极的电压，低于在所述执行第一轮编程操作时施加于存储单元控制栅极的电压。
3.根据权利要求1所述的对多位半导体存储器进行编程的方法，其特征在于，所述多位半导体存储器包含多个结构相同的存储单元，该多个存储单元构成存储单元阵列。
4.根据权利要求3所述的对多位半导体存储器进行编程的方法，其特征在于，所述每个存储单元包括硅衬底，硅衬底上n型重掺杂的源区和漏区，在源区和漏区之间载流子沟道上覆盖的隧穿介质层，在隧穿介质层上覆盖的电荷存储层，在电荷俘获层上覆盖的阻挡层，以及在阻挡层上覆盖的控制栅介质层。
5.根据权利要求3所述的对多位半导体存储器进行编程的方法，其特征在于，所述存储单元阵列为NAND型阵列，或者为NOR型阵列。
6.根据权利要求5所述的对多位半导体存储器进行编程的方法，其特征在于，所述存储单元阵列为NAND型阵列，对存储单元阵列中的单个存储单元执行编程操作为FN编程；所述存储单元阵列为NOR型阵列，对存储单元阵列中的单个存储单元执行编程操作为CHE编程或FN编程。
7.根据权利要求1所述的对多位半导体存储器进行编程的方法，该多位半导体存储器为2bit存储器，其特征在于，所述对多位半导体存储器内所有存储单元进行复位操作，是将该多位半导体存储器内所有存储单元 复位到11状态。
8.根据权利要求1所述的对多位半导体存储器进行编程的方法，该多位半导体存储器为2bit存储器，其特征在于，所述执行第一轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的阈值电压低0.5伏的电压范围内，包括：
将该多位半导体存储器内所有需要编程到10、01、00状态的存储单元的阈值电压编程至Vref1-0.5～Vref1范围内；
将该多位半导体存储器内所有需要编程到01、00状态的存储单元的阈值电压编程至Vref2-0.5～Vref2范围内；以及
将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.5～Vref3范围内；
其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。
9.根据权利要求8所述的对多位半导体存储器进行编程的方法，其特征在于，所述执行第一轮编程操作时，若采用CHE方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为8V；若采用FN方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为14V。
10.根据权利要求1所述的对多位半导体存储器进行编程的方法，该多位半导体存储器为2bit存储器，其特征在于，所述执行第二轮编程操作，将该多位半导体存储器内所有存储单元的阈值电压编程至比该存储单元所指定的指定阈值电压正负0.05伏的电压范围内，包括：
将该多位半导体存储器内所有需要编程到10状态的存储单元的阈值电压编程至Vref1-0.05～Vref1+0.05范围内；
将该多位半导体存储器内所有需要编程到01状态的存储单元的阈值电压编程至Vref2-0.05～Vref2+0.05范围内；以及
将该多位半导体存储器内所有需要编程到00状态的存储单元的阈值电压编程至Vref3-0.05～Vref3+0.05范围内；
其中Vref1、Vref2、Vref3分别是状态为10、01、00状态的存储单元的所指定的阈值电压。 
11.根据权利要求10所述的对多位半导体存储器进行编程的方法，其特征在于，所述执行第二轮编程操作时，若采用CHE方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为7V；若采用FN方式对存储单元进行逐个编程，则在编程时施加于存储单元控制栅极的电压为13V。 
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