JP4694016B2 - フラッシュメモリセルの消去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリセルの消去方法に係り、特に積層構造のゲートを有するフラッシュメモリセルの消去速度及びデータ保存能力が向上できるようにしたフラッシュメモリセルの消去方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリセルは、図1に示すように、半導体基板1のチャンネル領域上にトンネル酸化膜2、フローティングゲート3、誘電体膜4及びコントロールゲート5が積層されてなるゲートと、前記ゲートの両側部の半導体基板1に形成されたソース6及びドレイン7とからなる。
【0003】
このようなフラッシュメモリセルは、半導体基板1、コントロールゲート5、ソース6及びドレイン7に印加されるバイアス電圧条件に応じてプログラム或いは消去されるが、プログラム時にはフローティングゲート3にホット電子が注入され、消去時にはフローティングゲート3に注入された電子が半導体基板1を介して放電される。
【0004】
フラッシュEEPROM素子の消去動作とは、チップを構成する全てのメモリセルが同一の状態に変化することを意味する。即ち、全てのメモリセルのしきい値電圧が同一の状態に変化することを意味する。
【0005】
フラッシュメモリセルのしきい値電圧はフローティングゲートに注入される電荷量に応じて変わる。従って、全てのメモリセルのしきい値電圧を同じ状態にするには、フローティングゲートに注入された電子を同時に放電しなければならないが、この際、主にFNトンネリング(Fowler-Nordheim Tunneling)方式を用いる。
【0006】
FNトンネリング方式を用いると、幾つかの問題点を克服することができるが、これについて簡単に説明すると、次の通りである。
【0007】
第1は、フローティングゲートに注入された電子は極めて小さい運動エネルギーを有するためにトンネル酸化膜のもつ3.1eV程度の電位障壁を容易に越えることができないことである。
【0008】
第2は、消去動作の際メモリセルのフローティングゲートに注入された電子を同時に放電しなければならないが、この時、電子の放電による電流の流れのみが存在するようにして電力消耗を最小化しなければならないことである。
【0009】
サブクォータデザインルール(Sub-quarter Design Rule)、即ち0.25μmのデザインルールを有するフラッシュEEPROM素子の場合、図2に示すように、チャネルFNトンネリング方式を用いて消去が行われるようにする。
【0010】
図2にはトリプル構造のウェルを有するフラッシュメモリセルが示される。メモリセルの消去のために、コントロールゲート5には負バイアス電圧(−V)を、半導体基板1のPウェル1a及びNウェル1bにはそれぞれ正バイアス電圧(+V)を印加し、ソース及びドレイン6及び7はフローティングさせると、フローティングゲート3に注入された電子が半導体基板1を介して放電される。
【0011】
チャネルFNトンネリング方式を用いると、接合消去方式に比べてトンネリング領域が広くなる。この際、チャネルのドーパント濃度が均一であるから、自体電場によって早期に消去されるメモリセルが減少し、消去動作後しきい値電圧の分布が一定になる。特に、チャネル及びウェルのドーパント濃度が増加する程、半導体基板の表面部に存在する蓄積された正孔(hole)のドーパント数も増加してチャネルの全領域にわたって電場の分布が均一になり且つ強くなるため、分布度はさらに一定になる。また、速度が増加するにつれて、遅く消去されるメモリセルの数も減少する。従って、ソース及びドレイン、即ち接合領域はフローティングさせる。
【0012】
しかし、FNトンネリング方式を用いる場合、トンネル酸化膜の両端に10MV/cm以上の高電場が形成されなければならない。よって、フローティングゲートには高いネガティブ電位が誘導されるべきであるが、このために図3のように負バイアス電圧(−V)が印加されるコントロールゲート5とフローティングゲート3間のカップリングキャパシタンス(Coupling Capacitance)Cfgを増加させるには、誘電体膜4の厚さを減少させなければならない。
【0013】
ここで、電場Eは次の式1のように計算される。従って、フローティングゲート3とチャネル間の誘電体膜の役割を果たすトンネル酸化膜2の厚さも減少しなければならない。
【0014】
【数1】
【0015】
ところで、このようにフローティングゲートの上下部に存在する誘電体膜の厚さを減少させる場合、次の問題点が発生する。
【0016】
フラッシュEEPROM素子は、フローティングゲートにホット電子を過充電する方式でデータを格納する不揮発性メモリ素子であって、格納されたデータは10年以上持続的に保存されなければならない。ところで、ホット電子がフローティングゲートに過充電されると、フローティングゲート方向に電場が形成されるため、誘電体膜の厚さが薄い場合、その強さが増加して、図4に示すように電子が外部に通り抜け、これにより格納されたデータの変形または流失が発生する。
【0017】
従って、誘電体膜の厚さを減少させると、消去速度は増加するが、データ保存特性は悪化するので、誘電体膜の厚さを一定水準に維持しつつ消去速度を増加させることができる新しい方案の定時が要求される。
【0018】
【発明が解決しようとする課題】
従って、本発明は、接合領域とウェル間の寄生キャパシタンスによってメモリセルの消去動作が促進されるようにすることで、トンネル酸化膜と誘電体膜の厚さ増加を可能とすることを目的とする。
【0019】
【課題を解決するための手段】
上記の目的を達成するために、本発明のフラッシュメモリセルの消去方法は、P型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成されたN型の接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、半導体基板間の電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、前記コントロールゲートに負バイアス電圧を印加し、前記P型のウェルに正バイアス電圧を印加し、前記N型の接合領域をフローティングさせ、前記フローティングゲートに注入された電子が放電されるようにする第1段階と、前記第1段階以後に、前記P型のウェル、コントロールゲート及びN型の接合領域の順に接地電圧を印加する段階とを含んでなることを特徴とする。
【0020】
【発明の実施の形態】
本発明は、NMOS型フラッシュメモリセルの消去方法を提供する。本発明に用いられるフラッシュメモリセルは、ウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成された接合領域とからなり、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと半導体基板との電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されることにより消去される。
【0021】
本発明の第1実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートに負バイアス電圧を印加し、前記ウェルに正バイアス電圧を印加し、前記接合領域をフローティングさせ、FNトンネリングによって前記フローティングゲートに注入された電子が放電されるようにした後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、正孔と電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【0022】
前記接合領域にはN型のドーパントが1×10 20 /cm3以上の濃度で注入され、前記ウェルにはP型のドーパントが1×10 16 /cm3〜1×10 18 /cm3の濃度で注入される。
【0023】
前記消去動作の際、前記ウェルに7〜12Vのバイアス電圧を印加すると、設具合アバランシェブレークダウン(Junction Avalanch Breakdown)とバンド対バンドトンネリング(Band to Band Tunneling)が順次発生してホット正孔が生成される。この場合、前記トンネル酸化膜を100〜150Åの厚さに形成することができる。
【0024】
また、前記消去動作時、前記ウェルに5〜7Vのバイアス電圧を印加すると、バンド対バンドトンネリングによってホット正孔が生成されるが、この場合、前記トンネル酸化膜を60〜100Åの厚さに形成することができる。
【0025】
本発明の第2実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートに正バイアス電圧を印加し、前記ウェルに負バイアス電圧を印加し、前記接合領域をフローティングさせて、FNトンネリングによって前記フローティングゲートに注入された電子が放電されるようにした後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、正孔と電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【0026】
前記接合領域にはP型のドーパントが1×10 20 /cm3以上の濃度で注入され、前記ウェルにはN型のドーパントが1×10 16 /cm3〜1×10 18 /cm3の濃度で注入される。
【0027】
前記消去動作の際、前記ウェルに−7〜−12Vのバイアス電圧を印加すると、接合アバランシェブレークダウンとバンド対バンドトンネリングが順次発生してホット正孔が生成される。
【0028】
また、前記消去動作の際、前記ウェルに−5〜−7Vのバイアス電圧を印加すると、バンド対バンドトンネリングによってホット正孔が生成される。
【0029】
本発明の第3実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートには負バイアス電圧を印加し、前記ウェル及び接合領域には正バイアス電圧を印加して、FNトンネリングによって前記フローティングゲートに注入された電子が放電されるようにする。そして、前記コントロールゲートに接地電圧を印加した後、前記ウェルと接合領域に同時に接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、ホット正孔とホット電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。また、このような消去動作によって消去されていないメモリセルが発生した場合、消去されていないメモリセルの一つの接合領域をフローティングさせた後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにする。この際、前記一つの接合領域はドレインとなる。
【0030】
本発明の第4実施例に係るフラッシュメモリセルの消去方法は、トリプル構造のウェルを有するフラッシュメモリセルに適用される。前記メモリセルはNウェル内にPウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成された接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと半導体基板との電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されることにより消去されるように構成される。前記フラッシュメモリセルを消去させるためには、前記コントロールゲートに負バイアス電圧を印加し、前記Pウェルに正バイアス電圧を印加し、前記Nウェル及び接合領域をフローティングさせ、FNトンネリングによって前記フローティングゲートに注入された電子が放電されるようにする。そして、前記Pウェル、コントロールゲート、接合領域及びNウェルに順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、ホット正孔とホット電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【0031】
前記Nウェルには1×10 18 /cm3〜1×10 19 /cm3濃度のドーパントが注入され、前記Pウェルには1×10 16 /cm3〜1×10 18 /cm3濃度のドーパントが注入される。
【0032】
また、前記Pウェルには5〜12Vの正バイアス電圧が印加される。この場合、前記トンネル酸化膜を100〜200Åの厚さに形成することができる。
【0033】
以下、このように行われる本発明の動作原理を添付図に基づいて詳細に説明する。
【0034】
本発明の実施例によれば、消去動作時、コントロールゲートには負バイアス電圧(−V)を、Pウェルには正バイアス電圧(+V)を印加し、ソース及びドレインはフローティングさせる。この際、PウェルとN型の不純物イオンの注入されたソース及びドレイン間にはPN接合ダイオードが形成されるので、ソース及びドレインとPウェル間の境界地域には自由電子(Free Electron)と自由正孔(Free Hole)が対立し、運動性のない電荷のみがその領域に残留して空乏領域を形成する。Pウェルとソース及びドレインに形成された空乏領域の幅は次の数式2と数式3のように計算される。
【0035】
【数2】
【0036】
【数3】
【0037】
前記数式2及び数式3において、Viはビルトイン電位(Built-in potential)を示す。従って、空乏領域の幅Wは次の数式4のように定義される。また、前記空乏領域が一般的な並列プレートキャパシタ(Parallel Plate Capacitor)の誘電体の役割を果たすキャパシタを形成するので、接合キャパシタンスCjは式5のように定義される。
【0038】
【数4】
【0039】
【数5】
【0040】
本発明はこのように定義される接合キャパシタンスを用いる。図5に示すように、消去動作のためのバイアス電圧が供給される前に、ソース及びドレインには0Vのバイアス電圧が印加される。従って、ソース及びドレインの電位は特定のバイアス電圧が印加されないフローティング状態で接地電位0Vを維持する。このような状態でPウェルに正バイアス電圧(+V)が印加されると、0Vの電位を維持するソース及びドレインとポジティブ電位を維持するPウェル間には順方向PN接合ダイオードが形成される。よって、Pウェルの多数キャリアである正孔がN型のソース及びドレインに移動してソース及びドレインの電位はポジティブ方向に増加する、この際、前記ソース及びドレインの電位は平衡状態PN接合のビルトイン電位分だけ差異を置いて増加する。
【0041】
順方向PN接合ダイオード条件においてビルトイン電位は約0.7V程度なので、ソース及びドレインはPウェルに印加されるバイアス電圧−0.7V程度の電位を維持する。例えば、Pウェルに印加されるバイアス電圧が9Vの場合、フローティング状態のソース及びドレインは8.3Vの電位を維持する。
【0042】
フラッシュメモリ素子の場合、消去動作が行われた後消去確認動作(Erase Verify)が行われる。このために、Pウェルに0Vを印加すると、Pウェルの電位は非常に短時間内に0Vに減少する。しかし、正バイアス電圧(+V)が印加されたソース及びドレインの電位は逆方向PN接合ダイオード条件となるので、電荷格納接合キャパシタによって瞬間的に放電されず、図6に示すように、漸進的に放電される。従って、ソース及びドレインに0Vの電圧が印加される前まではソース及びドレインと0Vの電位を有するPウェルとの間には電位差による電場が形成される。
【0043】
図6において、線W1及び線W2はトリプル構造のウェルを有するメモリセルの接合領域をフローティングさせ、Pウェルにバイアスを印加した状態で電位変化を測定したものである。線W1はPウェルの電位変化、線W2は接合領域の電位変化をそれぞれ示す。
【0044】
もし、Pウェルの電位が0Vでない状態で、ソース及びドレインに0Vの電圧が印加されると、順方向バイアス条件となるので、瞬間的に大きい電流が流れてソース及びドレインが回復不能な被害を受ける。従って、Pウェルとソース及びドレインがこの順番で順次0Vの電位となるようにして、接合領域とウェル間に前記のように大きい電場が形成されるようにする。
【0045】
メモリセルの大きさが減少するほど、パンチスルー現象が発生するため、これを防止するためにウェルのドーパント濃度を増加させる。即ち、Naが大きくなるにつれて空乏領域の幅が減少して接合キャパシタンスがさらに増加すると共に、電場も大きくなる。ここで、図5に示すように、負バイアス電圧(−V)が印加されるコントロールゲートがPウェルより遅く放電されるようにすることで、ソース及びドレインとコントロールゲートとの間に垂直に電場が形成される。そして、形成された電場はソース及びドレインとPウェルとの間に形成された側面電場とともに、コーナー(corner)電場を形成して接合アバランシェブレークダウンまたはバンド対バンドトンネリングによって数多くのホット正孔とホット電子が生成されるようにする。このように生成されたホット正孔はトンネル酸化膜の障壁電位4.3eVを越えることもあるため、垂直に形成された電場によって方向が変わってフローティングゲートに注入され、既に注入された電子との再結合による電位の相殺によって電子が除去される。このような電子の放電によって消去が行われる。即ち、図7a及び図7bに示すように、FNトンネリングによってフローティングゲートから電子が放電される状態で注入される正孔と電子との再結合がなされて消去動作が促進される(図8参照)。
【0046】
図8において、線A1は従来の消去方法を用いた場合、消去時間の変化によるメモリセルのしきい値電圧変化を示し、線A2は本発明の消去方法を用いた場合、消去時間の変化によるメモリセルのしきい値電圧変化を示す。
【0047】
図9はソース及びドレインに5V以上のバイアス電圧が印加される場合、ホット正孔の注入が発生することを示す。また、図10はウェルに印加されたバイアス電圧が高いほど、ソース及びドレインの電位も高くなり、これによりホット正孔の生成比も増加して消去動作の速度が増加することを示す。
【0048】
図9において、線B1及びB2はバイアス電圧が印加された接合領域と0V電位のPウェル間の電位差によって発生したホット正孔によるコントロールゲートを介した電流を示すが、線B1は基板を介した電流の流れを、線B2はコントロールゲートを介した電流の流れをそれぞれ示す。
【0049】
図10において、線V1〜線V4はウェルに印加されるバイアス電圧が6V、6.5V、7V及び8Vの場合、消去時間の変化によるメモリセルのしきい値電圧の変化を示す。
【0050】
本発明はソース及びドレインをフローティングさせることにより、純水接合キャパシタンスが生成されるようにすることで、外部から電流の流れが発生しないため、電力の消耗が発生しない。また、本発明はホット正孔注入方式を利用し、垂直に形成された電場に方向性のみを与えるため、その値が大きい必要はない。従って、トンネル酸化膜と誘電体膜の厚さ減少を回避してデータ保存特性を向上させる。即ち、本発明は電力の消耗を最小化させ、フローティングゲートの上下部の誘電物質であるトンネル酸化膜と誘電体膜の厚さを増加させ、消去動作の速度を効果的に増加させる。
【0051】
また、本発明の他の実施例として、消去動作時、Pウェルには正バイアス電圧(+V)を印加し、P型の半導体基板から前記Pウェルを分離させるために形成されたNウェルをフローティングさせる。そうすると、このようにPウェルとNウェルとの間に順方向PN接合ダイオードが形成されて前記Nウェルがポジティブ電位に変わる。そして、前記Pウェルに0Vの電圧を印加すると、ソース及びドレインのみならず、前記NウェルとPウェルとの間に電場が形成されてホット正孔が生成される。従って、接合キャパシタンスによって生成されたホット正孔とウェルキャパシタンスによって生成されたホット正孔が加えられることにより、フローティングゲートに注入されるホット正孔の量が増加し、これにより消去速度がさらに増加する。図11から分かるように、小さい接合電位条件においてもコントロールゲートを介した漏洩電流の流れが発生する。
【0052】
図11において、線S1及びS2はトリプル構造のウェルを有するフラッシュメモリセルのNウェルと接合領域をフローティングさせた状態でコントロールゲートを介した漏洩電流を測定したもので、線S3及びS4は接合領域のみをフローティングさせた状態でコントロールゲートを介した漏洩電流を測定したものである。
【0053】
【発明の効果】
上述したように、本発明は消去過程で発生する寄生接合キャパシタを活用して追加的な電流の流れが発生しない状態で、ホット正孔が生成されるようにし、生成されたホット正孔がフローティングゲートに注入されるようにして、メモリセルの消去速度を向上させる。従って、このようにメモリセルの消去速度が増加するにつれてトンネル酸化膜の厚さ増加が可能になり、これによりトンネル酸化膜に捕獲された電荷によって形成される自体電場が減少してデータの損失率が減少する。そして、トンネル酸化膜に捕獲された電荷によって発生する物理的被害に対する免疫性が増加し、自体電場の緩和によって繰り返し行われるプログラム及び消去動作によって発生するトンネル酸化膜のブレークダウンが防止される。
【0054】
なお、本発明によれば、誘電体膜の厚さ増加も可能となるため、フローティングゲートとコントロールゲート間のキャパシタンスも減少させることができる。従って、帯電した電子の濃度差異によって発生するデータの損失も防止されて、素子のデータ保存能力を向上させることができる。
【図面の簡単な説明】
【図1】一般的なフラッシュメモリセルを説明するための構造図である。
【図2】チャネル消去動作を説明するための概念図である。
【図3】フラッシュメモリセルのカップリングキャパシタンスを説明するための概念図である。
【図4】フローティングゲートに注入された電子の放電経路を示す概念図である。
【図5】本発明に係るフラッシュメモリセルの消去動作のためのバイアス電圧条件を示す波形図である。
【図6】バイアス電圧の供給による接合領域とPウェルの電位変化を示すグラフである。
【図7】図7(a)及び(b)はバイアス電圧の変化によるキャリアの移動経路を示す概念図である。
【図8】本発明によって改善されたフラッシュメモリセルの消去速度を説明するためのグラフである。
【図9】接合領域に印加されるバイアス電圧の変化による基板とコントロールゲートの電流変化を示すグラフである。
【図10】ウェルに印加されるバイアス電圧の変化による消去速度の変化を示すグラフである。
【図11】バイアス電圧条件の変化による漏洩電流の変化を示すグラフである。
【符号の説明】
1 半導体基板
2 トンネル酸化膜
3 フローティングゲート
4 誘電体膜
5 コントロールゲート
6 ソース
7 ドレイン(接合領域)
Claims (14)
- P型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたN型の接合領域とを備え、
前記フローティングゲートにホット電子が注入されることによりプログラムされ、
前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記P型のウェルに正バイアス電圧を印加し、前記N型の接合領域をフローティングさせ、前記フローティングゲートに注入された電子が放電されるようにする第1段階と、
前記第1段階以後に、前記P型のウェル、コントロールゲート及びN型の接合領域の順に接地電圧を印加する段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。 - 前記N型の接合領域のドーパント濃度が1×1020 /cm3以上であり、前記P型のウェルのドーパント濃度が1×1016 /cm3乃至1×1018 /cm3であることを特徴とする請求項1記載のフラッシュメモリセルの消去方法。
- 前記P型のウェルに印加された正バイアス電圧が5〜12Vであることを特徴とする請求項1記載のフラッシュメモリセルの消去方法。
- 前記トンネル酸化膜の厚さは、60〜150Åであることを特徴とする請求項1記載のフラッシュメモリセルの消去方法。
- P型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたN型の接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記P型のウェル及びN型の接合領域には正バイアス電圧を印加し、前記フローティングゲートに注入された電子が放電されるようにする第1段階と、
前記第1段階以後に、前記コントロールゲートに接地電圧を印加した後、前記P型のウェルとN型の接合領域を同時にフローティングさせる第2段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。 - 前記第2段階以後に、消去されていないメモリセルの一つのN型の接合領域をフローティングさせた後、前記P型のウェル、コントロールゲート及びN型の接合領域の順に接地電圧を印加する第3段階をさらに含んでなることを特徴とする請求項5記載のフラッシュメモリセルの消去方法。
- 前記一つのN型の接合領域がドレインであることを特徴とする請求項6記載のフラッシュメモリセルの消去方法。
- Nウェル内にPウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成された接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、半導体基板間の電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記Pウェルに正バイアス電圧を印加し、前記Nウェル及び接合領域をフローティングさせて、前記フローティングゲートに注入された電子が放電されるようにする第1段階と、
前記第1段階以後に、前記Pウェル、コントロールゲートに接地電圧を印加した後、前記接合領域及びNウェルに順次接地電圧を印加する第2段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。 - 前記Nウェルのドーパント濃度が1×1018/cm3〜1×1019 /cm3 であり、前記Pウェルのドーパント濃度が1×1016/cm3〜1×1018/cm3であることを特徴とする請求項8記載のフラッシュメモリセルの消去方法。
- 前記Pウェルに印加された正バイアス電圧が5〜12Vであることを特徴とする請求項8記載のフラッシュメモリセルの消去方法。
- 前記トンネル酸化膜の厚さは、100〜200Åであることを特徴とする請求項8記載のフラッシュメモリセルの消去方法。
- N型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたP型の接合領域とを備え、
前記フローティングゲートにホット電子が注入されることによりプログラムされ、
前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるFNトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに正バイアス電圧を印加し、前記N型のウェルに負バイアス電圧を印加し、前記P型の接合領域をフローティングさせて前記フローティングゲートに注入された電子が放電されるようにする第1段階と、
前記第1段階以後に、前記N型のウェル、コントロールゲート及びP型の接合領域に接地電圧を印加する第2段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。 - 前記P型の接合領域のドーパント濃度が1×1020 /cm3以上であり、前記N型のウェルのドーパント濃度が1×1016/cm3〜1×1018/cm3であることを特徴とする請求項12記載のフラッシュメモリセルの消去方法。
- 前記N型のウェルに印加された負バイアス電圧が−5〜−12Vであることを特徴とする請求項13記載のフラッシュメモリセルの消去方法。
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