KR20000032294A

KR20000032294A - 노어형 플래시 메모리 장치

Info

Publication number: KR20000032294A
Application number: KR1019980048715A
Authority: KR
Inventors: 황성돈
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-11-13
Filing date: 1998-11-13
Publication date: 2000-06-15

Abstract

여기에 개시되는 플래시 메모리 장치는 P형 반도체 기판에 형성된 N-웰 영역과, 상기 N-웰 영역 내에 형성되며, 복수 개의 불 휘발성 메모리 셀들이 형성되는 포켓 P-웰 영역을 포함한다. 상기 플래시 메모리 셀들의 소거 동작이 수행되는 동안에 상기 N-웰 영역과 상기 포켓 P-웰 영역은 동일한 전압에 의해서 바이어스된다.

Description

노어형 플래시 메모리 장치(NOR TYPE FLASH MEMORY DEVICE)

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 소거 동작 동안에 생기는 P-웰들과 N-웰 사이의 바이폴라 동작을 방지할 수 있는 노어형 플래시 메모리 장치에 관한 것이다.

도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와 같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N⁺불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (5)을 사이에 두고 형성된 부유 게이트 (floating gate) (6)와, 상기 부유 게이트 (6) 상에 절연막 (예를 들면, ONO막) (7)을 사이에 두고 제어 게이트 (control gate) (8)가 형성되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 부유 게이트 (6)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지 시키고, 상기 제어 게이트 (8)에 높은 고전압 (예를 들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를 들면, 6V∼9V)을 인가함으로써 이루어진다. 이러한 전압인가조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 부유 게이트 (6)에 충분히 축적되면, 상기 부유 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

독출 동작의 전압인가조건에 따르면, 플래시 메모리 셀의 상기 드레인 영역 (4)에는 양의 전압 (예를 들면, 1V-2V)이 인가되고, 그것의 제어 게이트 (8)에는 소정 전압 (예를 들면, 전원 전압)이 인가되고, 그리고 그것의 소오스 영역 (3)에는 0V가 인가된다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)으로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (OFF)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

노어형 플래시 메모리 장치에 있어서, 모든 메모리 셀들 (벌크 소거)은 동시에 소거된다. 이는 각각의 소오스 영역이 모두 공통 소오스 라인 (common source line, CSL)에 연결되어 있기 때문이다. 이를 구체적으로 설명하면 다음과 같다. 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 제어 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 이때, 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태가 된다. 상기와 같은 소거 방법에 의해 제어 게이트 (8)와 소오스 영역 (3) 영역 사이에는 강한 전계가 형성되고, 그 결과 F-N 터널링이 발생하여 부유 게이트 (6) 내의 음의 전하가 소오스 영역 (3)으로 방출된다. 통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 부유 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 부유 게이트 (6)로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

하지만, 상기한 소거 방법은 여러 가지의 문제점들을 가지고 있다. 통상적인 소거 기술의 첫 번째 문제점으로서, 프로그램, 독출 및 소거 동작이 수행되는 동안 다양한 전압들 (예를 들면, +6V-+9V, +5V 그리고 +12V 등)이 소오스 및 드레인 영역들 (3) 및 (4)에 인가되어야 하기 때문에, 플래시 메모리 셀이 내장된 반도체 장치를 동작시키기 위해서는 두 가지 이상의 전압들이 필요하다는 점이다. 플래시 메모리를 사용하는 사용자들은 반도체 장치가 오직 한 개의 전압 (예를 들면, 전원 전압)만으로 동작되기를 원한다. 이러한 요구에도 불구하고, 플래시 메모리 셀들을 소거하기 위해서는 소오스 영역 (3)에 +12V의 고전압이 인가되는 데, 소오스 영역 (3)에서 벌크 영역 (2)으로 메모리 셀 당 약 수십 nA 이상의 누설 전류가 소모된다. 다수의 메모리 셀들 (예를 들면, 512Kb 이상)을 소거하게 되면, 상당한 누설 전류, 예를 들면, 약 20-30nA,가 소모되게 된다. 이러한 누설 전류는 메모리 칩 내부의 챠지 펌프 회로를 사용하여 공급하기에는 구현상의 어려움이 있다. 그러므로, 소거 동작 동안에 소오스 영역에 인가되는 +12V의 고전압은 외부로부터 직접 인가되어야 하는 것이 하나의 문제점이다.

통상적인 소거 기술의 다른 문제점은 소오스 영역과 벌크 영역 사이에 +12V의 역방향 고전압이 인가된다는 것이다. P-N 접합의 역방향 고전압에 의한 브레이크 다운을 보호하기 위한 기술이 "SINGLE TRANSISTOR ELECTRICALLY PROGRAMMABLE MEMORY DEVICE AND METHOD"라는 제목으로 미국 특허 번호 4,698,787에 게재되어 있다. 상기 '787 특허에 게재된 더블-디퓨즈드 구조 (double-diffused structure)는 싱글-디퓨즈 구조에 비해 보다 많은 면적을 요구하며, 이는 메모리 셀의 사이즈 감소의 장애 요인이 된다. 그러므로, 플래시 메모리 장치의 고집적화에 어려움이 있다.

또 다른 문제점은 높은 고전압이 인가되는 소오스 영역에서 높은 에너지의 홀 (즉, "핫 홀(hot hole)"은 소위 "에버런치 효과(avalanche effect)" 또는 "밴드-밴드 도전(band-to-band conduction)" 메커니즘에 의해서 발생된다)이 발생하고, 그렇게 발생된 홀은 부유 게이트 아래의 절연막 (5)에 포획된다는 점이다. 이러한 핫 홀 발생 현상은 1988년 11월에 chi chang에 의해서 IEEE Electron Device Letters에 발표된 "DRAINHOLES AVALANCHE AND HOLE-TRAPPING INDUCED GATE LEAKAGE IN THIN-OXIDE MOS DEVICES"에 기술되어 있다. 부유 게이트 아래의 얇은 절연막에 포획된 홀 (또는, 정공)은 일련의 프로그램, 독출 및 소거 동작에 의해 부유 게이트 (6)로 이동하여 부유 게이트 (6)에 축적된 음의 전하를 중성화시켜 원치 않게 메모리 셀의 드레솔드 전압이 음의 방향으로 이동하게 하는 간섭 (게이트 디스터브 (gate disturb) 현상 또는 전하 손실 현상이라 칭함)이 일어난다. 특정 메모리 셀에서 상기의 핫 홀이 얇은 절연막 (5)에 포획되게 되면, 복수 개의 메모리 셀들을 동시에 소거하는 경우 불 균일한 소거 효과가 초래된다. 또한, 상기 정공은 부유 게이트 (6) 내의 음의 전하를 중성화시킴으로써 부유 게이트 (6)의 전하 보유 시간 (charge retention time)이 감소된다. 또한 절연막에 포획된 정공을 가지고 있는 메모리 셀은 인접 메모리 셀의 프로그램 동작시 절연막에 정공이 포획되지 않은 메모리 셀에 비해 쉽게 간섭을 받게 된다. 앞서 설명된 바에 따르면, 부유 게이트 (6)와 벌크 영역 (2) 사이의 절연막 (5)에 포획된 정공은 소거된 메모리 셀의 프로그램 특성과 부유 게이트 (6) 내의 전하 보유 특성이 열화 되게 한다.

앞서 설명된 그러한 소거 방법의 문제점을 개선하기 위해서 어드밴스드 마이크로 디바이스 (Advanced Micro Devices, AMD)사에 의해서 음의 전압을 이용한 소거 기술이 1991년 12월 31일 공고된 "FLASH EEPROM ARRAY WITH NEGATIVE GATE VOLTAGE ERASE OPERATION"이라는 제목으로 미국 특허 번호 5,077,691에 게재되어 있다. 본 발명의 전반적인 이해를 돕기 위해 음의 전압에 의한 소거 기술이 이하 개략적으로 설명된다.

음의 전압을 이용한 소거 동작에 따른 바이어스 조건이 표 1에 도시되어 있다.

[표 1]

	제어 게이트	소오스 영역	드레인 영역	벌크
전압	-12~-17V	0.5-5V	Floating	0V

임의의 선택된 메모리 셀을 소거하기 위해서는, 각 메모리 셀 트랜지스터의 제어 게이트 (8)에 높은 음의 전압, 예를 들면, -12 내지 -17V,이 인가되고, 소오스 영역 (3)에 낮은 양의 전압, 예를 들면, 0.5V 내지 5V,가 인가되고, 벌크 영역 (2)에 0V의 접지 전압이 인가되며, 드레인 영역 (4)은 고 임피던스 상태가 된다. 이러한 바이어스 조건에 따르면, 선택된 메모리 셀의 제어 게이트 (8)와 소오스 영역 (3) 사이에 강한 전계가 형성되어 F-N 터널링에 의해서 음의 전하가 소오스 영역 (3)으로 방출된다. 또한, 소오스 영역 (3)과 벌크 영역 (2) 사이에는, 양의 5V 이하의 역방향 전압만이 인가되게 되어 소오스 영역 (3)에서 벌크 영역으로의 누설 전류가 약화된다. 소오스 영역 (3)과 벌크 영역 (2) 사이의 낮은 역방향 전압은 외부로부터 인가되는 전원 전압과 동일하거나 그 보다 낮은 전압이 되어 전원 전압과 동일 전압에 의해 소거 동작이 가능해 진다. 게다가, 통상적인 소거 동작 시에는 소오스 영역 (3)과 벌크 영역 (2) 사이의 높은 전압차, 예를 들면, 12V,로 인해 소오스 영역 (3)이 더블-디퓨즈드 구조로 되어 있으나, 감소된 소오스 영역 (3)과 벌크 영역 (2) 사이의 낮은 전압차는 소오스 영역 (3)이 싱글-디퓨즈드 구조가 가능하게 함으로써, 메모리 셀의 사이즈를 축소시켜 고집적 어레이 구성이 가능케 할 수 있다. 또한, 감소된 소오스 영역 (3)과 벌크 영역 (2) 사이의 전압은 "에버런치 효과 메커니즘"(avalanche effect mechanism)에 의한 핫 홀의 발생을 감소시키게 되어 플래시 메모리의 신뢰성을 크게 개선시킬 수 있는 장점이 있다. 게다가, 제어 게이트 (8)에는 프로그램 동작 동안 +12V, 소거 동작 동안 -12V 정도의 전압이 요구되는 데, 이의 전압은 많은 전류 소모가 발생되지 않음으로 적은 용량을 가진 챠지 펌프에 의해서도 구현 가능하다.

이러한 방법으로 소거하기 위해서는, 음의 전압을 발생하기 위한 네거티브 챠지 펌프를 만들기 위해 주변 영역에 더블 웰 구조를 형성해야 한다. 그리고, 셀 영역 (301)에 형성되는 메모리 셀 트랜지스터들이 포켓 P-웰 (303) 내에 형성되는 구조를 가져야 한다. 앞서 설명된 구조가 도 2에 도시되어 있다. 이는 1994년 SYMPOSIUM TECHNOLOGY DIGEST OF TECHNICAL PAPERS의 P53-54에 "HIGH SPEED SUB-HALFMICRON FLASH MEMORY TECHNOLOGY WITH SIMPLE STACKED GATE STRUCTURE CELL"이라는 제목으로 게재되어 있다.

하지만, 전술한 음의 전압을 이용한 소오스 영역으로의 소거 방법은 일측 방향의 접합 영역인 소오스 영역을 통해 수행되기 때문에, 밴드-밴드 도전 전류로 인해서 터널 산화막의 열화를 완전히 해결하기 어렵다. 게다가, 메모리 셀 트랜지스터의 사이즈 축소는 동작 특성의 보장 조건에 영향을 받아 한계에 부닥치고, 주변 영역 (302)에 포켓 P-웰 (305)을 형성할 때 상기 P-웰 (305)을 감싸는 N-웰들 (304) 및 (305) 사이의 절연 특성의 저하 요인이 될 수 있다.

따라서 본 발명의 목적은 소거 동작 동안에 생기는 P-웰들과 N-웰 사이의 바이폴라 동작을 방지할 수 있는 노어형 플래시 메모리 장치를 제공하는 것이다.

도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 종래 기술에 따른 노어형 플래시 메모리 장치의 구조를 보여주는 단면도; 그리고

도 3은 본 발명에 따른 노어형 플래시 메모리 장치의 구조를 보여주는 단면도이다.

*도면의 주요 부분에 대한 부호 설명

2, 306, 406 : 반도체 기판 3, 307, 407 : 소오스 영역

4, 308, 408 : 드레인 영역 5, 7 : 절연막

6 : 부유 게이트 8, 309, 409 : 제어 게이트

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 플래시 메모리 장치는 P형 반도체 기판에 형성된 N-웰 영역과; 상기 N-웰 영역 내에 형성되며, 복수 개의 불 휘발성 메모리 셀들이 형성되는 포켓 P-웰 영역을 포함한다. 상기 플래시 메모리 셀들의 소거 동작이 수행되는 동안에 상기 N-웰 영역과 상기 포켓 P-웰 영역은 동일한 전압에 의해서 바이어스된다.

이 실시예에 있어서, 상기 불 휘발성 메모리 셀들 각각은, 소오스, 드레인, 부유 게이트 및 제어 게이트를 가지는 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 각 트랜지스터의 제어 게이트는 소거 동작 동안 약 -10V의 음의 전압을 공급받고 그것의 소오스 및 드레인은 고 임피던스 상태로 유지된다.

이 실시예에 있어서, 상기 제 1 및 제 2 웰 영역들은 상기 소거 동작 동안에 약 5V의 전압에 의해서 각각 바이어스된다.

(작용)

이와 같은 장치에 의해서, 소거 동작 동안에 P-웰들과 N-웰 사이의 바이폴라 동작이 방지될 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면들에 의거하여 상세히 설명한다.

도 3에는, 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 장치의 구조를 보여주는 단면도가 도시되어 있다.

도 3에 도시된 바와 같이, 셀 영역 (401)에는, N-웰 (404)이 P형 반도체 기판 (406) 내에 형성되어 있다. 상기 N-웰 (404)에는, 메모리 셀들 (MC)이 형성될 포켓 P-웰 (403)이 형성되어 있다. 상기 포켓 P-웰 (403)에는, N형의 소오스 및 드레인 영역들 (407) 및 (408)이 채널 영역을 사이에 두고 형성된다. P형 채널 영역 상에는, 100Å 이하의 얇은 절연막에 의해 절연된 부유 게이트 가 형성되고, 다른 절연막에 의해서 절연된 제어 게이트 (409)가 상기 부유 게이트 상에 형성된다.

통상적인 노어형 플래시 메모리 장치의 프로그램 동작에 따르면, 드레인 영역 (408)과 인접한 채널 영역에서 부유 게이트로의 핫 일렉트론 인젝션이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 그러한 인젝션 방법에 따르면, 소오스 영역 (407)과 기판 영역 (403)을 접지하고, 제어 게이트 (409)에 높은 고전압, 예를 들면, +12V,가 인가되고, 드레인 영역 (408)에 핫 일렉트론을 발생시키기에 적당한 양의 전압, 예를 들면, 6 내지 9V,가 인가됨으로써 메모리 셀이 프로그램된다. 상기 메모리 셀이 프로그램되면, 그것의 드레솔드 전압이 높아지며 독출 동작 동안 제어 게이트에 독출 전압이 인가되더라도 드레인 영역 (408)에서 소오스 영역 (407)으로 전류가 주입되는 것이 방지된다. 이때, 상기 메모리 셀은 오프 되었다고 한다. 이러한 노어형 플래시 메모리 장치의 프로그램된 메모리 셀이 벌크 영역에서 제어 게이트로의 F-N 터널링이 발생되도록 하여 소거되기 위해서는 다음과 같은 방법으로 바이어스가 인가되어야 한다.

약 5V의 전압이 벌크 영역 (403)에 인가되고, -10V의 음의 고전압이 제어 게이트 (409)에 인가됨으로써 또는 약 15V의 전압이 벌크 영역 (403)에 인가되고, 0V의 전압이 제어 게이트 (409)에 인가됨으로써 메모리 셀이 소거된다. 이때, 벌크 영역 (403)에 전압을 인가하기 위해서는, 메모리 셀들이 존재하는 포켓 P-웰 (403) 내에 P⁺영역을 형성하여 그것을 통해서 양의 전압이 포켓 P-웰 (403)에 인가된다. 이때, P-웰과 P-웰을 감싸고 있는 N-웰 사이에 바이폴라 동작이 일어나게 된다. 그렇게 생기는 바이폴라 동작을 방지하는 것이 본 발명에 속한다.

그러한 바이폴라 동작을 방지하기 위한 바이어스 조건이 표 2에 도시되어 있다.

[표 2]

	제어 게이트	소오스	드레인	P-웰(403)	N-웰 (404)
전압	-10V	Floating	Floating	5V	5V

전술한 바이어스 조건에 따라 본 발명의 소거 동작이 설명된다.

먼저, 소오스 영역 (404)과 드레인 영역 (408)은 고 임피던스 상태로 유지되고, 제어 게이트 (409)에는 -10V의 음의 고전압이 인가된다. 그리고, 포켓 P-웰 (403)에는, 그것 내에 형성된 P⁺영역을 통해서 5V의 전압 (VB1)이 인가됨과 동시에 상기 포켓 P-웰 (403)을 감싸고 있는 N-웰 (404)에는, 그것 내에 형성된 N+ 영역을 통해서 5V의 전압 (VB2)이 인가된다. 이러한 바이어스 상태 하에서, 제어 게이트 (409)와 벌크 영역 (403) 사이에는 강한 전계가 형성되고 F-N 터널링이 발생하며, 그 결과 부유 게이트 내의 음의 전하가 벌크 영역 (403)으로 방출된다. 이러한 바이어스 조건에 따라, P-웰들 (403) 및 (405) 그리고 N-웰 (404) 사이의 바이폴라 동작이 방지될 수 있다.

상기한 바와 같이, 소거 동작 동안에 포켓 P-웰 (403)과 상기 포켓 P-웰 (403)을 감싸고 있는 N-웰 (404)에 각각 동일한 전압, 예를 들면, 5V,을 인가함으로써 P-웰들 (403) 및 (405) 그리고 N-웰 (404) 사이의 바이폴라 동작이 방지될 수 있다.

Claims

제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역과;

상기 제 1 웰 영역 내에 형성되며, 복수 개의 불 휘발성 메모리 셀들이 형성되는 상기 제 1 도전형의 제 2 웰 영역을 포함하며,

상기 플래시 메모리 셀들의 소거 동작이 수행되는 동안에 상기 제 1 웰 영역과 상기 제 2 웰 영역은 동일한 전압에 의해서 바이어스되는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 불 휘발성 메모리 셀들 각각은, 소오스, 드레인, 부유 게이트 및 제어 게이트를 가지는 트랜지스터로 구성되는 불 휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 각 트랜지스터의 제어 게이트는 소거 동작 동안 약 -10V의 음의 전압을 공급받고 그것의 소오스 및 드레인은 고 임피던스 상태로 유지되는 불 휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 웰 영역들은 상기 소거 동작 동안에 약 5V의 전압에 의해서 각각 바이어스되는 불 휘발성 반도체 메모리 장치.