KR100219331B1 - 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 - Google Patents

비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 Download PDF

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가네꼬 히사시
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Abstract

본 발명에 따른 비휘발성 메모리 셀은 소스 및 드레인과 각각 접촉하는 채널 영역내에 제공되는 한 쌍의 영역을 포함하여 대칭 구조를 제공한다. 상기 소스와 상기 영역간에 애벌런치 파괴가 발생하여 핫 캐리어가 부동 게이트 내로 주입되도록 고 전압을 소스에 인가함으로써 데이타 소거가 수행되고, 소거후의 메모리 셀 임계 전압은 초기 상태에 관계없이 일정값으로 수렴하는 한편, 수렴된 값은 적당한 전압을 제어 게이트에 인가함으로써 소정의 전압으로 조정될 수 있다. 소거 시퀀스가 단순하게 되고 소거 시간이 짧아지도록 하는데 모든 비트 소거 및 하나의 검증으로 구성되는 소거 시퀀스면 충분하다.

Description

비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산 방법
제1a도는 본 발명의 제1 실시예에 따른 플래쉬 EEPROM의 단면도.
제1b도는 제1a도에 도시된 셀에 대한 데이타 소거 동작에 대한 설명도.
제2도는 본 발명에 따른 플래쉬 EEPROM에 대한 소거 특성에 대한 설명도.
제3a 및 3b도는 분압 인버터를 보여주는 회로 다이어그램.
제4a 및 4b도는 제3a 및 3b도에 도시된 분압 인버터를 보여주는 단면도.
제5a 내지 5j도는 제1 실시예에 따른 비휘발성 반도체 디바이스를 생산하기 위한 방법의 각 스텝을 보여주는 단면도.
제6도는 본 발명의 제2 실시예에 따른 비휘발성 반도체 디바이스를 보여주는 단면도
제7도는 종래의 플래쉬 EEPROM을 보여주는 단면도.
제8a도는 플래쉬 EEPROM 셀에 대한 종래의 기입 방법을 보여주는 설명도.
제8b도는 플래쉬 EEPROM 셀에 대한 종래의 소거 방법을 보여주는 설명도.
제9도는 플래쉬 EEPROM 셀 어레이의 회로 배열을 보여주는 블록 다이어그램.
제10도는 종래의 플래쉬 EEPROM 셀에 대한 소거 특성을 보여주는 설명도.
제11도는 종래의 EEPROM 셀에 대한 소거 특성을 보여주는 설명도.
제12도는 또다른 종래의 EEPROM 셀에 대한 단면도.
제13도는 또 다른 종래의 소거 방법에 의한 EEPROM의 소거 특성을 보여주는 설명도.
* 도면의 주요 부분에 대한 부호의 섬명
1 : p형 반도체 기판 2 : 드레인
3 : 소스 4 : 제1 게이트 절연층
5 : 부동 게이트 6 : 제2 게이트 절연층
7 : 제어 게이트
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 특히, 다수의 메모리셀에 저장된 데이타가 전기적으로 동시에 소거될 수 있는 플래쉬 EEPROM에 관한 것이다.
플래쉬 EEPROM(전기적으로 소거가능하며 전기적으로 프로그램가능한 판독전용 메모리)의 전형적인 종래의 예로서는, 단위 메모리 셀 구조가 일본국 특허 공개 공보 소 61-127179(1986)의 제3b도에 도시되어 있는 반면, 단위 메모리 셀의 동작은 예로 Gautum Verma Neal Mielke에 의한 RELIABILITY PERFORMANCES OF ETOX BASED FLASH MEMORIES,1988 IEEE/IRPS, 페이지 158 내지 166에 기술되어 있다.
메모리 셀로 구성된 메모리 어레이에서 데이타를 프로그램하고 소거하는 방법은 예를 들어 VIRGIL NINES KYNETT 등에 의한 ''An In-System Reprogrammable 32K x 8 CMOS Flash Memo다/ Joun]a1 of Solid State Circuit, 1988, Vo1.1,23 No.5, 페이지 1157 내지 1163에 기술되어 있다. 이들 종래의 기술은 제7 및 8도를 참조하여 설명된다.
제7도는 단위 메모리 셀의 단면도이다. 이 메모리 셀은 p형 반도체 기판(501)의 표면상에 n- 확산층에 의해 형성된 드레인 확산층(502)과, n- 확산층(503-2)에 의해 싸여있는 n+ 확산층(503-1)의 이중 구조를 갖고 있는 소스 확산층(503)과, 소스와 드레인간의 채널 영역을 덮고 있는 터널 절연층(504)에 제공된 부동 게이트(505)와, 절연층(506)이 상부에 개입되어 있는 제어 게이트(507)로 구성된다.
제8도를 참조하여, 메모리 셀의 동작을 설명한다. 데이타를 기입 또는 프로그램하기 위하여 소스와 기판은 접지되어 있고 고전압 Vg 및 VD(Vg VD)는 드레인 근처의 층격 이온화에 의해 발생된 전자들을 부동 게이트에 주입시키기 위하여 제어 게이트 및 드레인에 각각 인가된다(제8a도에 도시되어 있음).
데이타를 소거하기 위해서, 제어 게이트와 기판은 접지되어 있고 드레인은 개방 상태로 유지된다. 한편,(양) 고전압 Vpp는 소스에 인가된다(제8b도에 도시되어 있다). 결과적으로, 전자들은 터널링 효과에 의해서 부동 게이트에서 소스로 운반될 수 있다. 터널 방출을 생성하기에 층분한 전압이 소스에 인가될지라도 소스와 기판간에 애벌런치 파괴가 발생되지 않도록 하기 위하여 소스내에 n- 확산층(503-2)이 제공된다.
실제의 메모리 디바이스에서, 그러한 다수의 메모리 셀은 제9도에 도시된 바와 같이 메모리 셀 어레이를 제공하도록 매트릭스 형태로 배열된다. 이러한 메모리 디바이스에서, 동일한 행들의 메모리 셀의 제어 게이트들은 복수의 워드 라인(508) 중 연관된 하나의 워드 라인에 공통으로 연결되고, 동일한 열의 메모리 셀의 드레인들은 복수의 비트 라인(509)중 연관된 하나의 비트 라인에 공통으로 접속되고, 동일한 열의 메모리 셀의 소스들은 복수의 소스 라인(510)중 연관된 하나의 소스 라인에 공통으로 연결된다. 워드 라인(508)과 비트 라인(509)은 행 디코더(511)와 열 디코더(512)에 각각 접속된다. 소스 라인(510)들은 회로 모드로 공통으로 접속되고, 메모리 셀의 판독 및 기입동안에는 접지가 그리고 메모리 셀의 소거동안에는 발생기(514)로부터의 소거 전압이 선택기 스위치(513)를 통해서 제공된다.
메모리 셀 어레이는 데이타 판독, 데이타 기입 및 소거 동작을 실행하기 위한 판독 제어 회로(515), 기입 제어 회로(516) 및 소거 제어 회로(517)를 포함하고 있다. 판독 제어 회로(515), 기입 제어 회로(516) 및 소거 제어 회로(517)의 출력 제어 신호들은 행 디코더(511)와 열 디코더(512)에 제공된다.
제9도에 도시된 메모리 셀 어레이의 동작이 설명된다. 메모리 셀에 기입하는 동안, 소스 라인(510)들은 선택기 스위치(513)를 통해서 접지에 연결되고, 기입 제어 회로(516)은 열 디코더(512)와 행 디코더(511)로서 선택된 비트 라인 및 선택된 워드 라인을 하이 레벨 전압에 설정하므로써 선택된 메모리 셀 MC에 데이타를 기입하는 동작을 한다.
판독 동안에는, 기입 동안에서와 같이, 소스 라인들(510)이 접지에 연결되고, 판독 제어 회로(515)는 선택된 메모리 셀을 판독하기 위하여 열 디코더(512)와 행 디코더(511)로서 선택된 비트 라인과 선택된 워드 라인을 판독 전압(∼5V)으로 설정하는 동작을 한다.
메모리 셀의 소거 동안에, 소스 라인(510)들은 선택기 스위치(513)를 통해서 소거 전압 발생기(514)에 연결되고, 소거 제어 회로(517)는 메모리 셀 모두를 소거시키기 위하여 소스 라인(510)과 워드 라인을 고전압(∼12V)과 접지 전위에 각각 설정하기 위해 활성화된다.
종래의 플래쉬 EEPROM에서는, 모든 메모리 셀들의 임계 전압을 거의 동일값에 설정하기 위하여 소거하기 전에 모든 비트들이 기입된다. 메모리 셀들의 과소거 발생을 방지 하기 위하여, 소거 시간을 짧은 기간인 작은 부분들로 나누어서 짧은 기간에 걸쳐 소거가 실행한다. 메모리 셀의 임계 전압이 각각의 소거 단계후에 검증되고, 최적의 임계 전압이 도달될 때 소거 동작이 정지된다.
그러한 임계 절차가 채택되는 이유는 과소거가 을바른 데이타 판독을 불가능 하게 한다는 것이다. 메모리 셀 소거는 제10 및 11도를 참조하여 이하 설명된다.
제10도는 메모리 셀 임계 전압 VTM과 소거 시간과의 관계를 나타내는 그래프이다. 제10도의 그래프로부터 알 수 있듯이, 소거 시간이 임의의 값 tO초과한다면, 초기 상태에서 5V 정도의 임계 값으로 설정된 메모리 셀 임계 전압은 음의 값을 취한다. 즉, 메모리 셀은 게이트가 접지 전위에 있을 때에도 턴은되는 소위 공핍 상태에 있다.
제9도에 도시된 메모리 셀 어레이에 있어서는 메모리 셀 어레이 H가 과소거 된다고 가정한다. 만일 데이타가 메모리 셀 I에 기입된 후 판독되면, 선택된 메모리셀 I의 드레인과 소스사이에는 어떠한 전류도 흐르지 않는다. 그러나, 선택되지 않은 메모리 셀 H의 드레인과 소스사이에 전류가 흐르므로, 전류는 최좌측 비트 라인을 통해서 흐른다. 이러한 이유때문에, 오프-비트 메모리 셀 l는 온-비트인 것으로 잘못 검출될 것이다. 그래서 메모리 셀 소거동안에는 과소거가 있어서는 아니된다.
제11도를 참조하여 소거전에 모든 비트를 기록하는 것이 필요하다는 이유를 설명 한다.
제11도는 기입 상태에 있는 메모리 셀과 비기입 상태에 있는 메모리 셀의 소거 특성을 보여주는 그래프이다. 플래쉬 EEPROM 메모리 셀 어레이에서, 메모리셀들의 일부는 통상 기입 상태에 있는 반면, 나머지 메모리 셀들은 비기입 상태에 있다. 기입 메모리 셀의 소거 속도는 비기입 메모리 셀의 소거 속도와 실질적으로 같기 때문에, 모든 비트를 소거하기 전에 모든 비트가 기입 상태에 설정되어 있지 않는 한, 비기입 메모리 셀에서 과소거가 발생되거나(제11도 아래 라인을 참조), 기입 메모리 셀이 층분하게 소거되지 않는다.
상술된 종래의 플래쉬 EEPROM은 다음의 단점들을 갖고 있다.
첫째, 소스와 드레인이 비대칭 구조를 갖고 있으므로 하나 이상의 마스크를 사용할 필요가 있어, 생산가가 높아진다.
둘째, 메모리 셀을 구동하는데 고전압(∼12V)이 요구된다.
0.8 μm 이하의 게이트 길이와 400 이상의 상호 콘덕턴스 값을 갖고 있는 트랜지스터들과 같이 최근에 이용되는 고성능 초소형 CM0S 트랜지스터들은 요구되어 파괴 전압을 유지할 수 없다. 그래서, 고전압에 대처하기 위하여, 전용 게이트 절연층 또는 소스/드레인 구조를 갖고 있는 높은 파괴 전압 트랜지스터들이 이용될 필요가 있어, 그러한 부품들을 생산하는데는 사용되는 마스크 수가 증가된다.
구체적으로, 산화물 층의 경우에, 게이트 절연층에 인가된 전계는 4MV/cm의 최대값 보다 작거나 같게 설정되는데, 그 이상에서는 터널링 전류가 흐르기 시작한다. 예를 들어, 산화물 층의 두께는 메모리 셀이 12V의 전압에서 구동된다면 대략 300 옹스트롱(30 nm) 정도의 값으로 설정된다. 5V의 전압인 경우, 산화물 층의 두께는 대략 130 옹스트롱(13 nm) 정도의 값으로 설정된다. 높은 파괴 전압 트랜지스터의 소스 드레인 구조인 경우, 통상적인 소스 드레인 구조보다 더 낮은 불순물 농도가 사용된다.
즉, 종래의 플래쉬 EEPROM이 고성능 초소형 CMOS 트랜지스터로 만들어진 집적 회로상에 형성된다면, 메모리 셀을 구동하는데 보다 높은 전압이 요구된다.
이러한 이유때문에, 고성능의 초소형 집적 회로의 경우에, 전용의 높은 파괴 전압 트랜지스터를 제공하는 것이 필요한 반면, 그들을 생산하기 위해 보다 많은 수의 마스크가 필요하므로 생산가가 높아진다.
셋째로, 소거동안에 과소거를 방지하기 위하여 소거전에 데이타가 모든 비트에 기입된다. 게다가, 메모리 셀의 임계 전압이 적절한 레벨에서 소거되도록 유지하기 위하여, 미리 설정된 짧은 기간동안 소거가 실행될때마다 메모리 셀 임계 전압이 검증될 필요가 있어, 소거 절차가 복잡하게 되고 제어 회로의 수가 증가하므로 인해 칩 면적이 증가되고, 소거 테스트을 위해 요구되는 시간이 증가되어 생산가가 증가된다.
상술된 두번째 단점을 제거하기 위하여 메모리 셀 동작 전압을 낮추기 위한 수단이 JP 특허 공개 헤이 3-79884(1991) 및 JP 특허 공개 소 56-129374(1981)호에 설명되어 있다. 그러한 전압 강하 수단은 제12도를 참조하여 설명한다.
제12도서, 반도체 기판(501)과 드레인 확산층(502) 사이에 애벌런치 파괴 상태를 발생시키고 부동 게이트(505) 내에 홀(hole)들을 주입시키기 위해 음 전압을 제어 게이트(507)에 인가하는 것을 포함하는 소거 방법이 공지되어 있다, 기판(501)의 농도보다 높은 p+ 영역(518)이 소거를 실행하기 위하여 보다 낮은 전압에서 애벌런치 파괴를 발생시킬 수 있게 드레인(502)의 근처에 제공된다.
그러나, 기판(501)보다 농도가 높은 p+ 영역(518)이 드레인(502)의 근처에 제공되고보다 낮은 전압이 드레인과 기판사이에 애벌런치 파괴가 발생되도록 드레인에 인가되는 한편, 부동 게이트에 홀들을 주입하기 위하여 제어 게이트(507)에 음전압을 인가하는 상기 방법에 있어서는, 양 및 음 전압 모두를 인가하기 위한 주변 제어/회로의 수가 증가되고, 회로 면적이 커지므로 생산가가 증가된다. 또한, p+ 영역(518)이 드레인(502) 근처에만 선택적으로 형성되기 때문에, 비대칭 구조에 기인해 마스크 수가 증가된다.
종래의 플래쉬 EEPROM에서 상술된 제3 단점을 제거하기 위하여, 단일-트랜지스터-부동-게이트 셀의 전기적 소거를 자체 제한하는 방법 및 장치가 JP 특허 공개 소 64-46297(1989)에 제안되어 있다. 그러한 구조에 있어서는, 소거 동안에 드레인 전위가 피드백 증폭기를 통해서 제어 게이트에 피드백되고, 소거 전압이 소스에 인가되어 터널링 효과에 의해 전자가 부동 게이트에서 소스로 침투하는데, 전자들이 부동 게이트로부터 방출됨에 비례해서 드레인 전위가 증가된다. 그러한 전위 증가가 검출되면 소거가 중지된다.
상술한 세번째 단점을 제거하는 또 다른 수단으로서, 소스, 제어 게이트 및 기판이 접지되어 있고, 채널을 턴온시키기에 층분히 높은 전압이 드레인에 인가되어 드레인 근처에서 층격 이온화에 의해 발생된 홀 또는 전자들이 부동 게이트내로 주입된다. 이는 IEDM '91, 페이지 307 내지 309에 야마다 등에 의한 A Self-Converence Erasing Scheme for a Simp1e Stacked Gate Flash EEPROM에 개시되어 있다. 그러한 방법에서는, 과소거가 메모리 셀에 발생할지라도, 과소거된 메모리 셀이 증가 상태, 즉 양 임계 전압 상태로 되돌아가도록 재기록이 실행되는 한편, 소거된 상태에 있는 복수의 트랜지스터들의 임계 전압이 동일하게 된다. 이러한 방법에 의한 재기록 메카니즘과 스트레스 시간에 관한 임계 전압 변화를 나타내는 데이타가 제13도에 도시되어 있다.
제13도는 임계 전압 대 드레인 스트레스 시간을 서로 다른 초기 임계 전압을 파라메타로 해서 도시하고 있다. 제어 게이트와 소스는 접지되어 있고 6V가 드레인에 인가된다. 제13도에서,3V의 초기 임계 전압 VTM에서는 안정 상태로의 시프트는 없지만 소스가 접지되어 있는 경우에는(1V 및 -1V의 초기 임계 전압 VTM을 갖는) 보다 낮은 두개의 임계 전압이 시프트되어 안정 상태에 도달한다. 야마다등은 이러한 것은 채널 전자 유도 애벌런치 핫 캐리어(CEIA-HC) 주입에 기인할 것이라고 설명한다.
JP 특허 공개 소 64-46297(1989)은 과소거를 방지하기 위하여 드레인 전압의 상승을 검출하므로써 소거 처리를 중단시키는 것을 기술하고 있다. 그러나, 소거전에 모든 비트를 기입하여야 하므로 소거 과정에 의해 소거 테스트에 드는 비용이 중가되게 되며 증가된 제어 회로에 의해 칩 면적이 증가되고 그 결과 생산가가 증가된다.
IEMD '91, 페이지 307 내지 309에 기재되어 있는 방법에 있어서는, 과소거된 셀들이 재기록에 의해서 소정 상태로 복귀되고, 소거전에 모든 비트를 기록할 것이 요구되지 않는다. 그러나, 채널 전자 유도 애벌런치 핫 캐리어 주입(CEIA-HC 주입)은 Fowler-Nordheim(F-N) 터널링 주입에 의한 소거전에 실행되기 때문에, 두 단계의 소거 처리가 요구되고, 소거 테스트를 위한 비용 경감의 필요성이 여전히 존재한다.IEDM '91, 페이지 307 내지 309에 설명되어 있는, 기술에서는 소거후에 임계 전압의 검증이 실제로 실행된다.
그러므로, 본 발명의 목적은 상술된 종래 기술과 비교하여 생산 과정에서 보다 적은 수의 마스크를 이용하고 생산가를 감소시킬 수 있는 플래쉬 EEPROM을 제공하는 것이다.
본 발명의 또 다른 목적은 종래의 기술에서 보다도 더 낮은 전압에서 동작될 수 있고, 종래 기술과 비교해서 보다 적은 수의 마스크를 이용한, 고성능 초소형 CMOS 트랜지스터를 포함하는 IC 칩상에 형성될 수 있는 플래쉬 EEPROM을 제공하는 것이다.
본 발명의 또 다른 목적은 종래 기술과 비교해서 보다 간단한 동작 시퀀스에 의해 소거될 수 있고 소거 시간이 짧으며, 종래 기술과 비교해서 소거를 위한 테스트 비용이 감소될 수 있는 플래쉬 EEPROM을 제공하는 것이다.
본 발명에 따른 비휘발성 반도체 메모리는 메모리 셀의 기본 구조이외에, 채영역의 불순물 농도보다 높은 농도를 갖되, 상기 채널 영역과 동일한 도전형이고, 드레인 및 소스 영역에 각각 접촉하는 채널 영역에 형성된 제1 및 제2 영역을 포함하는 것을 특징으로 한다.
본 발명의 상기 및 다른 목적, 장점 및 특징들은 첨부된 도면을 참조해서 다음 설명으로부터 명백해진다.
제1a도를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 디바이스에 포함되어 있는 비휘발성 메모리 셀은 p형 반도체 기판(1) 내의 n+ 확산층으로서 각각 형성되어 있는 드레인(2) 및 소스(3), 및 소스(3)과 드레인(2) 사이에 반도체 기판(1)표면의 채널 영역을 덮도록 70 내지 200 옹스트롱(7 내지 20 nm) 두께의 산화물 층으로 만들어지는 제1 게이트 절연층(4)을 포함하며, 게이트 절연막(4) 위에는 제2 게이트 절연막(6)이 형성된 부동 게이트(5)가 형성된다. 이러한 절연층(6)은 산화물층, 질화물 및 산화물층(각각 도시 안됨)을 포함하는 3층 구조로 형성된다. 제어 게이트(7)는 게이트 절연막(6) 상에 형성된다. 이러한 메모리 셀은 p-형 반도체 기판(1)보다 더 높은 불순물 농도를 갖고 있고 채널 영역내에 배치된 한쌍의 측단부를 제공하는 드레인(2)와 소스(3)을 둘러싸거나 감싸는 p-형 영역(8-1 및 8-2)을 더 포함한다.
소스(3) 및 드레인(2) 각각의 불순물 농도는 1O19내지 1O21cm-3정도의 농도인 반면, p-형 영역(8)의 p+ 불순물 농도는 1O18내지 1Ol9cm-3정도이다.
소스(3)와 드레인(2)은 동일한 구조, 즉 대칭 구조를 하고 있어서, 이중 게이트 배열, 즉 소스-드레인 및 이 소스-드레인을 둘러싸는 p-형 영역(8)이 하나의 동일 마스크 공정으로 형성될 수 있다. 소스 및 드레인의 대칭 구조는 본 발명의 제1특징을 나타낸다.
다음에는 본 발명의 비휘발성 반도체 디바이스에서 데이타를 기입 및 소거하는 방법이 설명된다. 이러한 실시예의 반도체 디바이스의 블록 다이어그램은 제9도에 도시된 것과 거의 동일하다.
데이타 기입 또는 프로그래밍은 공지된 채널 핫 전자 주입 방법에 의해 실행된다. 즉,3 내지 7V 그리고 6 내지 11V의 전압이 드레인(2)와 제어 게이트(7)에 각각 인가되고 소스와 기판(1)이 접지되어, 드레인 영역(2) 근처에서 총격 이온화에 의해 발생된 전자들이 부동 게이트(5) 내로 주입된다.
데이타 소거를 위해서, 제1b도에 도시되어 있듯이, 드레인(2)은 개방 상태로 되고, 기판(1)은 접지된다. 예로 2V의 양 전압이 제어 게이트(7)에 인가되고,9V 정도의 소스(3)와 영역(8) 사이의 애벌런치 전압이 소스(3)에 인가되어 소스와 기판간에 애벌런치 파괴를 발생시켜, 핫 캐리어가 유도되어 부동 게이트(5)내에 주입되게 된다. 제어 게이트(7)에 인가된 전압 Vg은 다음에 설명듸는 바와 같이 소거후에 셀의 임계 전압을 과소거를 방지하기 위한 원하는 전압에 조정하는 중요한 역활을 한다.
애벌런치 파괴 전압은 소스(3)와 드레인(2)을 각각 둘러싸는 p-형 영역(8)의 농도를 증가시키므로써 낮아질 수 있다. 그러므로, 본 발명의 실시예로 소거를 낮은 전압에서 성취하는 것이 가능해진다. 드레인(2)을 둘러싸고 있는 p형 영역(8)은 기입 효율을 향상시키는 역활을 한다.
본 발명에 따른 비휘발성 반도체 메모리 디바이스에서는, 소스 및 드레인을 둘러싸는 p형 영역(8)의 농도를 적당히 설정하므로써 소거 및 기입이 브다 낮은 전압에서 성취될 수 있다.
제2도는 본 발명에 따른 비휘발성 반도체 메모리 디바이스에서 본 발명의 소거 방법을 실행하는 결과를 보여준다. 이들 결과를 얻기 위해 이용되는 플래쉬 EEPROM 디바이스는 후에 설명되는 제조 방법에 의해 형성되었다.
제2도에서, 실선은 9V가 소스에 인가되고 2V가 제어 게이트에 인가되는 높은 값의 초기 임계 전압을 갗고 있는 기입 셀의 소거 특성을 나타내고, 길고 짧은 일점 쇄선은 9V가 소스에 인가되고 0V가 제어 게이트에 인가되는 낮은 값의 초기 임계 전압을 갖고 있는 기입 셀의 소거 특성을 나타낸다. 점 선은 9V가 소스에 인가되고 2V가 제어 게이트에 인가되는 비기입 셀의 소거 특성을 나타낸다. 제2도에서 각 셀의 드레인은 소거동안 개방 회로 상태로 설정된다.
제2도에 도시되어 있듯이, 소거후의 임계 전압은 기입 셀 및 비기입 셀 모두의 경우에 제어 게이트 전압 Vg이 2V에 설정된다면 정상 상태 양 전압에 도달(수렴)한다.
본 발명에 따른 애벌런치 핫 캐리어 소거는 초기 임계 전압, 즉 기입 또는 비기입 상태에 의존하지 않으며, 임계 전압은 소거후에 일정값에 자기-제한된다. 즉, 임계 전압은 소거후에 일정값에 도달한다.
그 이유는 소거동안에 주입되는 캐리어 전류가 소스 근처에 있는 부동 게이트 바로 아래의 공굅층에서의 전위와 부동 게이트 전위간의 전위차에 의해 정해지기 때문이다.0 전위차에서는 주입이 발생하지 않기 때문이다.
수렴된 임계 전압은 각각의 셀 단자에 인가된 전압에 의해 설정되는 부동게이트 전위에 따라 다르다. 그래서 소거후의 임계 전압은 제어 게이트 전압 Vg을 최적의 값으로 고정시키는 소거를 실행함으로써 소정값으로 제어될 수 있다.
제2도의 예에서, 제어 게이트 전압 Vg=0V인 경우 소거후의 임계 전압은 0V 이하, 즉 공핍 상태이고, 그래서 과소거 상태가 도달된다. 그러나, Vg=2V를 설정하므로써, 소거 후의 임계 값은 약 1.5V로 설정되어, 과소거 상태의 발생이 방지된다.
그래서, 본 발명에 따르면, 모든 비트 소거 및 임계 전압 검중이 소거 시퀀스를 만족시킨다. 즉, 본 발명에 따르면, 모든 메모리 셀의 초기 임계 전압을 균일하게 설정하기 위해, 소거전에 모든 메모리 셀을 프로그램할 필요가 없고, 또한 소거를 반복하고 시퀀스를 검증할 필요가 없으므로, 종래의 기술과 비교할 때 그 결과 소거절차가 크게 간단해지고 소거 시간이 짧아질 수 있다. 이것이 본 발명의 세번째 특징이다.
본 발명에 따르면, 메모리 셀 형성 공정은 적은 수의 마스크를 이용해서 실행될 수 있다. 또한, 만일 본 발명의 비휘발성 반도체 메모리 디바이스가 서브미크론 크기의 게이트 길이와 얇은 게이트 절연층을 갖고 있는 고성능 CM0S 트랜지스터로 만들어진 집적 회로 칩과 결합된다면, 종래의 기술과 비교하여 상당히 적은 수의 마스크를 이용하여 생산될 수 있다. 이하 이에 대해 설명된다.
플래쉬 EEPROM에서 데이타를 기입하고 소거하기 위해 흔히 고전압 Vpp이 요구된다. 고전압 Vpp에 대한 통상적인 값은 대략 12Vㅇl다. 그러나,0.8 μm 이하의 게이트 길이를 갖고 있는 것들과 같은 고성능 CM0S 트랜지스터를 구동시키는데 사용될 수 있는 전압은 최대 5.5 V 정도이다. 결과적으로, 플래쉬 EEPROM과 고성능 CM0S 트랜지스터를 결합하기 위해서는, Vpp를 구동시키기 위해 소스-드레인 구조와 게이트 절연층을 갖고 있는 전용 트랜지스터를 제공하는 것이 필요하다.
그 결과, 제조에 사용되는 마스크의 수가 증가된다.
그러나, JP 특허 공개 JP-A-62-149218(1987)에 개시된 수단과 같이, 고전압 Vpp로 구동하는 동안 1/2 Vpp를 초과하는 전압이 게이트 절연층에 인가되는 것을 방지하기 위한 회로 기술과 결합하며 본 발명에 따른 메모리 셀의 구동 전압을 낮추므로써, 고전압 Vpp로 구동하기 위해 전용 트랜지스터를 제공할 필요가 없기 때문에, 마스크 수를 크게 줄이는 것이 가능하게 된다.
제3 및 4도는 고전압 구동 트랜지스터를 이용함이 없이 고전압으로 동작하는 분압기 인버터를 동작적 개념으로 도시하고 있다.
제3도에서는 P형 MOS 트랜지스터의 임계 전압을 VTp로 하고 n형 MOS 트랜지스터의 임계 전압을 VTN로 하여, 제3a도에 도시된 바와 같이, Vcc(5V) + VTP전위가 p형 MOS 트랜지스터 T3의 게이트에 인가되고 하이 레벨 Vpp의 출력시 전위 Vcc-VTN만 이 n형 MOS 트랜지스터 M2와 M4사이의 접합부에 인가된다.
한편, Vcc(5V)-VTN의 전위는 n형 트랜지스터 M4의 게이트에 인가되고, 제3b도에 도시된 바와 같이 로우 레벨의 출력시 Vcc + VTP의 전위만이 n형 M0S 트랜지스터 M1과 M3사이의 접합부에 인가된다. 결과적으로, 출력 Vpp(10V)까지의 전압이 인가되더라도 Vcc가 MOS 트랜지스터 M1과 M2의 게이트에 인가되기 때문에, 드레인 파괴 전압이 증가되어, 높은 파괴 전압 트랜지스터를 사용하지 않고도 보다 높은 전압에서의 동작이 가능하게 된다.
제4a 및 4b도는 각각 제3a 및 3b도에 도시된 분압기 인버터의 단면도에서 각 단자에서의 전위를 도시한다.
그러한 회로 기술에 의해서, 고성능 CM0S 트랜지스터의 구동 전압(도면에서는 5V)의 두배인 전압(도면에서는 10V)까지 구동하는 것이 가능하게 된다.
본 발명의 메모리 셀로서, 전압이 약 Vpp-9V까지 낮아질 수 있고, 그래서 전용 Vpp 구동 트랜지스터를 제공할 필요가 없고, 그 결과 플래쉬 EEPROM과 고성능 CM0S 트랜지스터들이 사용하고 있는 마스크 수의 증가없이 IC를 형성하도록 결합될 수 있다.
1/2 Vpp를 초과하는 전압이 게이트 절연층에 인가되는 것을 방지하기 위한 회로를 구성하는 트랜지스터의 게이트 절연층이, 플래쉬 EEPROM의 부동 게이트와 제어 게이트 사이에 절연층을 형성하는 공정과 동일한 공정으로 형성된다. 이러한 절연층은 통상 산화물층, 질화물층 및 산화물층으로 구성된 3층 구조이고, 고성능 CM0S 트랜지스터에 사용된 게이트 절연층의 두꼐보다 두꺼운 유효 층 두게를 갖고 있다.
결과적으로, 고성능 CM0S 트랜지스터의 게이트 절연층이 예를 들어 구동전압이 3V 이하가 되도록 더 얇아지더라도, 고성능 CMOS 트랜지스터와 플래쉬 EEPROM을 포함하는 집적 회로는 사용중인 마스크 수를 증가시키지 않고 비슷한 기술을 이용하여 함께 결합할 수 있다.
제5a 내지 5j도를 참조하면, 제1도에 도시된 비휘발성 메모리 셀의 제조 방법이 설명될 것이다. 본 발명의 특징중의 하나인, 종래의 기술에서 보다 적은 수의 마스크 로 플래쉬 EEPROM이 형성될 수 있고, 플래쉬 EEPROM과 고성능 CMOS 트랜지스터들을 결합할 때 부수적인 마스크들이 이용될 수 없다는 것을 이해할 수 있을 것이다.
먼저, 필드 산화물층(10)이 활성 영역(11,12 및 13)을 한정하기 위한 LOCOS(실리콘의 국부 산화)와 같은 통상의 소자 격리 방법에 의해 p형 반도체 기판(9)의 표면 일부에 선택적으로 형성된다. 그후 플래쉬 EEPROM 형성 영역(11)과 n-채널 트랜지스터 형성 영역(12)가 포토레지스트 막(도시 안됨)으로 피복되고, n형 웰(14)을 형성하기 위해 수백 KeV 내지 1 MeV의 이온 주입에 의해 인이 p채널 트랜지스터 형성 영역(13) 내로 도프된다. 소정의 p채널 트랜지스터 임계 전압이 얻어지도록 표면 농도를 설정하기 위해 붕소가 15 내지 30 KeV의 이온 주입에 의해 도핑된다.
레지스트를 벗겨낸 후에, p-채널 트랜지스터형성 영역(13)이 포토레지스트 막(15)으로 피복되고 p형 웰(16)을 형성하기 위해 n-채널 트랜지스터 형성 영역(12)와 플래쉬 EEPROM 형성 영역(11) 내로 붕소가 수백 KeV의 이온 주입에 의해 도핑된다. 그후 붕소가 15 내지 30 KeV의 이온 주입에 의해 도핑되고, n채널 트랜지스터에 대한 소정 임계 값이 후속해서 얻어질 수 있도록 표면 농도가 설정된다.
포토레지스트 막(15)을 벗겨낸 후에, 필드 산화물층 이외의 기판 표면상의 산화물층이 에칭, 및 에칭후의 750℃ 내지 850℃에서의 산화에 의해 제거된다. 그러므로써, 제5c도에 도시된 바와 같이 대략 70 내지 200 옹스트롱(7 내지 20 nm) 두께의 제1 게이트 산화물층(17)이 필드 산화물층을 제의한 기판 표면에 형성된다.
그후 1500 내지 2500 옹스트롱(150 내지 250 nm) 두께의 제1 폴리실리콘층(19)이 CVD와 같은 증착에 의해 전체 표면에 형성된다. n형의 도전형이 되도록 인을 도핑한 후에, 포토레지스트(18)이 플래쉬 EEPROM 형성 영역(11) 상에 형성된다. 나머지 부분에 있는 폴리실리콘 층은 공지된 이방성 건식 에칭에 의해 제거되어 플래쉬 EEPROM 형성 영역(11) 상에만 제1 폴리실리콘층(19)이 형성된다.
제5d도에 도시된 바와 같이, 포토레지스트 막(18)이 제거되고, 열산화 또는 증착에 의한 50 내지 150 옹스트롱(5 내지 15 nm) 두꼐의 실리콘 산화물층(20), 증착에 의한 50 내지 150 옹스트롱(5 내지 15 nm) 두께의 실리콘 질화물층(21), 및 열산화 또는 증착에 의한 20 내지 80 옹스트롱(2 내지 8 nm) 두께의 실리콘 산화물층(22)이 순차적으로 전체 표면에 형성된다. 후속해서, 플래쉬 EEPROM 형성 영역을 피복하도록 포토레지스트(23)가 형성된다. 포토레지스트를 마스크로서 이용하여, n채널 트랜지스터 형성 영역과 p채널 트랜지스터 형성 영역에서 실리콘 기판을 노출시키기 위해 산화물층(22), 질화물층(21) 및 산화물층(20)이 순차적으로 에칭된다.
제5e도에 도시된 바와 같이, 포토레지스트 막(23)이 제거되고, 거의 100 내지 180 옹스트롱(10 내지 18 nm) 두꼐의 게이트 산화물층(24)이 열 산화에 의해 형성된다. 이때, 플래쉬 EEPROM 형성 영역은 질화물층(21)에 의해 보호되어 영향받지 않고 유지된다. 이후에,1000 내지 2000 옹스트롱(100 내지 200 nm) 두께의 제2 폴리실리콘 층(25)이 전체 표면에 증착에 의해서 형성되고, 텅스텐 실리사이드와 같은 금속 실리사이드 층(26)이 스퍼터링등에 의해 1000 내지 2000 옹스트롱(100 내지 200 nm) 두께로 형성된다. 이후, 제5e도에 도시된 바와 같이, 포토레지스트층(27)이 n채널 트랜지스터 형성 영역과 p채널 트랜지스터 형성 영역을 피복하도록 형성된다.
다음에, 제5f도에 도시된 바와 같이, 금속 실리사이드 층(26), 제2 폴리실리콘층(25), 상층 산화물층(22), 질화물층(21), 하층 산화물층(20) 및 제1 폴리실리콘 층이 이들 포토레지스트를 마스크로서 이용하여 이방성 에칭에 의해 순차적으로 제거되어, 부동 게이트(28)와 제어 게이트(29)를 구성하는 이중 게이트 전극 배열을 형성한다. 이후 100 내지 300 옹스트롱(10 내지 30 nm) 두꼐의 산화물층 보호층(30) 증착등에 의해서 전체 표면에 형성된다.
제5g도에 도시된 바와 같이, 이중 게이트 전극 배열과 플래쉬 EEPROM 형성 영역을 제외하고 전체 표면에 남아 있는 폴리실리콘층과 금속 실리사이드 층을 마스크로서 이용하여 비소가 30 내지 70 KeV로 약 5 x l014∼5 x l015cm-2의 도우즈로 주입되고, 플래쉬 EEPROM 셀의 소스와 드레인이 되는 n형 확산층 영역(31)이 형성된다· 이후 기판을 회전시키면서 붕소가 약 1 x 1013∼1 x 1015cm-2의 도우즈로, 기판에 대해 30°내지 60°의 각도로 30 내지 50 KeV의 에너지로 이온 주입에 의해 기판내로 주입듸어, 기판보다 높은 농도를 가지며 소스 및 드레인를 감싸는 p형 확산층 영역(32)가 형성된다.
산화물층 보호층(29)을 제거한 후, 제5h도에 도시되어 있는 바와 같이 n채널 트랜지스터 형성 영역(12)와 p채널 트랜지스터 형성 영역(13)의 일부에 게이트 전극을 형성하는 패턴으로 포토레지스트(33)가 형성되어, 플래쉬 EEPROM 형성 영역(11)을 피복한다· 포토레지스트(33)를 마스크로서 이용하여 각각 n채널 형성 영역과 p채널 형성 영역에 게이트 전극(34)을 형성하도록 금속 실리사이드 층과 폴리실리콘층이 에칭에 의해 제거된다.
이후, 제5i도에 도시된 바와 같이,40 내지 100 KeV로 약 1 x 1013∼1 x 10l4cm-2의 도우즈로, 공지된 PR 기술과 이온 주입에 의해 인이 도핑되어 n- 확산층 영역(35)이 형성된다. 이후, p- 확산층 영역(36)을 형성하기 위하여 p 채널 트랜지스터 형성 영역에 약 1 x 1013∼1 x 1014cm-2의 도우즈로,10 KeV∼40 KeV로 붕소가 주입된다· 다음에,1000 내지 2000 옹스트롱(100 내지 200 nm) 두께의 산화물 층(37)이 전체 표면에 형성된다.
제5j도에 도시된 바와 같이, 산화물 층(37)은 적절할 시간주기동안 이방성 에칭에 의해서 평탄한 부분에서 완전히 제거되고 각 게이트 전극의 측벽 부분에 남게 되어, 측벽(38)을 형성한다. n+ 확산 층 영역(3g)을 형성하기 위하여 약 1 x 1015cm-2내지 5 x 1015cm-2의 도우즈로 비소가 30 내지 70 KeV로 n채널 트랜지스터 형성 영역내로 주입된다. 붕소 불화물이 약 1 x 1015cm-2내지 5 x 1015cm-2의 도우즈로 30 내지 70 KeV로 p채널 형성 영역내에 주입되어, p+ 확산층 영역(40)을 형성한다.
상술한 방법으로, 본 발명에 따른 플래쉬 EEPROM 메모리 셀과, 약하게 도프된 드레인 구조(LDD)를 갖고 있는 고성능 트랜지스터가 형성된다. 비록 도시되어 있지 않았지만, 층간 절연층, 접촉홀, 및 상호 접속부가 공지된 방법에 의해서 형성되어 메모리 디바이스가 완성된다.
상기 설명으로부터 플래쉬 EEPROM 셀에 적당한 단지 3개의 포토마스킹 스텝이 이용된다는 것을 알 수 있을 것이다. 즉, 본 발명에 따른 플래쉬 EEPROM은 3개의 마스크 스텝을 부가하므로써 고성능 CM0S 트랜지스터를 포함하는 IC 칩 상에 형성될 수 있다.
제6도는 본 발명의 또 다른 실시에에 따른 플래쉬 EEPROM의 셀 구조를 도시하고 있다. 제6도에 도시된 셀과 제1도에 도시된 셀의 차이는, 기입 및 소거 전압을 낮추며 기판에서보다 더 높은 불순물 농도를 갖고 있는 p형 영역(8)이 소스(3) 및 드레인(2)를 완전히 덮지 않으며, 단지 측벽 부분에서만 그들에 인접하게 배치된다는 것이다. 구체적으로, 한 쌍의 p+형 영역(8)들이 드레인(2) 및 소스(3) 각각의 측면 부분들 근처에 배치된다. 그러한 구조는 제5g도의 단계에서 붕소를 보다 낮은 값으로 도핑하기 위해 이온 주입의 가속 에너지를 억제함으로써 얻어질 수 있다.
본 실시예에서 소스 및 드레인 접합부에서의 기생 용량이 감소되기 때문에, 데이타 판독이 보다 신속하게 실행될 수 있다.
본 발명이 상기 실시예를 들어 설명되었을지라도, 본 발명이 상기 실시예에 제한되는 것이 아니며 본 발명의 사상 및 범위내에 속하는 모든 변형도 포함한다.

Claims (8)

  1. 반도체 메모리 디바이스에서, 제1 도전형의 반도체 기판; 복수의 메모리 셀들 - 상기 메모리 셀들의 각각은 상기 제1 도전형에 반대인 제2 도전형의 소스 및 드레인 영역을 포함하고, 그 사이에 채널 영역을 한정하도록 상기 반도체 기판에 선택적으로 형성됨-; 상기 채널 영역 상에 배치되는 제1 게이트 절연층; 상기 제1 게이트 절연층 상에 배치되는 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되는 제2 게이트 절연층; 상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극; 상기 반도체 기판보다 높은 불순물 농도를 가지며, 상기 소스 및 드레인 영역에 각각 접촉하여 상기 채널 영역에 선택적으로 형성되는 상기 제1 도전형의 제1및 제2 영역들; 상기 메모리 셀들중의 선택된 메모리 셀에 대해, 상기 소스 영역과 상기 반도체 기판에 기준 전압을 인가하면서 상기 제2 게이트 전극과 상기 드레인 영역에 각각 제1 및 제2 양 전압을 인가하여, 상기 제1 게이트 전극에 캐리어가 주입되도록 하는 데이타 프로그래밍 동작을 수행하기 위한 제1 수단;및 상기 소스 영역과 상기 제l 영역 간에 애벌란치 파괴가 발생하고 상기 애빌란치 파괴에 의해 발생된 핫 캐리어가 상기 제1 게이트 전극에 주입되도록, 상기 메모리 셀들중의 상기 선택된 메모리 셀에 대해, 상기 반도체 기판에 상기 기준 전압을 인가하고 상기 제2 게이트 전극에 제3 양 전압을 인가하여 상기 드레인 영역이 개방 상태로 되게 하며, 상기 소스 영역에 제4 양 전압을 인가하는 데이타 소거 동작을 수행하기 위한 제2 수단을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 드레인 및 소스 영역은 상호 대칭인 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1 양 전압은 6 내지 11 V이고, 상기 제2 양 전압은 3 내지 7 V인 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 비휘발성 반도체 메모리 디바이스에 있어서, 제1 도전형의 반도체 기판; 복수의 메모리 셀들 - 상기 복수의 메모리 셀들의 각각은 상기 제1 도전형에 반대인 제2 도전형의 소스 및 드레인 영역을 포함하며, 그 사이에 채널 영역을 한정하도록 상기 반도체 기판에 선택적으로 형성됨-; 상기 채널 영역 상에 배치되는 제1 게이트 절연층; 상기 제1 게이트 절연층 상에 배치되는 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되는 제2 게이트 절연층; 상기 제2 게이트 절연층 상에 배치듸는 제2 게이트 전극; 상기 반도체 기판보다 높은 불순물 농도를 가지며, 상기 소스 및 드레인 영역에 각각 접촉하여 상기 채널 영역에 선택적으로 형성되는 상기 제1 도전형의 제1및 제2 영역들;및 상기 소스 영역과 상기 제1 영역 간에 애벌란치 파괴가 발생하고 상기 애벌란치 파괴에 의해 발생된 핫 캐리어가 상기 제1 게이트 전극에 주입되도록, 상기 메모리 셀들중의 선택된 메모리 셀에 대해, 상기 반도체 기판에 기준 전압을 인가하고 상기 제2 게이트 전극에 제1 양 전압을 인가하여 상기 드레인 영역이 개방 상태로 되게 하며, 상기 소스 영역에 제2 양 전압을 인가하는 데이타 소거 동작을 수행하기위한 수단을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 드레인 및 소스 영역은 상호 대칭인 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
  6. 제4항에 있어서, 상기 제1 양 전압은 0 내지 4 V이고, 상기 제2 양 전압은 6 내지 11 V인 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
  7. 비휘발성 반도체 메모리 디바이스에 있어서, 제1 도전형인 반도체 기판; 복수의 메모리 셀들 - 상기 메모리 셀들의 각각은 상기 제1 도전형에 반대인 제2 도전형의 소스 및 드레인 영역을 포함하며, 그 사이에 채널 영역을 한정하도록 상기 반도체 기판에 선택적으로 형성됨-; 상기 채널 영역 상에 배치되는 제1 게이트 절연층; 상기 제1 게이트 절연층 상에 배치되는 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되는 제2 게이트 절연층; 상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극;및 상기 메모리 셀들중의 선택된 메모리 셀에 대해, 상기 반도체 기판에 기준전압을 인가하고 상기 제2 게이트 전극에 제1 양 전압을 인가하여 상기 드레인 영역이 개방 상태로 되게 하며, 상기 소스 영역과 드레인 영역 제2 양 전압을 인가하는 데이타 소거 동작을 수행하기 위한 수단을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 제2 양 전압은 상기 제1 양 전압보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
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