JP3057837B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に２層ゲート電極構造を有する不
揮発性半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】図１５乃至図２１は従来の不揮発性半導
体記憶装置の製造方法を工程順に示す断面図である。先
ず、図１５に示すように、シリコン基板１の表面に、フ
ィールド酸化膜２と第１の酸化膜３とを既知の方法で形
成し、メモリセル部２０に第１の多結晶シリコン膜（フ
ローティング・ゲート）４をパターン形成した後に、周
辺回路部２１の第１の酸化膜３を除去する。

【０００３】次いで、図１６に示すように、既知の方法
で第２の酸化膜５Ａ、５Ｂを形成した後、第２の多結晶
シリコン膜６を全面に形成する。そして、パターニング
マスク７を、周辺回路部２１の全域と、メモリセル部２
０のゲート部を被覆するようにして形成する。

【０００４】その後、図１７に示すように、マスク７を
マスクとして、多結晶シリコン膜６、酸化膜５Ａ及び多
結晶シリコン膜４をエッチングすることにより、メモリ
セル部２０のゲート部を形成する。その後、パターニン
グマスク７を除去した後、パターニングマスク２３を、
メモリセル部２０の全域と、周辺回路部２１のゲート部
とを被覆するようにして形成する。

【０００５】続いて、図１８に示すように、多結晶シリ
コン膜６をマスク２３に被覆された部分を残してパター
ニングすることにより、周辺回路部２１のゲート部を形
成する。次いで、パターニングマスク２３を除去した
後、メモリセル部２０のソース・ドレイン領域となる部
分が露出するように、パターニングマスク２４を選択的
に形成する。そして、このマスク２４及び多結晶シリコ
ン膜４，６をマスクとして、基板１の表面のメモリセル
部２０におけるセルソース領域８及びセルドレイン領域
９の形成予定領域に不純物を導入する。

【０００６】その後、図１９に示すように、マスク２４
を除去した後、熱拡散を行い、メモリセル部２０にセル
ソース領域８及びセルドレイン領域９を形成する。次い
で、メモリセル部２０を覆うようにして、パターニング
マスク２５を選択的に形成する。このパターニングマス
ク２５及び多結晶シリコン膜６をマスクとして、周辺回
路部２１の周辺ソース領域１５及び周辺ドレイン領域１
６の形成予定領域に不純物を導入する。

【０００７】更に、図２０に示すように、パターニング
マスク２５を除去した後、熱拡散を行い、周辺ソース領
域１５及び周辺ドレイン領域１６を形成する。

【０００８】最後に、図２１に示すように、層間絶縁膜
２７を全面に堆積した後、この層間絶縁膜２７にコンタ
クト孔１８を設ける。そして、このコンタクト孔１８に
埋め込むようにして金属配線１９を形成すると、図２１
に示す構造の半導体記憶装置が得られる。

【０００９】さて、ここで、メモリセル部２０と周辺ト
ランジスタ回路部２１のソース・ドレイン領域を別々に
作る必要性について説明する。近年、ＥＰＲＯＭを代表
とする不揮発性半導体記憶装置では大容量化、即ち高集
積回路が進んでいる。その結果、メモリセル及び周辺ト
ランジスタのゲート長の微細化が進んでいる。ゲート長
の微細化が進むとトランジスタのソース・ドレイン間の
耐圧が保てなくなる。この対策として、周辺トランジス
タ回路部２１では、ソース・ドレイン領域１５，１６を
浅く形成する必要がある。

【００１０】しかしながら、メモリセル部２０のソース
・ドレイン領域８，９は、書込効率の点から浅く形成す
ることは不利になる。このため、メモリセルのソース・
ドレイン領域は深く、一方周辺トランジスタのソース・
ドレイン領域は浅くするという必要性が生じる。ゲート
長が比較的長い場合には、メモリセルと周辺トランジス
タのソース・ドレイン領域を同時に形成しても周辺トラ
ンジスタのソース・ドレイン間の耐圧は十分確保できて
いたが、近時、周辺トランジスタのゲート長が短くなっ
ているために、前述したように周辺トランジスタのソー
ス・ドレイン間の耐圧を確保できなくなるという事態が
生じた。これを解決するためには、メモリセルと周辺ト
ランジスタのソース・ドレイン領域を別々に形成する必
要がある。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置の製造方法においては、以下に示す欠点
がある。

【００１２】先ず第１に、従来の製造方法では、メモリ
セル部２０のゲート部と、周辺回路部２１のゲート部を
夫々パターニングした後に、夫々別のＰＲ（フォトリソ
グラフィ）工程でセルソース領域８及びセルドレイン領
域９と、周辺ソース領域１５及び周辺ドレイン領域１６
とを形成していたため、メモリセル部２０のソース・ド
レイン領域を形成するためにＰＲ工程を別途設ける必要
があり、製造工期の長期化及びコストの上昇等の問題点
があった。

【００１３】第２に、従来の製造方法では、メモリセル
部２０のゲート酸化膜５Ａと周辺回路部２１のゲート酸
化膜５Ｂとを同時に（同一温度、同一時間で）形成して
いたため、独立して膜厚を制御することができないとい
う問題点があった。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、メモリセル部のソース・ドレイン領域を形
成するためのＰＲ工程を別途設けることなく、周辺回路
部のソース・ドレイン領域とメモリセル部のソース・ド
レイン領域とを別々の条件で形成することができると共
に、メモリセル部のフローティングゲート上の酸化膜と
周辺回路部のトランジスタのゲート酸化膜とを夫々所望
の厚さに制御できる不揮発性半導体記憶装置の製造方法
を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置の製造方法は、メモリセルトランジスタ
と、周辺回路用トランジスタとを同一基板上に形成する
２層ゲート電極構造の不揮発性半導体記憶装置の製造方
法において、シリコン基板の表面に素子分離絶縁膜を形
成し、メモリセル領域に第１の絶縁膜を形成する工程
と、メモリセル領域に第１の電極材料膜をパターン形成
する工程と、第２の絶縁膜を形成する工程と、第２の電
極材料膜を全面に形成する工程と、周辺トランジスタ領
域の全域及びメモリセル領域のゲート電極形成予定領域
をマスクして前記第１及び第２の電極材料膜並びに第２
の絶縁膜を選択的にエッチングしてメモリセルゲート電
極を形成する工程と、前記メモリセルゲート電極をマス
クにして基板表面に選択的に不純物を導入し、前記メモ
リセル領域のソース・ドレイン領域を形成する工程と、
メモリセル領域に第１の層間絶縁膜をパターン形成する
工程と、前記周辺トランジスタ領域の前記第２の電極材
料膜と第２の絶縁膜を除去する工程と、周辺トランジス
タ領域に第３の絶縁膜を形成する工程と、周辺トランジ
スタ領域に第３の電極材料膜を形成しパターニングして
周辺ゲート電極を形成する工程と、周辺トランジスタ領
域のソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする。

【００１６】

【作用】本発明においては、メモリセルゲート電極を形
成する際に、周辺トランジスタ領域の全域もマスクして
第１及び第２の電極材料膜等のエッチングしているの
で、この工程の後には、周辺トランジスタ領域に第２の
電極材料膜が残存している。このため、次工程で、不純
物導入によりメモリセル領域にソース・ドレイン領域を
形成する際に、周辺トランジスタ領域では、この第２の
電極材料膜を不純物に対するマスクとして使用すること
ができる。このため、メモリセル領域のソース・ドレイ
ン領域を形成するためのフォトリソグラフィ工程は不要
である。

【００１７】また、メモリセル領域のフローティング電
極上の第２の絶縁膜と周辺トランジスタ領域の第３の絶
縁膜（ゲート絶縁膜）とは、別個の工程で形成している
ので、夫々膜厚を任意に制御することができる。

【００１８】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１９】図１乃至図８は本発明の第１の実施例に係
る不揮発性半導体記憶装置の製造方法を工程順に示す断
面図である。

【００２０】先ず、図１に示すように、例えば、Ｐ型の
シリコン基板１の表面に既知の方法により、厚さが例え
ば8000Åのフィールド酸化膜２と、厚さが例えば200Å
の第１の酸化膜３を形成した後、メモリセル部２０に、
Ｎ型不純物をドーピングした第１の多結晶シリコン膜４
を例えば2000Åの厚さでパターン形成する。次いで、周
辺回路部２１に形成されていた第１の酸化膜３を除去す
る。

【００２１】次に、図２に示すように、第１の多結晶シ
リコン膜４の表面を、例えば、1150℃の高温で酸化し、
厚さが例えばシリコン基板上で200Åの第２の酸化膜５
Ａ、５Ｂを形成する。更に、第２の酸化膜５Ａ、５Ｂ上
に厚さが例えば3000ÅのＮ型不純物をドーピングした第
２の多結晶シリコン膜６を成長させ、レジスト等のパタ
ーニングマスク７をメモリセル部２０のトランジスタの
ゲート部分と周辺回路部２１の全域を覆うように選択的
に形成する。

【００２２】続いて、図３に示すように、パターニング
マスク７をマスクにしてメモリセル部２０の多結晶シリ
コン膜４，６及び酸化膜５Ａを選択的にエッチングし、
ゲート電極部を形成する。次いで、パターニングマスク
７を除去した後に、前記ゲート電極部をマスクとしてヒ
素等のＮ型不純物を基板表面にドーピングし、例えば、
900℃の熱処理を加えることにより、メモリセル部２０
にセルソース領域８とセルドレイン領域９とを形成す
る。

【００２３】続いて、図４に示すように、全面に厚さが
例えば5000ÅのＴＥＯＳＢＰＳＧ膜等からなる第１の層
間絶縁膜１０を堆積させ、十分な熱処理を加えて第１の
層間絶縁膜１０の表面を平坦化した後、レジスト等のパ
ターニングマスク１１をメモリセル部２０を覆うように
パターン形成する。

【００２４】次に、図５に示すように、このパターニン
グマスク１１をマスクにして周辺回路部２１の第１の層
間絶縁膜１０と、第２の多結晶シリコン膜６と、第２の
酸化膜５Ｂとを選択的にエッチングして除去する。

【００２５】続いて、パターニングマスク１１を除去し
た後、図６に示すように、周辺回路部２１のゲート部分
となる領域に、例えば900℃のスチーム雰囲気中で、厚
さが200Åの第３の酸化膜１２を形成する。次に、例え
ばＮ型不純物をドーピングした厚さが3000Åの第３の多
結晶シリコン膜１３を全面に成長させ、更に周辺回路部
２１のゲート電極となる部分に、レジスト等からなるパ
ターニングマスク１４を選択的に形成する。

【００２６】次に、図７に示すように、パターニングマ
スク１４をマスクにして第３の多結晶シリコン膜１３を
エッチングすることにより、残存する多結晶シリコン膜
１３で周辺回路部２１のトランジスタのゲート電極を形
成する。その後、パターニングマスク１４を除去した
後、多結晶シリコン膜１３（ゲート電極部）をマスクと
して不純物を基板表面に導入し、熱処理することによ
り、周辺回路部２１にソース・ドレイン領域１５、１６
を形成する。

【００２７】最後に、図８に示すように、厚さが例えば
5000ÅのＴＥＯＳＢＰＳＧ膜等からなる第２の層間絶縁
膜１７を全面に堆積させ、十分な熱処理を加えて第２の
層間膜１７の表面を平坦化した後に、この層間絶縁膜１
７にコンタクト孔１８を開孔し、例えば、アルミニウム
等により金属配線１９をパターン形成する。これによ
り、図８に示す構造の半導体記憶装置が製造される。

【００２８】従来、メモリセル部２０のソース・ドレイ
ン領域８，９を形成するために別段のＰＲ工程が必要だ
ったのに対して、本実施例においては、このソース・ド
レイン領域８，９を形成するための専用のＰＲ工程が不
要である。即ち、本実施例においては、メモリセル部２
０のソース・ドレイン領域８，９に不純物導入を行うと
きに、メモリセル部２０のゲートを形成する際に周辺回
路部２１を覆うようにしてパターン形成した第２の多結
晶シリコン膜６をそのままマスクとして用いることがで
き、メモリセル部２０のソース・ドレイン領域８，９に
不純物導入を行うための専用のＰＲ工程を設ける必要が
ない。また、メモリセル部２０と周辺回路部２１に夫々
所望の膜厚の第２の酸化膜５Ａと第３の酸化膜１２を形
成することができる。

【００２９】次に、本発明の第２の実施例について説明
する。

【００３０】図９乃至図１４は本発明の第２の実施例方
法を工程順に示す断面図である。先ず、図９に示すよう
に、メモリセル部２０のゲート部と周辺回路部２１の全
域に第２の多結晶シリコン膜６をパターニングし、メモ
リセル部２０のソース・ドレイン領域８，９を形成する
ところまでは、第１の実施例と同様で、この図９は図３
に対応する。

【００３１】次に、図１０に示すように、例えば、900
℃の乾燥酸素雰囲気中で側面酸化膜２２を例えば180Å
の厚さで形成した後、厚さが例えば5000ÅのＴＥＯＳＢ
ＰＳＧ膜等からなる第１の層間絶縁膜１０を全面に堆積
させ、十分な熱処理を加えて第１の層間絶縁膜１０の表
面を平坦化する。そして、厚さが例えば500Åの窒化膜
２３を全面に堆積させた後、周辺回路部２１のみを露出
させるように、レジスト等からなるパターニングマスク
１１を選択的に形成する。

【００３２】次に、図１１に示すように、パターニング
マスク１１をマスクにして、周辺回路部２１の窒化膜２
３、層間絶縁膜１０、側面酸化膜２２及び多結晶シリコ
ン膜６を選択的にエッチングして除去する。次いで、パ
ターニングマスク１１を除去した後、周辺回路部２１の
第２の酸化膜５Ｂを除去する。そして、周辺回路部２１
に厚さが例えば180Åの第３の酸化膜１２を形成した
後、第３の多結晶シリコン膜１３を厚さが例えば3000Å
で全面に形成した後、周辺回路部２１のゲート部を覆う
ようにして、レジスト等のパターニングマスク１４を選
択的に形成する。

【００３３】続いて、図１２に示すように、パターニン
グマスク１４をマスクにして多結晶シリコン膜１３をエ
ッチングし、周辺回路部２１のゲートを形成する。その
後、パターニングマスク１４を除去した後、多結晶シリ
コン膜１３（ゲート電極）をマスクとして、基板表面に
リン等のＮ型不純物を例えば３×１０¹³cm^-2のように低
濃度でドーピングし、周辺回路部２１に不純物濃度が低
い周辺ソース領域２４と不純物濃度が低い周辺ドレイン
領域２５を形成する。その後、全面に、例えば、減圧化
学的気相成長法により、厚さが2000Åの形状性が良い層
間絶縁膜２６を堆積する。

【００３４】引き続き、図１３に示すように、この形状
性がよい層間絶縁膜２６をエッチングバックし、周辺回
路部２１の第３の多結晶シリコン膜１３の側壁にのみ絶
縁膜１３をサイドウォールとして残す。次に、ヒ素等の
Ｎ型不純物を、例えば５×１０¹⁵cm^-2のように、高濃度
でドーピングし、周辺回路部２１に周辺ソース領域１５
及び周辺ドレイン領域１６を形成する。

【００３５】最後に、図１４に示すように、厚さが例え
ば5000ÅのＴＥＯＳＢＰＳＧ膜等からなる第２の層間絶
縁膜１７を全面に堆積し、十分な熱処理を加えてこの第
２の層間絶縁膜１７の表面を平坦化する。その後、層間
絶縁膜１７にコンタクト孔１８を設け、例えば、アルミ
ニウム等の金属配線１９をパターン形成することによ
り、本実施例の半導体記憶装置が製造される。

【００３６】この第２の実施例の特徴は、メモリセル部
２０のフローティングゲート４の側壁を側面酸化膜２２
が覆い、且つ、メモリセル部２１の第１の層間絶縁膜上
に窒化膜２３が存在することと、周辺回路部２１のソー
ス・ドレイン領域１５，１６において、ゲート側壁より
に不純物濃度が低いソース・ドレイン領域２４，２５が
存在することである。

【００３７】このようにすると、メモリセル部は半導体
チップ外部からのナトリウムイオン等の侵入イオンを防
ぐことができるため、情報の記憶保持特性が１ケタ向上
するという効果が得られる。

【００３８】また、周辺回路部のトランジスタのソース
・ドレイン間の耐圧が従来１２Ｖであったものが、１４
Ｖに向上するため、周辺回路部のトランジスタのゲート
長を従来1.4μｍであったものを1.0μｍに縮少でき、こ
の結果、チップサイズの小型化が可能である。

【００３９】

【発明の効果】以上説明したように、本発明はメモリセ
ル領域のゲートを形成するエッチング工程において、周
辺トランジスタ領域に第２の電極材料膜をパターニング
して残しているので、メモリセル部のソース・ドレイン
領域に不純物を導入するときに、この第２の電極材料膜
をそのままマスクとして用いることができる。このた
め、従来のように、メモリセル領域のソース・ドレイン
領域を形成するために専用のＰＲ工程を設ける必要がな
くなり、周辺トランジスタ領域のソース・ドレインとメ
モリセル領域のソース・ドレイン領域とを別々の条件で
形成することが可能となる。また、メモリセル領域のフ
ローティングゲート上の絶縁膜と周辺トランジスタ領域
のゲート絶縁膜とを別々の工程で形成しているので、夫
々所望の厚さに制御することができるという効果も奏す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第１工程を示す断面図である。

【図２】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第２工程を示す断面図である。

【図３】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第３工程を示す断面図である。

【図４】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第４工程を示す断面図である。

【図５】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第５工程を示す断面図である。

【図６】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第６工程を示す断面図である。

【図７】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第７工程を示す断面図である。

【図８】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法の第８工程を示す断面図である。

【図９】本発明の第２の実施例に係る不揮発性半導体記
憶装置の製造方法の第１工程を示す断面図である。

【図１０】本発明の第２の実施例に係る不揮発性半導体
記憶装置の製造方法の第２工程を示す断面図である。

【図１１】本発明の第２の実施例に係る不揮発性半導体
記憶装置の製造方法の第３工程を示す断面図である。

【図１２】本発明の第２の実施例に係る不揮発性半導体
記憶装置の製造方法の第４工程を示す断面図である。

【図１３】本発明の第２の実施例に係る不揮発性半導体
記憶装置の製造方法の第５工程を示す断面図である。

【図１４】本発明の第２の実施例に係る不揮発性半導体
記憶装置の製造方法の第６工程を示す断面図である。

【図１５】従来の不揮発性半導体記憶装置の製造方法の
第１工程を示す断面図である。

【図１６】従来の不揮発性半導体記憶装置の製造方法の
第２工程を示す断面図である。

【図１７】従来の不揮発性半導体記憶装置の製造方法の
第３工程を示す断面図である。

【図１８】従来の不揮発性半導体記憶装置の製造方法の
第４工程を示す断面図である。

【図１９】従来の不揮発性半導体記憶装置の製造方法の
第５工程を示す断面図である。

【図２０】従来の不揮発性半導体記憶装置の製造方法の
第６工程を示す断面図である。

【図２１】従来の不揮発性半導体記憶装置の製造方法の
第７工程を示す断面図である。

【符号の説明】

１；シリコン基板 ２；フィールド酸化膜 ３；第１の酸化膜 ４；第１の多結晶シリコン膜 ５Ａ，５Ｂ；第２の酸化膜 ６；第２の多結晶シリコン膜 ７，１１，１４；パターニングマスク ８；セルソース領域 ９；セルドレイン領域 １０；第１の層間絶縁膜 １２；第３の酸化膜 １３；第３の多結晶シリコン膜 １５；周辺ソース領域 １６；周辺ソース・ドレイン領域 １７；第２の層間絶縁膜 １８；コンタクト孔 １９；金属配線 ２０；メモリセル部 ２１；周辺回路部 ２２；側面酸化膜 ２３；窒化膜 ２４；不純物濃度の低い周辺ソース領域 ２５；不純物濃度の低い周辺ドレイン領域 ２６；形状性のよい層間絶縁膜 ２７；層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルトランジスタと、周辺回路用
   トランジスタとを同一基板上に形成する２層ゲート電極
   構造の不揮発性半導体記憶装置の製造方法において、シ
   リコン基板の表面に素子分離絶縁膜を形成し、メモリセ
   ル領域に第１の絶縁膜を形成する工程と、メモリセル領
   域に第１の電極材料膜をパターン形成する工程と、第２
   の絶縁膜を形成する工程と、第２の電極材料膜を全面に
   形成する工程と、周辺トランジスタ領域の全域及びメモ
   リセル領域のゲート電極形成予定領域をマスクして前記
   第１及び第２の電極材料膜並びに第２の絶縁膜を選択的
   にエッチングしてメモリセルゲート電極を形成する工程
   と、前記メモリセルゲート電極をマスクにして基板表面
   に選択的に不純物を導入し、前記メモリセル領域のソー
   ス・ドレイン領域を形成する工程と、メモリセル領域に
   第１の層間絶縁膜をパターン形成する工程と、前記周辺
   トランジスタ領域の前記第２の電極材料膜と第２の絶縁
   膜を除去する工程と、周辺トランジスタ領域に第３の絶
   縁膜を形成する工程と、周辺トランジスタ領域に第３の
   電極材料膜を形成しパターニングして周辺ゲート電極を
   形成する工程と、周辺トランジスタ領域のソース・ドレ
   イン領域を形成する工程とを有することを特徴とする不
   揮発性半導体記憶装置の製造方法。
2. 【請求項２】 前記周辺トランジスタ領域のソース・ド
   レイン領域を形成する工程は、前記周辺ゲート電極をマ
   スクとして基板表面に低濃度で不純物を選択的に導入す
   ることにより低濃度ソース・ドレイン領域を形成する工
   程と、前記周辺ゲート電極の側壁に側壁絶縁膜を形成す
   る工程と、前記周辺ゲート電極及び側壁絶縁膜をマスク
   として基板表面に高濃度で不純物を選択的に導入するこ
   とにより高濃度ソース・ドレイン領域を形成する工程と
   を有することを特徴とする請求項１に記載の不揮発性半
   導体記憶装置の製造方法。