JP3231136B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、例えば、フローティングゲートとコントロー
ルゲートの複合ゲート構造を有するフローティングゲー
ト型不揮発性半導体記憶装置の製造方法に適用して特に
好適なものである。
法に関し、例えば、フローティングゲートとコントロー
ルゲートの複合ゲート構造を有するフローティングゲー
ト型不揮発性半導体記憶装置の製造方法に適用して特に
好適なものである。
【０００２】
【従来の技術】従来、フローティングゲート型不揮発性
半導体記憶装置の製造プロセスに多結晶シリコン２層プ
ロセスが用いられている。この従来の多結晶シリコン２
層プロセスを、一括消去型ＥＥＰＲＯＭ等のフラッシュ
メモリの製造方法を例にとって図３及び図４を参照して
説明する。
半導体記憶装置の製造プロセスに多結晶シリコン２層プ
ロセスが用いられている。この従来の多結晶シリコン２
層プロセスを、一括消去型ＥＥＰＲＯＭ等のフラッシュ
メモリの製造方法を例にとって図３及び図４を参照して
説明する。
【０００３】図３及び図４の各図において、メモリセル
を形成するセルアレイ領域を左側に、通常のＭＯＳトラ
ンジスタを形成する周辺回路領域を右側に夫々示す。
を形成するセルアレイ領域を左側に、通常のＭＯＳトラ
ンジスタを形成する周辺回路領域を右側に夫々示す。
【０００４】まず、図３（ａ）に示すように、シリコン
基板２００の表面にＬＯＣＯＳ法によりフィールド酸化
膜２０１を形成した後、素子形成領域に１００Å程度の
膜厚のシリコン酸化膜からなるトンネル絶縁膜２０２を
形成する。次に、全面に第１の多結晶シリコン膜２０３
を堆積し、これをフローティングゲートのパターンに加
工するために、セルアレイ領域においてレジスト２０４
をパターン形成する。
基板２００の表面にＬＯＣＯＳ法によりフィールド酸化
膜２０１を形成した後、素子形成領域に１００Å程度の
膜厚のシリコン酸化膜からなるトンネル絶縁膜２０２を
形成する。次に、全面に第１の多結晶シリコン膜２０３
を堆積し、これをフローティングゲートのパターンに加
工するために、セルアレイ領域においてレジスト２０４
をパターン形成する。
【０００５】次に、図３（ｂ）に示すように、このレジ
スト２０４をマスクとして第１の多結晶シリコン膜２０
３を選択的にエッチングし、周辺回路領域の第１の多結
晶シリコン膜２０３を除去するとともに、セルアレイ領
域にフローティングゲート２０３′を形成する。しかる
後、全面に膜厚２００Å程度のＯＮＯ膜２０５を形成す
る。
スト２０４をマスクとして第１の多結晶シリコン膜２０
３を選択的にエッチングし、周辺回路領域の第１の多結
晶シリコン膜２０３を除去するとともに、セルアレイ領
域にフローティングゲート２０３′を形成する。しかる
後、全面に膜厚２００Å程度のＯＮＯ膜２０５を形成す
る。
【０００６】次に、図３（ｃ）に示すように、セルアレ
イ領域の全体をレジスト２０６で覆い、このレジスト２
０６をマスクとして周辺回路領域のＯＮＯ膜２０５をド
ライエッチングにより除去する。
イ領域の全体をレジスト２０６で覆い、このレジスト２
０６をマスクとして周辺回路領域のＯＮＯ膜２０５をド
ライエッチングにより除去する。
【０００７】次に、図３（ｄ）に示すように、レジスト
２０６を除去した後、周辺回路領域のトンネル絶縁膜２
０２を除去する。
２０６を除去した後、周辺回路領域のトンネル絶縁膜２
０２を除去する。
【０００８】次に、図４（ａ）に示すように、周辺回路
領域にシリコン酸化膜からなるゲート絶縁膜２０７を形
成する。
領域にシリコン酸化膜からなるゲート絶縁膜２０７を形
成する。
【０００９】次に、図４（ｂ）に示すように、全面に第
２の多結晶シリコン膜２０８を堆積する。
２の多結晶シリコン膜２０８を堆積する。
【００１０】この後、セルアレイ領域では第２の多結晶
シリコン膜２０８をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜２０８
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板２００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
シリコン膜２０８をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜２０８
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板２００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
【００１１】
【発明が解決しようとする課題】上述した従来の多結晶
シリコン２層プロセスでは、図３（ｃ）に示す工程にお
いて、周辺回路領域のＯＮＯ膜２０５をドライエッチン
グにより除去する際、ＯＮＯ膜２０５の下地が薄いシリ
コン酸化膜からなるトンネル絶縁膜２０２であるため、
ＯＮＯ膜２０５のドライエッチングに対するこのトンネ
ル絶縁膜２０２の選択性が低く、この結果、このドライ
エッチングによりトンネル絶縁膜２０２までエッチング
してしまって、更に、シリコン基板２００にダメージを
与えてしまう場合があった。
シリコン２層プロセスでは、図３（ｃ）に示す工程にお
いて、周辺回路領域のＯＮＯ膜２０５をドライエッチン
グにより除去する際、ＯＮＯ膜２０５の下地が薄いシリ
コン酸化膜からなるトンネル絶縁膜２０２であるため、
ＯＮＯ膜２０５のドライエッチングに対するこのトンネ
ル絶縁膜２０２の選択性が低く、この結果、このドライ
エッチングによりトンネル絶縁膜２０２までエッチング
してしまって、更に、シリコン基板２００にダメージを
与えてしまう場合があった。
【００１２】このため、周辺回路領域に形成するＭＯＳ
トランジスタの特性が悪くなるという問題があった。
トランジスタの特性が悪くなるという問題があった。
【００１３】そこで、本発明の目的は、フラッシュメモ
リ等を製造するための多結晶シリコン２層プロセスにお
いて、シリコン基板にダメージを与えることなく周辺回
路領域のＯＮＯ膜を確実に除去することができる半導体
記憶装置の製造方法を提供することである。
リ等を製造するための多結晶シリコン２層プロセスにお
いて、シリコン基板にダメージを与えることなく周辺回
路領域のＯＮＯ膜を確実に除去することができる半導体
記憶装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、２層の多結晶シリコンゲートが絶
縁膜を介して積層された構造を有する素子を形成する第
１の領域と１層の多結晶シリコンゲートを有する素子を
形成する第２の領域とを備えた半導体記憶装置の製造方
法において、前記第１の領域及び前記第２の領域の半導
体基板上に第１の絶縁膜を形成する工程と、この第１の
絶縁膜の上に第１の多結晶シリコン膜を形成する工程
と、前記第２の領域の全部を覆うとともに、前記第１の
領域では第１のゲートのパターンに第１のレジストを形
成する工程と、この第１のレジストをマスクとして前記
第１の多結晶シリコン膜を選択的に除去する工程と、前
記第１のレジストを除去した後、全面に第２の絶縁膜を
形成する工程と、前記第１の領域の全部を覆う第２のレ
ジストを形成する工程と、この第２のレジストをマスク
として前記第２の領域の前記第２の絶縁膜及び前記第１
の多結晶シリコン膜を除去する工程と、前記第２のレジ
ストを除去した後、前記第２の領域の前記第１の絶縁膜
を除去する工程と、前記第２の領域の前記半導体基板上
に第３の絶縁膜を形成する工程と、全面に第２の多結晶
シリコン膜を形成する工程と、この第２の多結晶シリコ
ン膜を、前記第１の領域では第２のゲートのパターン
に、前記第２の領域では第３のゲートのパターンに夫々
加工する工程とを有する。
ために、本発明では、２層の多結晶シリコンゲートが絶
縁膜を介して積層された構造を有する素子を形成する第
１の領域と１層の多結晶シリコンゲートを有する素子を
形成する第２の領域とを備えた半導体記憶装置の製造方
法において、前記第１の領域及び前記第２の領域の半導
体基板上に第１の絶縁膜を形成する工程と、この第１の
絶縁膜の上に第１の多結晶シリコン膜を形成する工程
と、前記第２の領域の全部を覆うとともに、前記第１の
領域では第１のゲートのパターンに第１のレジストを形
成する工程と、この第１のレジストをマスクとして前記
第１の多結晶シリコン膜を選択的に除去する工程と、前
記第１のレジストを除去した後、全面に第２の絶縁膜を
形成する工程と、前記第１の領域の全部を覆う第２のレ
ジストを形成する工程と、この第２のレジストをマスク
として前記第２の領域の前記第２の絶縁膜及び前記第１
の多結晶シリコン膜を除去する工程と、前記第２のレジ
ストを除去した後、前記第２の領域の前記第１の絶縁膜
を除去する工程と、前記第２の領域の前記半導体基板上
に第３の絶縁膜を形成する工程と、全面に第２の多結晶
シリコン膜を形成する工程と、この第２の多結晶シリコ
ン膜を、前記第１の領域では第２のゲートのパターン
に、前記第２の領域では第３のゲートのパターンに夫々
加工する工程とを有する。
【００１５】本発明の別の態様では、２層の多結晶シリ
コンゲートが絶縁膜を介して積層された構造を有する素
子を形成する第１の領域と１層の多結晶シリコンゲート
を有する素子を形成する第２の領域とを備えた半導体記
憶装置の製造方法において、前記第１の領域及び前記第
２の領域の半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜の上に第１の多結晶シリコン膜を
形成する工程と、前記第２の領域の全部を覆うととも
に、前記第１の領域では第１のゲートのパターンに第１
のレジストを形成する工程と、この第１のレジストをマ
スクとして前記第１の多結晶シリコン膜を選択的に除去
する工程と、前記第１のレジストを除去した後、全面に
第２の絶縁膜を形成する工程と、前記第１の領域の全部
を覆う第２のレジストを形成する工程と、この第２のレ
ジストをマスクとして、前記第２の領域の前記第２の絶
縁膜、前記第１の多結晶シリコン膜及び前記第１の絶縁
膜を除去する工程と、前記第２のレジストを除去した
後、前記第２の領域の前記半導体基板上に第３の絶縁膜
を形成する工程と、全面に第２の多結晶シリコン膜を形
成する工程と、この第２の多結晶シリコン膜を、前記第
１の領域では第２のゲートのパターンに、前記第２の領
域では第３のゲートのパターンに夫々加工する工程とを
有する。
コンゲートが絶縁膜を介して積層された構造を有する素
子を形成する第１の領域と１層の多結晶シリコンゲート
を有する素子を形成する第２の領域とを備えた半導体記
憶装置の製造方法において、前記第１の領域及び前記第
２の領域の半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜の上に第１の多結晶シリコン膜を
形成する工程と、前記第２の領域の全部を覆うととも
に、前記第１の領域では第１のゲートのパターンに第１
のレジストを形成する工程と、この第１のレジストをマ
スクとして前記第１の多結晶シリコン膜を選択的に除去
する工程と、前記第１のレジストを除去した後、全面に
第２の絶縁膜を形成する工程と、前記第１の領域の全部
を覆う第２のレジストを形成する工程と、この第２のレ
ジストをマスクとして、前記第２の領域の前記第２の絶
縁膜、前記第１の多結晶シリコン膜及び前記第１の絶縁
膜を除去する工程と、前記第２のレジストを除去した
後、前記第２の領域の前記半導体基板上に第３の絶縁膜
を形成する工程と、全面に第２の多結晶シリコン膜を形
成する工程と、この第２の多結晶シリコン膜を、前記第
１の領域では第２のゲートのパターンに、前記第２の領
域では第３のゲートのパターンに夫々加工する工程とを
有する。
【００１６】本発明の好ましい態様では、フローティン
グゲート型不揮発性半導体記憶装置の製造方法であっ
て、前記第１のゲートがフローティングゲートであり、
前記第２のゲートがコントロールゲートであり、前記第
３のゲートがＭＯＳトランジスタのゲートである。
グゲート型不揮発性半導体記憶装置の製造方法であっ
て、前記第１のゲートがフローティングゲートであり、
前記第２のゲートがコントロールゲートであり、前記第
３のゲートがＭＯＳトランジスタのゲートである。
【００１７】本発明の更に好ましい態様では、前記第１
の絶縁膜がトンネル絶縁膜である。
の絶縁膜がトンネル絶縁膜である。
【００１８】
【作用】本発明においては、第２の領域の第２の絶縁膜
を例えばドライエッチングにより除去する際、その下地
に第１の多結晶シリコン膜を残しているので、この第１
の多結晶シリコン膜がエッチングストッパーとして作用
し、基板にまでエッチングダメージを与えることが確実
に防止される。また、第１の多結晶シリコン膜を例えば
ドライエッチングにより除去する際には、その下地の第
１の絶縁膜が薄い場合であっても、それらの間に比較的
大きなエッチング選択比を設定することができるので、
下地の第１の絶縁膜が不測にエッチングされることを防
止することができて、やはり、基板にエッチングダメー
ジを与えることを防止することができる。
を例えばドライエッチングにより除去する際、その下地
に第１の多結晶シリコン膜を残しているので、この第１
の多結晶シリコン膜がエッチングストッパーとして作用
し、基板にまでエッチングダメージを与えることが確実
に防止される。また、第１の多結晶シリコン膜を例えば
ドライエッチングにより除去する際には、その下地の第
１の絶縁膜が薄い場合であっても、それらの間に比較的
大きなエッチング選択比を設定することができるので、
下地の第１の絶縁膜が不測にエッチングされることを防
止することができて、やはり、基板にエッチングダメー
ジを与えることを防止することができる。
【００１９】
【実施例】以下、本発明を実施例につき図１及び図２を
参照して説明する。
参照して説明する。
【００２０】図１及び図２は、本発明をフラッシュメモ
リの製造方法に適用した実施例を示すものである。これ
らの図においては、図３及び図４に示した従来例と同
様、メモリセルを形成するセルアレイ領域を左側に、通
常のＭＯＳトランジスタを形成する周辺回路領域を右側
に夫々示す。
リの製造方法に適用した実施例を示すものである。これ
らの図においては、図３及び図４に示した従来例と同
様、メモリセルを形成するセルアレイ領域を左側に、通
常のＭＯＳトランジスタを形成する周辺回路領域を右側
に夫々示す。
【００２１】本実施例においては、まず、図１（ａ）に
示すように、シリコン基板１００の素子分離領域にＬＯ
ＣＯＳ法により膜厚３００〜５００ｎｍ程度のフィール
ド酸化膜１０１を形成した後、素子形成領域に１０〜１
２ｎｍ程度の膜厚のシリコン酸化膜からなるトンネル絶
縁膜１０２を形成する。次に、全面に１５０ｎｍ程度の
膜厚の第１の多結晶シリコン膜１０３を堆積する。そし
て、セルアレイ領域では、この第１の多結晶シリコン膜
１０３をフローティングゲートのパターンに加工するた
めのレジスト１０４をパターン形成し、周辺回路領域で
は、その全体をレジスト１０４で覆う。
示すように、シリコン基板１００の素子分離領域にＬＯ
ＣＯＳ法により膜厚３００〜５００ｎｍ程度のフィール
ド酸化膜１０１を形成した後、素子形成領域に１０〜１
２ｎｍ程度の膜厚のシリコン酸化膜からなるトンネル絶
縁膜１０２を形成する。次に、全面に１５０ｎｍ程度の
膜厚の第１の多結晶シリコン膜１０３を堆積する。そし
て、セルアレイ領域では、この第１の多結晶シリコン膜
１０３をフローティングゲートのパターンに加工するた
めのレジスト１０４をパターン形成し、周辺回路領域で
は、その全体をレジスト１０４で覆う。
【００２２】次に、図１（ｂ）に示すように、レジスト
１０４をマスクとして第１の多結晶シリコン膜１０３を
エッチングし、セルアレイ領域にフローティングゲート
１０３′を形成する。しかる後、全面にＯＮＯ膜（ bot
tom 酸化膜１０ｎｍ程度、窒化膜５ｎｍ程度、top 酸化
膜５ｎｍ程度）１０５を形成する。
１０４をマスクとして第１の多結晶シリコン膜１０３を
エッチングし、セルアレイ領域にフローティングゲート
１０３′を形成する。しかる後、全面にＯＮＯ膜（ bot
tom 酸化膜１０ｎｍ程度、窒化膜５ｎｍ程度、top 酸化
膜５ｎｍ程度）１０５を形成する。
【００２３】次に、図１（ｃ）に示すように、セルアレ
イ領域の全体をレジスト１０６で覆い、このレジスト１
０６をマスクとして周辺回路領域のＯＮＯ膜１０５をド
ライエッチングにより除去する。
イ領域の全体をレジスト１０６で覆い、このレジスト１
０６をマスクとして周辺回路領域のＯＮＯ膜１０５をド
ライエッチングにより除去する。
【００２４】次に、図１（ｄ）に示すように、周辺回路
領域の第１の多結晶シリコン膜１０３を、酸化膜との選
択性が高い（選択比１０〜３０対１）ガス、例えばＣＦ
4 を用いてエッチング除去する。
領域の第１の多結晶シリコン膜１０３を、酸化膜との選
択性が高い（選択比１０〜３０対１）ガス、例えばＣＦ
4 を用いてエッチング除去する。
【００２５】次に、図１（ｅ）に示すように、レジスト
１０６を除去した後、ウェット処理にて周辺回路領域の
トンネル絶縁膜１０２を除去する。この処理は、ＯＮＯ
膜１０５の窒化膜上の酸化膜（top 酸化膜）がウェット
エッチされにくいことを利用している。
１０６を除去した後、ウェット処理にて周辺回路領域の
トンネル絶縁膜１０２を除去する。この処理は、ＯＮＯ
膜１０５の窒化膜上の酸化膜（top 酸化膜）がウェット
エッチされにくいことを利用している。
【００２６】次に、図２（ａ）に示すように、周辺回路
領域に熱酸化により膜厚１０〜３０ｎｍ程度のシリコン
酸化膜からなるゲート絶縁膜１０７を形成する。
領域に熱酸化により膜厚１０〜３０ｎｍ程度のシリコン
酸化膜からなるゲート絶縁膜１０７を形成する。
【００２７】次に、図２（ｂ）に示すように、全面に１
５０ｎｍ程度の膜厚の第２の多結晶シリコン膜１０８を
堆積する。
５０ｎｍ程度の膜厚の第２の多結晶シリコン膜１０８を
堆積する。
【００２８】この後、セルアレイ領域では第２の多結晶
シリコン膜１０８をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜１０８
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板１００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
シリコン膜１０８をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜１０８
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板１００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
【００２９】上述した実施例では、図１（ｃ）に示す工
程において、周辺回路領域のＯＮＯ膜１０５をドライエ
ッチングにより除去する際、その下地に第１の多結晶シ
リコン膜１０３を残しているので、この第１の多結晶シ
リコン膜１０３がエッチングストッパーとして作用し、
従来のように、薄いトンネル絶縁膜１０２がエッチング
されてしまってシリコン基板１００にダメージを与える
ことが確実に防止される。また、第１の多結晶シリコン
膜１０３をエッチングする際には、酸化膜に対する選択
比が高いガスを用いてドライエッチングを行うことによ
り、やはり、薄いトンネル絶縁膜１０２がエッチングさ
れてしまってシリコン基板１００にダメージを与えるこ
とを防止することができる。
程において、周辺回路領域のＯＮＯ膜１０５をドライエ
ッチングにより除去する際、その下地に第１の多結晶シ
リコン膜１０３を残しているので、この第１の多結晶シ
リコン膜１０３がエッチングストッパーとして作用し、
従来のように、薄いトンネル絶縁膜１０２がエッチング
されてしまってシリコン基板１００にダメージを与える
ことが確実に防止される。また、第１の多結晶シリコン
膜１０３をエッチングする際には、酸化膜に対する選択
比が高いガスを用いてドライエッチングを行うことによ
り、やはり、薄いトンネル絶縁膜１０２がエッチングさ
れてしまってシリコン基板１００にダメージを与えるこ
とを防止することができる。
【００３０】なお、上述した実施例では、トンネル絶縁
膜１０２の除去をウェット処理で行ったが、これもレジ
スト１０６をマスクとしたドライ処理で行うようにする
と、周辺回路領域におけるＯＮＯ膜１０５、第１の多結
晶シリコン膜１０３及びトンネル絶縁膜１０２の除去
を、エッチングガスを変えるだけで一連の工程として実
施することが可能である。
膜１０２の除去をウェット処理で行ったが、これもレジ
スト１０６をマスクとしたドライ処理で行うようにする
と、周辺回路領域におけるＯＮＯ膜１０５、第１の多結
晶シリコン膜１０３及びトンネル絶縁膜１０２の除去
を、エッチングガスを変えるだけで一連の工程として実
施することが可能である。
【００３１】また、上述した実施例では、図１（ａ）に
示した工程において周辺回路領域の全部をレジスト１０
４により覆ったが、周辺回路領域でもＯＮＯ膜１０５を
利用する必要がある場合には、周辺回路領域においてそ
のＯＮＯ膜１０５を利用する必要がある部分のみはレジ
スト１０４で覆わず、その部分に形成された第１の多結
晶シリコン膜１０３は、図１（ｂ）に示した工程のエッ
チングにより除去してしまっても良い。
示した工程において周辺回路領域の全部をレジスト１０
４により覆ったが、周辺回路領域でもＯＮＯ膜１０５を
利用する必要がある場合には、周辺回路領域においてそ
のＯＮＯ膜１０５を利用する必要がある部分のみはレジ
スト１０４で覆わず、その部分に形成された第１の多結
晶シリコン膜１０３は、図１（ｂ）に示した工程のエッ
チングにより除去してしまっても良い。
【００３２】更に、本発明は、上述した実施例のような
フローティングゲート型の不揮発性半導体記憶装置の製
造方法に限られず、例えば、制御ゲートと蓄積ゲートを
有する２層ポリシリコンＤＲＡＭ等の半導体記憶装置の
製造方法にも適用が可能である。
フローティングゲート型の不揮発性半導体記憶装置の製
造方法に限られず、例えば、制御ゲートと蓄積ゲートを
有する２層ポリシリコンＤＲＡＭ等の半導体記憶装置の
製造方法にも適用が可能である。
【００３３】
【発明の効果】本発明によれば、例えば、フラッシュメ
モリ製造時の多結晶シリコン２層プロセスにおいて、層
間絶縁膜としてのＯＮＯ膜が必要ない周辺回路領域にお
いて、基板にダメージを与えることなくＯＮＯ膜を確実
に除去することができる。
モリ製造時の多結晶シリコン２層プロセスにおいて、層
間絶縁膜としてのＯＮＯ膜が必要ない周辺回路領域にお
いて、基板にダメージを与えることなくＯＮＯ膜を確実
に除去することができる。
【図１】本発明の一実施例によるフラッシュメモリ製造
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
【図２】本発明の一実施例によるフラッシュメモリ製造
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
【図３】従来のフラッシュメモリ製造時の多結晶シリコ
ン２層プロセスを工程順に示す断面図である。
ン２層プロセスを工程順に示す断面図である。
【図４】従来のフラッシュメモリ製造時の多結晶シリコ
ン２層プロセスを工程順に示す断面図である。
ン２層プロセスを工程順に示す断面図である。
１００ シリコン基板 １０２ トンネル絶縁膜 １０３ 第１の多結晶シリコン膜 １０３′ フローティングゲート １０４ レジスト １０５ ＯＮＯ膜 １０６ レジスト １０８ 第２の多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−73774（ＪＰ，Ａ) 特開 平４−348072（ＪＰ，Ａ) 特開 平２−84776（ＪＰ，Ａ) 特開 平１−170049（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 481 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 ２層の多結晶シリコンゲートが絶縁膜を
介して積層された構造を有する素子を形成する第１の領
域と１層の多結晶シリコンゲートを有する素子を形成す
る第２の領域とを備えた半導体記憶装置の製造方法にお
いて、 前記第１の領域及び前記第２の領域の半導体基板上に第
１の絶縁膜を形成する工程と、 この第１の絶縁膜の上に第１の多結晶シリコン膜を形成
する工程と、 前記第２の領域の全部を覆うとともに、前記第１の領域
では第１のゲートのパターンに第１のレジストを形成す
る工程と、 この第１のレジストをマスクとして前記第１の多結晶シ
リコン膜を選択的に除去する工程と、 前記第１のレジストを除去した後、全面に第２の絶縁膜
を形成する工程と、 前記第１の領域の全部を覆う第２のレジストを形成する
工程と、 この第２のレジストをマスクとして前記第２の領域の前
記第２の絶縁膜及び前記第１の多結晶シリコン膜を除去
する工程と、 前記第２のレジストを除去した後、前記第２の領域の前
記第１の絶縁膜を除去する工程と、 前記第２の領域の前記半導体基板上に第３の絶縁膜を形
成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 この第２の多結晶シリコン膜を、前記第１の領域では第
２のゲートのパターンに、前記第２の領域では第３のゲ
ートのパターンに夫々加工する工程とを有することを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】 フローティングゲート型不揮発性半導体
記憶装置の製造方法であって、前記第１のゲートがフロ
ーティングゲートであり、前記第２のゲートがコントロ
ールゲートであり、前記第３のゲートがＭＯＳトランジ
スタのゲートであることを特徴とする請求項１に記載の
半導体記憶装置の製造方法。 - 【請求項３】 前記第１の絶縁膜がトンネル絶縁膜であ
ることを特徴とする請求項２に記載の半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12085193A JP3231136B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12085193A JP3231136B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310733A JPH06310733A (ja) | 1994-11-04 |
| JP3231136B2 true JP3231136B2 (ja) | 2001-11-19 |
Family
ID=14796524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12085193A Expired - Fee Related JP3231136B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231136B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0993036A1 (en) | 1998-10-09 | 2000-04-12 | STMicroelectronics S.r.l. | Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device |
| KR100424171B1 (ko) * | 2001-06-29 | 2004-03-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100937672B1 (ko) * | 2007-12-28 | 2010-01-19 | 주식회사 동부하이텍 | 비휘발성 메모리 소자의 제조방법 |
-
1993
- 1993-04-23 JP JP12085193A patent/JP3231136B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310733A (ja) | 1994-11-04 |
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