JP3405603B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に電荷蓄積層と制御ゲ−ト電極とを具備する半導体記
憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置としての不揮発性
半導体メモリの素子部の形成は、例えば図１０〜１３に
示すように行なわれていた。まず、図１０（ａ）に示す
ように、シリコン基板１０１の平坦に仕上げられた表面
に、熱酸化法によりシリコン酸化膜１０２を１０ｎｍの
厚さに形成した。続いて、図１０（ｂ）に示すように、
原料ガスとしてモノシランを用いたＬＰＣＶＤ法によ
り、シリコン酸化膜１０２上に多結晶シリコン膜を４０
０ｎｍの厚さに堆積し、その後、不純物としてリン
（Ｐ）を熱拡散させて、第１の導電性多結晶シリコン膜
１０３を形成した。

【０００３】次いで、導電性多結晶シリコン膜１０３上
に、原料ガスとしてジクロルシランと亜酸化窒素とを用
いたＬＰＣＶＤ法によって、シリコン酸化膜を１０ｎｍ
の厚さに堆積し、その後、原料ガスとしてジクロルシラ
ンとアンモニアガスとを用いたＬＰＣＶＤ法により、シ
リコン窒化膜を１０ｎｍの厚さに堆積し、さらに原料ガ
スとしてジクロルシランと亜酸化窒素とを用いたＬＰＣ
ＶＤ法により、シリコン酸化膜を５ｎｍの厚さに堆積す
ることで、図１０（ｃ）に示すように、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜の三層構造であるＯ
ＮＯ膜１０４を形成した。

【０００４】次に、図１０（ｄ）に示すように、第１の
導電性多結晶シリコン膜１０３を形成した際と同一の条
件でＬＰＣＶＤ法によって、ＯＮＯ膜上に多結晶シリコ
ン膜を２００ｎｍの厚さに堆積し、りん（Ｐ）を熱拡散
させて第２の導電性多結晶シリコン膜１０５を２００ｎ
ｍの厚さに形成し、その後更に、低抵抗配線材料である
タングステンシリサイド膜１０６をスパッタ法により２
００ｎｍの厚さに堆積した。

【０００５】次に、タングステンシリサイド膜１０６上
にフォトレジストを塗布し、写真触刻法を用いてフォト
レジスト膜をパターニングすることにより、図１１
（ａ）に示すように、レジストパタ−ン１０７を形成し
た。続いて、図１１（ｂ）に示すように、このレジスト
パタ−ン１０７をマスクとして用いて、タングステンシ
リサイド膜１０６、第２の導電性多結晶シリコン膜１０
５、ＯＮＯ膜１０４、第１の導電性多結晶シリコン膜１
０３を順にセルフライン的にドライエッチングにより選
択的に除去した。

【０００６】そして、レジストパターン１０７を除去し
た後、タングステンシリサイド膜１０６と第２の導電性
多結晶シリコン膜１０５とからなる制御ゲート電極の表
面と、第１の導電性多結晶シリコン膜の側面とに、熱酸
化法により第１のシリコン酸化膜１０９を形成した。そ
の後、イオン注入によりシリコン基板表面にソース及び
ドレインとなる拡散領域１０８を形成した（図１１
（ｃ））。なお、この第１のシリコン酸化膜１０９は、
イオン注入におけるマスクとしての役目も果たしてい
る。

【０００７】最後に、熱酸化法により第１のシリコン酸
化膜１０９上に更に第２のシリコン酸化膜１１０を形成
することにより、図１２に示すように、半導体記憶装置
の素子部を形成した。なお、図１３の（ａ）及び（ｂ）
は、第１のシリコン酸化膜１０９の代わりに耐酸化性の
強いシリコン窒化膜１１１を用いた場合を示し、シリコ
ン窒化膜１１１上にはシリコン酸化膜１１２が形成され
ている。この場合、シリコン基板表面に形成されるソー
ス及びドレインのイオン注入は、シリコン窒化膜１１１
をマスクして行なう。その後、窒素や酸素雰囲気にて不
純物の活性化のためのアニールを行ない、前記と同様に
して素子部が形成される。

【０００８】図１４及び図１５は、以上説明したような
従来技術によって構成されたメモリのセルアレイ構造を
示す。このうち図１４は、メモリセルアレイの等価回路
を示し、図１５（ａ）は、図１４の破線で囲まれた部分
のセルの平面図を示し、図１５（ｂ）は、図１５（ａ）
のＡ−Ａ´で切断したセルの断面図を示し、図１２と同
様の構成である。

【０００９】図１４及び図１５に示すメモリセルにおい
て、セルの高集積化に伴って微細化が進むと、配線長が
長くなるため配線抵抗が増大する。図１４におけるワー
ド線がそれに相当する。配線抵抗が増大してくると、セ
ルの動作スピードの低下などを招くため、低抵抗電極配
線材料が用いられてきた。しかしながら、不揮発性メモ
リにおいては、このワード線に相当する制御ゲート電極
の他に、電荷を蓄積させることを目的とした電荷蓄積層
がある。この電荷蓄積層の電荷を保持させるためには、
電荷蓄積層のまわりを保護する良質の絶縁膜を形成する
必要がある。従来の技術では、良質な絶縁膜として、熱
酸化膜やシリコン窒化膜などが用いられている。

【００１０】しかし、電荷蓄積層の保護膜として熱酸化
膜を用いた場合には、タングステンシリサイドなどの低
抵抗電極配線材料は、熱酸化で異常成長が発生するの
で、特にパターンが微細になるに従い、ＯＮＯ膜や第１
のゲート絶縁膜へのダメージ等の問題を起こしていた。
また、電荷蓄積層の保護膜としてシリコン窒化膜を用
い、ＯＮＯ膜及び第１のゲート絶縁膜にもシリコン窒化
膜を形成した場合には、シリコン窒化膜の存在のため、
エッチングによる電極加工の際に発生したＯＮＯ膜やゲ
ート酸化膜のダメージを熱酸化によって回復させること
が出来ず、デバイス性能としての電荷保持特性の低下を
生じていた。

【００１１】

【発明が解決しようとする課題】上述のように、従来に
おいては、セル電極を保護するために、熱酸化膜及びシ
リコン窒化膜のいずれの保護膜を用いてもデバイスの信
頼性の低下を招くものであり、今後の微細化にも対応出
来ないなどの問題があった。

【００１２】そこで、本発明は、信頼性の低下を招くこ
となく、微細化にも容易に対応出来、デバイス特性の向
上を図ることが可能な半導体記憶装置を提供することを
目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、この半導体基板上に形成
された第１のゲート絶縁膜と、この第１のゲート絶縁膜
上に形成された電荷蓄積層と、この電荷蓄積層上に形成
された第２のゲート絶縁膜と、この第２のゲート絶縁膜
上に形成された制御ゲート電極とを具備し、前記制御ゲ
ート電極の少なくとも一部は、高融点金属膜又は高融点
金属シリサイド膜により構成され、この高融点金属膜又
は高融点金属シリサイド膜の上面及び側面には、酸化防
止保護膜が形成され、前記第１のゲート絶縁膜上には、
酸化防止保護膜が形成されていないことを特徴とする半
導体記憶装置を提供する。

【００１４】本発明の半導体記憶装置において使用され
る酸化防止保護膜としては、窒化シリコン膜、窒化酸化
膜（オキシナイトライド膜）等の耐酸化性膜に限らず、
多結晶シリコン、単結晶シリコン、非晶質シリコン等の
酸化性膜をも使用することが可能である。多結晶シリコ
ン等の酸化性膜の場合、後の熱酸化工程においてそれ自
体酸化されるが、そのすべてが酸化される前に熱酸化が
終了すれば、酸化剤はそれ以上侵入することがなく、そ
のため電極に到達して異常酸化を生ずることがない。従
って、酸化防止保護膜として使用することが可能であ
る。

【００１５】そのため、多結晶シリコン等の酸化性膜を
用いる場合、その膜厚は、酸化の条件に依存するが、通
常、５０〜１００ｎｍが好ましい。本発明の半導体記憶
装置においては、制御ゲ−ト電極の少なくとも一部をな
す高融点金属膜又は高融点金属シリサイド膜の表面には
酸化防止保護膜が形成され、第１のゲ−ト絶縁膜上には
酸化防止保護膜が形成されていないことが必須要件であ
り、他の各層には、酸化防止保護膜が形成されていて
も、形成されていなくともよい。それは、第１のゲ−ト
絶縁膜が特に、ドライエッチングによるダメ−ジが問題
となり、後の熱酸化によるダメ−ジの回復が必要である
ためである。

【００１６】例えば、酸化防止保護膜は、制御ゲート電
極の側面及び上面のすべてに形成されてもよく、また、
第２のゲ−ト絶縁膜の側面に形成されていてもよい。ま
た、更には、電荷蓄積層の側面部にまで形成されていて
もよい。この場合、酸化防止保護膜は、第２のゲ−ト絶
縁膜が形成されていない電荷蓄積層の側面に沿って形成
される。

【００１７】

【作用】本発明の半導体記憶装置では、制御ゲート電極
の少なくとも１部を構成する低抵抗材料の表面に、酸化
を阻止することが可能な酸化防止保護膜を形成してい
る。そのため、電極の異常酸化による劣化を効果的に防
止することが可能である。また、一方、第１のゲート絶
縁膜に対しては、酸化防止保護膜を形成していない。そ
のため、後の熱酸化工程において、ドライエッチングに
よるダメージを回復することが可能である。このよう
に、本発明によると、信頼性の低下を招くことなく、微
細化にも容易に対応することが出来、デバイス特性の向
上を図ることが可能である。

【００１８】

【実施例】以下、本発明の種々の実施例について、図面
を参照して説明する。 実施例１ 図１は、本実施例に係る半導体記憶装置の製造工程を示
す断面図である。まず、図１（ａ）に示すように、シリ
コン基板２０１の平坦に仕上げられた表面に熱酸化法で
シリコン酸化膜２０２を１０ｎｍの厚さに形成した。続
いて原料ガスとしてモノシランを用いたＬＰＣＶＤ法に
より、シリコン酸化膜２０２上に多結晶シリコン膜２０
３を４００ｎｍの厚さ堆積し、その後、不純物としてリ
ン（Ｐ）を熱拡散させて、図１（ｂ）に示すように、第
１の導通性多結晶シリコン膜２０３を形成した。

【００１９】次いで、導電性の多結晶シリコン膜２０３
上にジクロルシランと亜酸化窒素とを原料ガスとして用
いたＬＰＣＶＤ法によって、シリコン酸化膜を１０ｎｍ
の厚さに堆積し、その後ジクロルシランとアンモニアガ
スを原料ガスとして用いたＬＰＣＶＤ法によって、シリ
コン窒化膜を１０ｎｍの厚さに堆積し、さらにジクロル
シランと亜酸化窒素とを原料ガスとして用いたＬＰＣＶ
Ｄ法により、シリコン酸化膜を５ｎｍの厚さに堆積する
ことで、図１（ｃ）に示すように、シリコン酸化膜／シ
リコン窒化膜／シリコン酸化膜の３層構造からなるＯＮ
Ｏ膜２０４を形成した。

【００２０】次に、図２（ａ）に示すように、第１の導
電性多結晶シリコン膜を形成さた際と同一の原料ガスを
用いた同一の条件のＬＰＣＶＤ法によって、多結晶シリ
コン膜をＯＮＯ膜２０４上に２００ｎｍの厚さに堆積
し、りん（Ｐ）を熱拡散させて第２の導電性多結晶シリ
コン膜２０５を２００ｎｍの厚さに形成した。その後、
低抵抗配線材料であるタングステンシリサイド膜２０６
をスパッタ法により２００ｎｍの厚さに堆積した。続い
て、図２（ｂ）に示すように、ジクロルシランとアンモ
ニアガスを原料ガスとして用いたＬＰＣＶＤ法により、
酸化防止保護膜、例えばシリコン窒化膜２０７を１００
ｎｍの厚さに堆積した。このシリコン窒化膜２０７は、
低抵抗配線材料の上面を被覆するために堆積したもので
ある。

【００２１】その後、図２（ｃ）に示すように、シリコ
ン窒化膜２０７上にフォトレジストを塗布し、写真触刻
法を用いてパターニングしてレジストパタ−ン２０８を
形成し、このレジストパタ−ン２０８をマスクとして用
いて、選択的にシリコン窒化膜２０７をタングステンシ
リサイド膜の表面が露出するまでドライエッチングによ
ってパターニングした。

【００２２】そして、図３（ａ）に示すように、レジス
トパタ−ン２０８を除去した後，パターニングされたシ
リコン窒化膜２０７をマスクとして用い、タングステン
シリサイド膜２０６と第２の導電性多結晶シリコン膜２
０５をセルフアライン的にドライエッチングにてパタ−
ニングした。

【００２３】次に、図３（ｂ）に示すように、ＬＰＣＶ
Ｄ法により酸化防止保護膜例えば、シリコン窒化膜を１
００ｎｍの厚さに堆積した後、ドライエッチングにより
全面をエッチバックして、図３（ｃ）に示すように、タ
ングステンシリサイド膜２０６と第２の導電性多結晶シ
リコン膜２０５の側面に、シリコン窒化膜からなる側壁
スペーサー２０９を形成した。

【００２４】続いて、図４（ａ）に示すように、シリコ
ン窒化膜からなる側壁スペーサー２０９とタングステン
シリサイド膜２０６上のシリコン窒化膜２０７をマスク
として用いて、選択的にＯＮＯ膜２０４と第１の導電性
多結晶シリコン膜２０３をドライエッチングによりパタ
−ニングした後、イオン注入によりシリコン基板表面に
ソース及びドレインとなる拡散領域２１０を形成した。
なお、この時、イオン注入する前に酸化を行っても良
い。

【００２５】その後、熱酸化法によって、第１の導電性
多結晶シリコン膜２０３の側面にシリコン酸化膜２１１
を形成した。以上のような工程で形成された素子構造で
は、低抵抗配線材料であるタングステンシリサイド膜
は、酸化防止保護膜としてのシリコン窒化膜２０９によ
り覆われているため、高温の酸素雰囲気にさらされず、
そのため、異常酸化などの問題を生じさせることがな
い。また、ドレイエッチングによるパタ−ニングの際
に、ＯＮＯ膜２０４やゲート酸化膜２０２の端部にダメ
ージが発生するが、その後の熱酸化工程の際には、ＯＮ
Ｏ膜２０４やゲート酸化膜２０２はシリコン窒化膜２０
９により覆われておらず、露出しているため、このダメ
−ジは、この熱酸化工程により充分に回復することが可
能である。従って、本実施例によると、デバイス性能を
決定する電荷の保持特性などを飛躍的に向上することが
できた。

【００２６】実施例２ 低抵抗配線材料として、タングステンシリサイド膜の代
わりに、タングステンからなるメタル配線材料を用いた
ことを除いて、実施例１と同様にして半導体記憶装置を
製造した。その結果、実施例１と同様に、優れたデバイ
ス性能の半導体記憶装置を得ることが出来た。

【００２７】実施例３ 実施例１では、低抵抗配線材料であるタングステンシリ
サイド膜は、導電性多結晶シリコン膜との積層体として
用いたが、異常酸化を発生しない程度において、制御ゲ
ート電極の側壁を覆うように、制御ゲート電極と側壁ス
ペーサーとの間に酸化膜が形成されている構造でも良
い。

【００２８】実施例４ 以上の実施例では酸化防止保護膜である側壁スペーサー
の材質として、シリコン窒化膜のような耐酸化性膜を用
いたが、その代わりに酸化性膜例えば、非導電性多結晶
シリコン膜、非導電性単結晶シリコン膜、非導電性非晶
質シリコン膜等を用いることも可能である。本実施例
は、側壁スペーサーの材質として非導電性多結晶シリコ
ン膜を使用した場合を示す。

【００２９】実施例１の図１（ａ）から図２（ａ）に示
す工程までは本実施例においても適用され、それ以降の
工程について、図５及び図６を参照して説明する。即
ち、図１（ａ）から図２（ａ）に示す工程と同様にし
て、シリコン基板３０１上にシリコン酸化膜３０２、第
１の導通性多結晶シリコン膜３０３、ＯＮＯ膜３０４、
第２の導電性多結晶シリコン膜３０５、及びタングステ
ンシリサイド膜３０６を順次形成した後、図５（ａ）に
示すように、タングステンシリサイド膜全面に対して原
料ガスとしてモノシランを用いたＬＰＣＶＤ法により、
多結晶シリコン膜３０７を５００ｎｍの厚さに堆積し
た。

【００３０】次いで、図５（ｂ）に示すように、多結晶
シリコン膜３０７上にフォトレジストを塗布し、写真触
刻法を用いてパターニングしてレジストパタ−ン３０８
を形成し、このレジストパタ−ン３０８をマスクとして
用いて、多結晶シリコン膜３０７、タングステンシリサ
イド膜３０６、導電性の多結晶シリコン膜３０５まで
を、順にドライエッチングによりパタ−ニングした。

【００３１】次に、図５（ｃ）に示すように、多結晶シ
リコン膜３０９をＬＰＣＶＤ法によって１００ｎｍの厚
さに堆積し、全面をドライエッチングによりエッチバッ
クして、図６（ａ）に示すように、側壁スペーサー３０
９を形成した。

【００３２】更に、図６（ｂ）に示すように、多結晶シ
リコン膜３０７及び側壁スペーサー３０９をマスクとし
て用いて、ＯＮＯ膜３０４及び、第１の導電性多結晶シ
リコン膜３０３をドライエッチングによりセルフアライ
ン的にパタ−ニングし、その後、イオン注入により拡散
層３１０を形成した。なお、第１の導電性多結晶シリコ
ン膜３０３のパタ−ニングの時、最上層の多結晶シリコ
ン膜３０７は不純物がドーピングされていない多結晶シ
リコン膜であるのに対し、第１の導電性多結晶シリコン
膜は、不純物としてりん（Ｐ）がドーピングされている
ためエッチング速度が速いので、多結晶シリコン膜３０
７を完全に除去することなく、第１の導電性多結晶シリ
コン膜３０３のパタ−ニングを行なうことが可能であ
る。

【００３３】その後、第１の導電性多結晶シリコン膜３
０３の側面部と、非導電性の多結晶シリコン膜で形成さ
れている酸化防止保護膜３０９の表面に、熱酸化法によ
ってシリコン酸化膜３１１を形成した。

【００３４】この時の制約条件としては、酸化防止保護
膜としての多結晶シリコン膜３０９がシリコン（Ｓｉ）
の供給材となり、酸化剤を消費することにより電極の酸
化を防止するものであるため、熱酸化の際に、シリコン
が欠乏して酸化剤が電極に到達することのないような酸
化条件を選択する必要がある。

【００３５】本実施例によっても、実施例１と同様に、
優れたデバイス性能の半導体記憶装置を得ることが出来
た。 実施例５ この実施例は、メモリセルの形成と同時に形成される周
辺回路に係る半導体装置に関するものである。

【００３６】図７（ａ）は、メモリセル領域の断面構造
が図２（ｅ）に示す構造と同じである工程の構造を示
し、周辺回路の断面構造では、周辺ゲート絶縁膜４０
９、及びメモリセルの制御ゲート電極と同じ膜、即ち、
第２の導電性多結晶シリコン膜４０５とタングステンシ
リサイド膜４０６との積層膜、更にはシリコン窒化膜４
０７が形成されていることを示している。

【００３７】図７（ａ）に示す工程に続いて、図７
（ｂ）に示すように、シリコン窒化膜４０７上にフォト
レジストを塗布し、写真触刻法を用いてパターニングし
てレジストパタ−ン４１０を形成し、このレジストパタ
−ン４１０をマスクとして用いて、タングステンシリサ
イド膜４０６の表面が露出するまで、選択的にシリコン
窒化膜４０７をドライエッチングした。

【００３８】次いで、図８（ａ）に示すように、レジス
トパタ−ン４１０を除去した後、パターニングされ、シ
リコン窒化膜４０７をマスクとして用いて、第２の導電
性多結晶シリコン膜４０５の表面が露出するまで、タン
グステンシリサイド膜４０６をドライエッチングした。

【００３９】次に、図８（ｂ）に示すように、ＬＰＣＶ
Ｄ法により、酸化防止保護膜、例えばシリコン窒化膜４
０７を１００ｎｍの厚さに堆積した後、ドライエッチン
グにて全面をエッチバックし、図９に示すように、タン
グステンシリサイド膜４０６の側壁に、シリコン窒化膜
からなる側壁スペーサー４１１を形成した。続いてシリ
コン窒化膜からなる側壁スペーサー４１１と上部のシリ
コン窒化膜４０７をマスクとして用いて、選択的に第２
の導電性多結晶シリコン膜４０５を周辺ゲート絶縁膜４
０９が露出するまでドライエッチングによりパタ−ニン
グした。この時、メモリセル領域では、ＯＮＯ膜４０４
が露出している。

【００４０】更に、メモリセル領域に対して、シリコン
窒化膜からなる側壁スペーサー４１１と上部のシリコン
窒化膜４０７をマスクとして用いて、選択的にＯＮＯ膜
４０４と第１の導電性多結晶シリコン膜４０３とをドラ
イエッチングによりパタ−ニングした後、イオン注入に
よりシリコン基板表面にソース及びドレインとなる拡散
領域４１２を形成した。その後、レジストパターンを変
えて、イオン注入によりシリコン基板表面にソース及び
ドレインとなる周辺回路の拡散領域４１３を形成した。
なお、イオン注入する前に酸化を行っても良い。

【００４１】その後、熱酸化法によって、第１及び第２
の導電性多結晶シリコン膜の側面にシリコン酸化膜４１
４を形成し、周辺回路の素子部が形成された。以上説明
した工程で形成された半導体装置の素子構造において
も、酸化防止保護膜の存在のため、低抵抗配線材料であ
るタングステンシリサイド膜は高温の酸素雰囲気にさら
されないので、電極の異常酸化などの問題を生じさせる
ことがなく、また、酸化防止保護膜は周辺ゲート酸化膜
には形成されていないため、後の熱酸化により、周辺ゲ
ート酸化膜の端部のダメージを回復するのが可能であ
る。そのため、デバイス性能を大幅に向上させることが
出来た。

【００４２】なお、本実施例では、低抵抗配線材料とし
てタングステンシリサイド膜を用いた場合について説明
したが、これに限らず、実施例２に示すように、低抵抗
配線材料として高融点金属膜を用いても、同様の結果を
得ることが可能である。また、酸化防止保護膜として窒
化シリコン膜を用いたが、実施例４に示すように、多結
晶シリコン膜を用いても、同様の結果を得ることが出来
る。その他、本発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。

【００４３】

【発明の効果】以上、詳述したように、本発明によれ
ば、制御ゲート電極の少なくとも１部を構成する低抵抗
材料の表面に、酸化を阻止することが可能な酸化防止保
護膜を形成して、電極の異常酸化による劣化を防ぐとと
もに、第１のゲート絶縁膜に対しては、酸化防止保護膜
を形成していないため、後の熱酸化工程においてドライ
エッチングによるダメージを回復することが可能であ
り、そのため、信頼性の低下を招くことなく、微細化に
も容易に対応することが出来、デバイス特性の向上を図
ることが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。

【図２】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。

【図３】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。

【図４】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。

【図５】本発明の他の実施例に係る不揮発性半導体メモ
リの製造工程の一例を示す要部断面図。

【図６】本発明の他の実施例に係る不揮発性半導体メモ
リの製造工程の一例を示す要部断面図。

【図７】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。

【図８】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。

【図９】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。

【図１０】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。

【図１１】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。

【図１２】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。

【図１３】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。

【図１４】従来技術によって構成された不揮発性半導体
メモリのセルアイレ構造の等価回路図。

【図１５】従来技術によって構成された不揮発性半導体
メモリのセルアイレ構造の一部の平面図及び断面図。

【符号の説明】

１０１…半導体基板、１０２…第１のゲート絶縁膜、１
０３…第１の導電性多結晶シリコン膜、１０４…ＯＮＯ
膜、１０５…第２の導電性多結晶シリコン膜、１０６…
タングステンシリサイド膜、１０７…レジストパタ−
ン、１０８…拡散領域、１０９…第１のシリコン酸化
膜、１１０，１１２…第２のシリコン酸化膜、１１１…
シリコン窒化膜、２０１…半導体基板、２０２…第１の
ゲート絶縁膜、２０３…第１の導電性多結晶シリコン
膜、２０４…ＯＮＯ膜、２０５…第２の導電性多結晶シ
リコン膜、２０６…タングステンシリサイド膜、２０７
…シリコン窒化膜、２０８…レジストパタ−ン、２０９
…側壁シリコン窒化膜（酸化防止保護膜）、２１０…拡
散領域、２１１…シリコン酸化膜、３０１…半導体基
板、３０２…第１のゲート絶縁膜、３０３…第１の導電
性多結晶シリコン膜、３０４…ＯＮＯ膜、３０５…第２
の導電性多結晶シリコン膜、３０６…タングステンシリ
サイド膜、３０７…非導電性多結晶シリコン膜、３０８
…レジストパタ−ン、３０９…非導電性多結晶シリコン
膜（酸化防止保護膜）、３１０…拡散領域、３１１…シ
リコン酸化膜、４０１…半導体基板、４０２…第１のゲ
ート絶縁膜、４０３…第１の導電性多結晶シリコン膜、
４０４…ＯＮＯ膜、４０５…第２の導電性多結晶シリコ
ン膜、４０６…タングステンシリサイド膜、４０７…シ
リコン窒化膜、４０８…フィールド酸化膜、４０９…周
辺ゲート絶縁膜、４１０……レジストパタ−ン、４１１
…側壁シリコン窒化膜（酸化防止保護膜）、４１２…メ
モリセル領域の拡散領域、４１３…周辺回路の拡散領
域、４１４…シリコン酸化膜。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−226671（ＪＰ，Ａ) 特開 平２−150069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、この半導体基板上に形成さ
   れた第１のゲート絶縁膜と、この第１のゲート絶縁膜上
   に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
   れた第２のゲート絶縁膜と、この第２のゲート絶縁膜上
   に形成された制御ゲート電極とを具備し、前記制御ゲー
   ト電極の少なくとも一部は、高融点金属膜又は高融点金
   属シリサイド膜により構成され、この高融点金属膜又は
   高融点金属シリサイド膜の上面及び側面には、酸化防止
   保護膜が形成され、前記第１のゲート絶縁膜上には、酸
   化防止保護膜が形成されていないことを特徴とする半導
   体記憶装置。
2. 【請求項２】半導体基板と、この半導体基板上に形成さ
   れた第１のゲート絶縁膜と、この第１のゲート絶縁膜上
   に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
   れた第２のゲート絶縁膜と、この第２のゲート絶縁膜上
   に形成された制御ゲート電極とを具備し、前記制御ゲー
   ト電極は、多結晶シリコン膜と高融点金属膜又は高融点
   金属シリサイド膜との積層体により構成され、前記制御
   ゲート電極の上面及び側面には、酸化防止保護膜が形成
   され、前記第１のゲート絶縁膜上および電荷蓄積層の側
   面には、酸化膜が形成されていることを特徴とする半導
   体記憶装置。
3. 【請求項３】半導体基板と、この半導体基板上に形成さ
   れた第１のゲート絶縁膜と、この第１のゲート絶縁膜上
   に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
   れた第２のゲート絶縁膜と、この第２のゲート絶縁膜上
   に形成された制御ゲート電極とを具備し、前記制御ゲー
   ト電極は、多結晶シリコン膜と高融点金属膜又は高融点
   金属シリサイド膜との積層体により構成され、前記高融
   点金属膜又は高融点金属シリサイド膜の上面及び側面に
   は、酸化防止保護膜が形成され、前記第１のゲート絶縁
   膜上、電荷蓄積層の側面および多結晶シリコン膜の側面
   には、酸化膜が形成されていることを特徴とする半導体
   記憶装置。
4. 【請求項４】前記酸化防止保護膜は、シリコン窒化膜で
   あることを特徴とする請求項１〜３のいずれかに記載の
   半導体記憶装置。
5. 【請求項５】前記酸化防止保護膜は、多結晶シリコン膜
   であることを特徴とする請求項１〜３のいずれかに記載
   の半導体記憶装置。