JP3405603B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3405603B2 JP3405603B2 JP19581094A JP19581094A JP3405603B2 JP 3405603 B2 JP3405603 B2 JP 3405603B2 JP 19581094 A JP19581094 A JP 19581094A JP 19581094 A JP19581094 A JP 19581094A JP 3405603 B2 JP3405603 B2 JP 3405603B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate insulating
- polycrystalline silicon
- insulating film
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000003860 storage Methods 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 62
- 230000003647 oxidation Effects 0.000 claims description 46
- 238000007254 oxidation reaction Methods 0.000 claims description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 42
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 22
- 239000003870 refractory metal Substances 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 11
- 230000003064 anti-oxidating effect Effects 0.000 claims description 10
- 239000003963 antioxidant agent Substances 0.000 claims description 10
- 230000003078 antioxidant effect Effects 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 229910052814 silicon oxide Inorganic materials 0.000 description 27
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 25
- 229910021342 tungsten silicide Inorganic materials 0.000 description 25
- 238000000034 method Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000007789 gas Substances 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 8
- 230000002159 abnormal effect Effects 0.000 description 7
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000001272 nitrous oxide Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に電荷蓄積層と制御ゲ−ト電極とを具備する半導体記
憶装置に関する。
特に電荷蓄積層と制御ゲ−ト電極とを具備する半導体記
憶装置に関する。
【0002】
【従来の技術】従来、半導体記憶装置としての不揮発性
半導体メモリの素子部の形成は、例えば図10〜13に
示すように行なわれていた。まず、図10(a)に示す
ように、シリコン基板101の平坦に仕上げられた表面
に、熱酸化法によりシリコン酸化膜102を10nmの
厚さに形成した。続いて、図10(b)に示すように、
原料ガスとしてモノシランを用いたLPCVD法によ
り、シリコン酸化膜102上に多結晶シリコン膜を40
0nmの厚さに堆積し、その後、不純物としてリン
(P)を熱拡散させて、第1の導電性多結晶シリコン膜
103を形成した。
半導体メモリの素子部の形成は、例えば図10〜13に
示すように行なわれていた。まず、図10(a)に示す
ように、シリコン基板101の平坦に仕上げられた表面
に、熱酸化法によりシリコン酸化膜102を10nmの
厚さに形成した。続いて、図10(b)に示すように、
原料ガスとしてモノシランを用いたLPCVD法によ
り、シリコン酸化膜102上に多結晶シリコン膜を40
0nmの厚さに堆積し、その後、不純物としてリン
(P)を熱拡散させて、第1の導電性多結晶シリコン膜
103を形成した。
【0003】次いで、導電性多結晶シリコン膜103上
に、原料ガスとしてジクロルシランと亜酸化窒素とを用
いたLPCVD法によって、シリコン酸化膜を10nm
の厚さに堆積し、その後、原料ガスとしてジクロルシラ
ンとアンモニアガスとを用いたLPCVD法により、シ
リコン窒化膜を10nmの厚さに堆積し、さらに原料ガ
スとしてジクロルシランと亜酸化窒素とを用いたLPC
VD法により、シリコン酸化膜を5nmの厚さに堆積す
ることで、図10(c)に示すように、シリコン酸化膜
/シリコン窒化膜/シリコン酸化膜の三層構造であるO
NO膜104を形成した。
に、原料ガスとしてジクロルシランと亜酸化窒素とを用
いたLPCVD法によって、シリコン酸化膜を10nm
の厚さに堆積し、その後、原料ガスとしてジクロルシラ
ンとアンモニアガスとを用いたLPCVD法により、シ
リコン窒化膜を10nmの厚さに堆積し、さらに原料ガ
スとしてジクロルシランと亜酸化窒素とを用いたLPC
VD法により、シリコン酸化膜を5nmの厚さに堆積す
ることで、図10(c)に示すように、シリコン酸化膜
/シリコン窒化膜/シリコン酸化膜の三層構造であるO
NO膜104を形成した。
【0004】次に、図10(d)に示すように、第1の
導電性多結晶シリコン膜103を形成した際と同一の条
件でLPCVD法によって、ONO膜上に多結晶シリコ
ン膜を200nmの厚さに堆積し、りん(P)を熱拡散
させて第2の導電性多結晶シリコン膜105を200n
mの厚さに形成し、その後更に、低抵抗配線材料である
タングステンシリサイド膜106をスパッタ法により2
00nmの厚さに堆積した。
導電性多結晶シリコン膜103を形成した際と同一の条
件でLPCVD法によって、ONO膜上に多結晶シリコ
ン膜を200nmの厚さに堆積し、りん(P)を熱拡散
させて第2の導電性多結晶シリコン膜105を200n
mの厚さに形成し、その後更に、低抵抗配線材料である
タングステンシリサイド膜106をスパッタ法により2
00nmの厚さに堆積した。
【0005】次に、タングステンシリサイド膜106上
にフォトレジストを塗布し、写真触刻法を用いてフォト
レジスト膜をパターニングすることにより、図11
(a)に示すように、レジストパタ−ン107を形成し
た。続いて、図11(b)に示すように、このレジスト
パタ−ン107をマスクとして用いて、タングステンシ
リサイド膜106、第2の導電性多結晶シリコン膜10
5、ONO膜104、第1の導電性多結晶シリコン膜1
03を順にセルフライン的にドライエッチングにより選
択的に除去した。
にフォトレジストを塗布し、写真触刻法を用いてフォト
レジスト膜をパターニングすることにより、図11
(a)に示すように、レジストパタ−ン107を形成し
た。続いて、図11(b)に示すように、このレジスト
パタ−ン107をマスクとして用いて、タングステンシ
リサイド膜106、第2の導電性多結晶シリコン膜10
5、ONO膜104、第1の導電性多結晶シリコン膜1
03を順にセルフライン的にドライエッチングにより選
択的に除去した。
【0006】そして、レジストパターン107を除去し
た後、タングステンシリサイド膜106と第2の導電性
多結晶シリコン膜105とからなる制御ゲート電極の表
面と、第1の導電性多結晶シリコン膜の側面とに、熱酸
化法により第1のシリコン酸化膜109を形成した。そ
の後、イオン注入によりシリコン基板表面にソース及び
ドレインとなる拡散領域108を形成した(図11
(c))。なお、この第1のシリコン酸化膜109は、
イオン注入におけるマスクとしての役目も果たしてい
る。
た後、タングステンシリサイド膜106と第2の導電性
多結晶シリコン膜105とからなる制御ゲート電極の表
面と、第1の導電性多結晶シリコン膜の側面とに、熱酸
化法により第1のシリコン酸化膜109を形成した。そ
の後、イオン注入によりシリコン基板表面にソース及び
ドレインとなる拡散領域108を形成した(図11
(c))。なお、この第1のシリコン酸化膜109は、
イオン注入におけるマスクとしての役目も果たしてい
る。
【0007】最後に、熱酸化法により第1のシリコン酸
化膜109上に更に第2のシリコン酸化膜110を形成
することにより、図12に示すように、半導体記憶装置
の素子部を形成した。なお、図13の(a)及び(b)
は、第1のシリコン酸化膜109の代わりに耐酸化性の
強いシリコン窒化膜111を用いた場合を示し、シリコ
ン窒化膜111上にはシリコン酸化膜112が形成され
ている。この場合、シリコン基板表面に形成されるソー
ス及びドレインのイオン注入は、シリコン窒化膜111
をマスクして行なう。その後、窒素や酸素雰囲気にて不
純物の活性化のためのアニールを行ない、前記と同様に
して素子部が形成される。
化膜109上に更に第2のシリコン酸化膜110を形成
することにより、図12に示すように、半導体記憶装置
の素子部を形成した。なお、図13の(a)及び(b)
は、第1のシリコン酸化膜109の代わりに耐酸化性の
強いシリコン窒化膜111を用いた場合を示し、シリコ
ン窒化膜111上にはシリコン酸化膜112が形成され
ている。この場合、シリコン基板表面に形成されるソー
ス及びドレインのイオン注入は、シリコン窒化膜111
をマスクして行なう。その後、窒素や酸素雰囲気にて不
純物の活性化のためのアニールを行ない、前記と同様に
して素子部が形成される。
【0008】図14及び図15は、以上説明したような
従来技術によって構成されたメモリのセルアレイ構造を
示す。このうち図14は、メモリセルアレイの等価回路
を示し、図15(a)は、図14の破線で囲まれた部分
のセルの平面図を示し、図15(b)は、図15(a)
のA−A´で切断したセルの断面図を示し、図12と同
様の構成である。
従来技術によって構成されたメモリのセルアレイ構造を
示す。このうち図14は、メモリセルアレイの等価回路
を示し、図15(a)は、図14の破線で囲まれた部分
のセルの平面図を示し、図15(b)は、図15(a)
のA−A´で切断したセルの断面図を示し、図12と同
様の構成である。
【0009】図14及び図15に示すメモリセルにおい
て、セルの高集積化に伴って微細化が進むと、配線長が
長くなるため配線抵抗が増大する。図14におけるワー
ド線がそれに相当する。配線抵抗が増大してくると、セ
ルの動作スピードの低下などを招くため、低抵抗電極配
線材料が用いられてきた。しかしながら、不揮発性メモ
リにおいては、このワード線に相当する制御ゲート電極
の他に、電荷を蓄積させることを目的とした電荷蓄積層
がある。この電荷蓄積層の電荷を保持させるためには、
電荷蓄積層のまわりを保護する良質の絶縁膜を形成する
必要がある。従来の技術では、良質な絶縁膜として、熱
酸化膜やシリコン窒化膜などが用いられている。
て、セルの高集積化に伴って微細化が進むと、配線長が
長くなるため配線抵抗が増大する。図14におけるワー
ド線がそれに相当する。配線抵抗が増大してくると、セ
ルの動作スピードの低下などを招くため、低抵抗電極配
線材料が用いられてきた。しかしながら、不揮発性メモ
リにおいては、このワード線に相当する制御ゲート電極
の他に、電荷を蓄積させることを目的とした電荷蓄積層
がある。この電荷蓄積層の電荷を保持させるためには、
電荷蓄積層のまわりを保護する良質の絶縁膜を形成する
必要がある。従来の技術では、良質な絶縁膜として、熱
酸化膜やシリコン窒化膜などが用いられている。
【0010】しかし、電荷蓄積層の保護膜として熱酸化
膜を用いた場合には、タングステンシリサイドなどの低
抵抗電極配線材料は、熱酸化で異常成長が発生するの
で、特にパターンが微細になるに従い、ONO膜や第1
のゲート絶縁膜へのダメージ等の問題を起こしていた。
また、電荷蓄積層の保護膜としてシリコン窒化膜を用
い、ONO膜及び第1のゲート絶縁膜にもシリコン窒化
膜を形成した場合には、シリコン窒化膜の存在のため、
エッチングによる電極加工の際に発生したONO膜やゲ
ート酸化膜のダメージを熱酸化によって回復させること
が出来ず、デバイス性能としての電荷保持特性の低下を
生じていた。
膜を用いた場合には、タングステンシリサイドなどの低
抵抗電極配線材料は、熱酸化で異常成長が発生するの
で、特にパターンが微細になるに従い、ONO膜や第1
のゲート絶縁膜へのダメージ等の問題を起こしていた。
また、電荷蓄積層の保護膜としてシリコン窒化膜を用
い、ONO膜及び第1のゲート絶縁膜にもシリコン窒化
膜を形成した場合には、シリコン窒化膜の存在のため、
エッチングによる電極加工の際に発生したONO膜やゲ
ート酸化膜のダメージを熱酸化によって回復させること
が出来ず、デバイス性能としての電荷保持特性の低下を
生じていた。
【0011】
【発明が解決しようとする課題】上述のように、従来に
おいては、セル電極を保護するために、熱酸化膜及びシ
リコン窒化膜のいずれの保護膜を用いてもデバイスの信
頼性の低下を招くものであり、今後の微細化にも対応出
来ないなどの問題があった。
おいては、セル電極を保護するために、熱酸化膜及びシ
リコン窒化膜のいずれの保護膜を用いてもデバイスの信
頼性の低下を招くものであり、今後の微細化にも対応出
来ないなどの問題があった。
【0012】そこで、本発明は、信頼性の低下を招くこ
となく、微細化にも容易に対応出来、デバイス特性の向
上を図ることが可能な半導体記憶装置を提供することを
目的とする。
となく、微細化にも容易に対応出来、デバイス特性の向
上を図ることが可能な半導体記憶装置を提供することを
目的とする。
【0013】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、この半導体基板上に形成
された第1のゲート絶縁膜と、この第1のゲート絶縁膜
上に形成された電荷蓄積層と、この電荷蓄積層上に形成
された第2のゲート絶縁膜と、この第2のゲート絶縁膜
上に形成された制御ゲート電極とを具備し、前記制御ゲ
ート電極の少なくとも一部は、高融点金属膜又は高融点
金属シリサイド膜により構成され、この高融点金属膜又
は高融点金属シリサイド膜の上面及び側面には、酸化防
止保護膜が形成され、前記第1のゲート絶縁膜上には、
酸化防止保護膜が形成されていないことを特徴とする半
導体記憶装置を提供する。
に、本発明は、半導体基板と、この半導体基板上に形成
された第1のゲート絶縁膜と、この第1のゲート絶縁膜
上に形成された電荷蓄積層と、この電荷蓄積層上に形成
された第2のゲート絶縁膜と、この第2のゲート絶縁膜
上に形成された制御ゲート電極とを具備し、前記制御ゲ
ート電極の少なくとも一部は、高融点金属膜又は高融点
金属シリサイド膜により構成され、この高融点金属膜又
は高融点金属シリサイド膜の上面及び側面には、酸化防
止保護膜が形成され、前記第1のゲート絶縁膜上には、
酸化防止保護膜が形成されていないことを特徴とする半
導体記憶装置を提供する。
【0014】本発明の半導体記憶装置において使用され
る酸化防止保護膜としては、窒化シリコン膜、窒化酸化
膜(オキシナイトライド膜)等の耐酸化性膜に限らず、
多結晶シリコン、単結晶シリコン、非晶質シリコン等の
酸化性膜をも使用することが可能である。多結晶シリコ
ン等の酸化性膜の場合、後の熱酸化工程においてそれ自
体酸化されるが、そのすべてが酸化される前に熱酸化が
終了すれば、酸化剤はそれ以上侵入することがなく、そ
のため電極に到達して異常酸化を生ずることがない。従
って、酸化防止保護膜として使用することが可能であ
る。
る酸化防止保護膜としては、窒化シリコン膜、窒化酸化
膜(オキシナイトライド膜)等の耐酸化性膜に限らず、
多結晶シリコン、単結晶シリコン、非晶質シリコン等の
酸化性膜をも使用することが可能である。多結晶シリコ
ン等の酸化性膜の場合、後の熱酸化工程においてそれ自
体酸化されるが、そのすべてが酸化される前に熱酸化が
終了すれば、酸化剤はそれ以上侵入することがなく、そ
のため電極に到達して異常酸化を生ずることがない。従
って、酸化防止保護膜として使用することが可能であ
る。
【0015】そのため、多結晶シリコン等の酸化性膜を
用いる場合、その膜厚は、酸化の条件に依存するが、通
常、50〜100nmが好ましい。本発明の半導体記憶
装置においては、制御ゲ−ト電極の少なくとも一部をな
す高融点金属膜又は高融点金属シリサイド膜の表面には
酸化防止保護膜が形成され、第1のゲ−ト絶縁膜上には
酸化防止保護膜が形成されていないことが必須要件であ
り、他の各層には、酸化防止保護膜が形成されていて
も、形成されていなくともよい。それは、第1のゲ−ト
絶縁膜が特に、ドライエッチングによるダメ−ジが問題
となり、後の熱酸化によるダメ−ジの回復が必要である
ためである。
用いる場合、その膜厚は、酸化の条件に依存するが、通
常、50〜100nmが好ましい。本発明の半導体記憶
装置においては、制御ゲ−ト電極の少なくとも一部をな
す高融点金属膜又は高融点金属シリサイド膜の表面には
酸化防止保護膜が形成され、第1のゲ−ト絶縁膜上には
酸化防止保護膜が形成されていないことが必須要件であ
り、他の各層には、酸化防止保護膜が形成されていて
も、形成されていなくともよい。それは、第1のゲ−ト
絶縁膜が特に、ドライエッチングによるダメ−ジが問題
となり、後の熱酸化によるダメ−ジの回復が必要である
ためである。
【0016】例えば、酸化防止保護膜は、制御ゲート電
極の側面及び上面のすべてに形成されてもよく、また、
第2のゲ−ト絶縁膜の側面に形成されていてもよい。ま
た、更には、電荷蓄積層の側面部にまで形成されていて
もよい。この場合、酸化防止保護膜は、第2のゲ−ト絶
縁膜が形成されていない電荷蓄積層の側面に沿って形成
される。
極の側面及び上面のすべてに形成されてもよく、また、
第2のゲ−ト絶縁膜の側面に形成されていてもよい。ま
た、更には、電荷蓄積層の側面部にまで形成されていて
もよい。この場合、酸化防止保護膜は、第2のゲ−ト絶
縁膜が形成されていない電荷蓄積層の側面に沿って形成
される。
【0017】
【作用】本発明の半導体記憶装置では、制御ゲート電極
の少なくとも1部を構成する低抵抗材料の表面に、酸化
を阻止することが可能な酸化防止保護膜を形成してい
る。そのため、電極の異常酸化による劣化を効果的に防
止することが可能である。また、一方、第1のゲート絶
縁膜に対しては、酸化防止保護膜を形成していない。そ
のため、後の熱酸化工程において、ドライエッチングに
よるダメージを回復することが可能である。このよう
に、本発明によると、信頼性の低下を招くことなく、微
細化にも容易に対応することが出来、デバイス特性の向
上を図ることが可能である。
の少なくとも1部を構成する低抵抗材料の表面に、酸化
を阻止することが可能な酸化防止保護膜を形成してい
る。そのため、電極の異常酸化による劣化を効果的に防
止することが可能である。また、一方、第1のゲート絶
縁膜に対しては、酸化防止保護膜を形成していない。そ
のため、後の熱酸化工程において、ドライエッチングに
よるダメージを回復することが可能である。このよう
に、本発明によると、信頼性の低下を招くことなく、微
細化にも容易に対応することが出来、デバイス特性の向
上を図ることが可能である。
【0018】
【実施例】以下、本発明の種々の実施例について、図面
を参照して説明する。 実施例1 図1は、本実施例に係る半導体記憶装置の製造工程を示
す断面図である。まず、図1(a)に示すように、シリ
コン基板201の平坦に仕上げられた表面に熱酸化法で
シリコン酸化膜202を10nmの厚さに形成した。続
いて原料ガスとしてモノシランを用いたLPCVD法に
より、シリコン酸化膜202上に多結晶シリコン膜20
3を400nmの厚さ堆積し、その後、不純物としてリ
ン(P)を熱拡散させて、図1(b)に示すように、第
1の導通性多結晶シリコン膜203を形成した。
を参照して説明する。 実施例1 図1は、本実施例に係る半導体記憶装置の製造工程を示
す断面図である。まず、図1(a)に示すように、シリ
コン基板201の平坦に仕上げられた表面に熱酸化法で
シリコン酸化膜202を10nmの厚さに形成した。続
いて原料ガスとしてモノシランを用いたLPCVD法に
より、シリコン酸化膜202上に多結晶シリコン膜20
3を400nmの厚さ堆積し、その後、不純物としてリ
ン(P)を熱拡散させて、図1(b)に示すように、第
1の導通性多結晶シリコン膜203を形成した。
【0019】次いで、導電性の多結晶シリコン膜203
上にジクロルシランと亜酸化窒素とを原料ガスとして用
いたLPCVD法によって、シリコン酸化膜を10nm
の厚さに堆積し、その後ジクロルシランとアンモニアガ
スを原料ガスとして用いたLPCVD法によって、シリ
コン窒化膜を10nmの厚さに堆積し、さらにジクロル
シランと亜酸化窒素とを原料ガスとして用いたLPCV
D法により、シリコン酸化膜を5nmの厚さに堆積する
ことで、図1(c)に示すように、シリコン酸化膜/シ
リコン窒化膜/シリコン酸化膜の3層構造からなるON
O膜204を形成した。
上にジクロルシランと亜酸化窒素とを原料ガスとして用
いたLPCVD法によって、シリコン酸化膜を10nm
の厚さに堆積し、その後ジクロルシランとアンモニアガ
スを原料ガスとして用いたLPCVD法によって、シリ
コン窒化膜を10nmの厚さに堆積し、さらにジクロル
シランと亜酸化窒素とを原料ガスとして用いたLPCV
D法により、シリコン酸化膜を5nmの厚さに堆積する
ことで、図1(c)に示すように、シリコン酸化膜/シ
リコン窒化膜/シリコン酸化膜の3層構造からなるON
O膜204を形成した。
【0020】次に、図2(a)に示すように、第1の導
電性多結晶シリコン膜を形成さた際と同一の原料ガスを
用いた同一の条件のLPCVD法によって、多結晶シリ
コン膜をONO膜204上に200nmの厚さに堆積
し、りん(P)を熱拡散させて第2の導電性多結晶シリ
コン膜205を200nmの厚さに形成した。その後、
低抵抗配線材料であるタングステンシリサイド膜206
をスパッタ法により200nmの厚さに堆積した。続い
て、図2(b)に示すように、ジクロルシランとアンモ
ニアガスを原料ガスとして用いたLPCVD法により、
酸化防止保護膜、例えばシリコン窒化膜207を100
nmの厚さに堆積した。このシリコン窒化膜207は、
低抵抗配線材料の上面を被覆するために堆積したもので
ある。
電性多結晶シリコン膜を形成さた際と同一の原料ガスを
用いた同一の条件のLPCVD法によって、多結晶シリ
コン膜をONO膜204上に200nmの厚さに堆積
し、りん(P)を熱拡散させて第2の導電性多結晶シリ
コン膜205を200nmの厚さに形成した。その後、
低抵抗配線材料であるタングステンシリサイド膜206
をスパッタ法により200nmの厚さに堆積した。続い
て、図2(b)に示すように、ジクロルシランとアンモ
ニアガスを原料ガスとして用いたLPCVD法により、
酸化防止保護膜、例えばシリコン窒化膜207を100
nmの厚さに堆積した。このシリコン窒化膜207は、
低抵抗配線材料の上面を被覆するために堆積したもので
ある。
【0021】その後、図2(c)に示すように、シリコ
ン窒化膜207上にフォトレジストを塗布し、写真触刻
法を用いてパターニングしてレジストパタ−ン208を
形成し、このレジストパタ−ン208をマスクとして用
いて、選択的にシリコン窒化膜207をタングステンシ
リサイド膜の表面が露出するまでドライエッチングによ
ってパターニングした。
ン窒化膜207上にフォトレジストを塗布し、写真触刻
法を用いてパターニングしてレジストパタ−ン208を
形成し、このレジストパタ−ン208をマスクとして用
いて、選択的にシリコン窒化膜207をタングステンシ
リサイド膜の表面が露出するまでドライエッチングによ
ってパターニングした。
【0022】そして、図3(a)に示すように、レジス
トパタ−ン208を除去した後,パターニングされたシ
リコン窒化膜207をマスクとして用い、タングステン
シリサイド膜206と第2の導電性多結晶シリコン膜2
05をセルフアライン的にドライエッチングにてパタ−
ニングした。
トパタ−ン208を除去した後,パターニングされたシ
リコン窒化膜207をマスクとして用い、タングステン
シリサイド膜206と第2の導電性多結晶シリコン膜2
05をセルフアライン的にドライエッチングにてパタ−
ニングした。
【0023】次に、図3(b)に示すように、LPCV
D法により酸化防止保護膜例えば、シリコン窒化膜を1
00nmの厚さに堆積した後、ドライエッチングにより
全面をエッチバックして、図3(c)に示すように、タ
ングステンシリサイド膜206と第2の導電性多結晶シ
リコン膜205の側面に、シリコン窒化膜からなる側壁
スペーサー209を形成した。
D法により酸化防止保護膜例えば、シリコン窒化膜を1
00nmの厚さに堆積した後、ドライエッチングにより
全面をエッチバックして、図3(c)に示すように、タ
ングステンシリサイド膜206と第2の導電性多結晶シ
リコン膜205の側面に、シリコン窒化膜からなる側壁
スペーサー209を形成した。
【0024】続いて、図4(a)に示すように、シリコ
ン窒化膜からなる側壁スペーサー209とタングステン
シリサイド膜206上のシリコン窒化膜207をマスク
として用いて、選択的にONO膜204と第1の導電性
多結晶シリコン膜203をドライエッチングによりパタ
−ニングした後、イオン注入によりシリコン基板表面に
ソース及びドレインとなる拡散領域210を形成した。
なお、この時、イオン注入する前に酸化を行っても良
い。
ン窒化膜からなる側壁スペーサー209とタングステン
シリサイド膜206上のシリコン窒化膜207をマスク
として用いて、選択的にONO膜204と第1の導電性
多結晶シリコン膜203をドライエッチングによりパタ
−ニングした後、イオン注入によりシリコン基板表面に
ソース及びドレインとなる拡散領域210を形成した。
なお、この時、イオン注入する前に酸化を行っても良
い。
【0025】その後、熱酸化法によって、第1の導電性
多結晶シリコン膜203の側面にシリコン酸化膜211
を形成した。以上のような工程で形成された素子構造で
は、低抵抗配線材料であるタングステンシリサイド膜
は、酸化防止保護膜としてのシリコン窒化膜209によ
り覆われているため、高温の酸素雰囲気にさらされず、
そのため、異常酸化などの問題を生じさせることがな
い。また、ドレイエッチングによるパタ−ニングの際
に、ONO膜204やゲート酸化膜202の端部にダメ
ージが発生するが、その後の熱酸化工程の際には、ON
O膜204やゲート酸化膜202はシリコン窒化膜20
9により覆われておらず、露出しているため、このダメ
−ジは、この熱酸化工程により充分に回復することが可
能である。従って、本実施例によると、デバイス性能を
決定する電荷の保持特性などを飛躍的に向上することが
できた。
多結晶シリコン膜203の側面にシリコン酸化膜211
を形成した。以上のような工程で形成された素子構造で
は、低抵抗配線材料であるタングステンシリサイド膜
は、酸化防止保護膜としてのシリコン窒化膜209によ
り覆われているため、高温の酸素雰囲気にさらされず、
そのため、異常酸化などの問題を生じさせることがな
い。また、ドレイエッチングによるパタ−ニングの際
に、ONO膜204やゲート酸化膜202の端部にダメ
ージが発生するが、その後の熱酸化工程の際には、ON
O膜204やゲート酸化膜202はシリコン窒化膜20
9により覆われておらず、露出しているため、このダメ
−ジは、この熱酸化工程により充分に回復することが可
能である。従って、本実施例によると、デバイス性能を
決定する電荷の保持特性などを飛躍的に向上することが
できた。
【0026】実施例2
低抵抗配線材料として、タングステンシリサイド膜の代
わりに、タングステンからなるメタル配線材料を用いた
ことを除いて、実施例1と同様にして半導体記憶装置を
製造した。その結果、実施例1と同様に、優れたデバイ
ス性能の半導体記憶装置を得ることが出来た。
わりに、タングステンからなるメタル配線材料を用いた
ことを除いて、実施例1と同様にして半導体記憶装置を
製造した。その結果、実施例1と同様に、優れたデバイ
ス性能の半導体記憶装置を得ることが出来た。
【0027】実施例3
実施例1では、低抵抗配線材料であるタングステンシリ
サイド膜は、導電性多結晶シリコン膜との積層体として
用いたが、異常酸化を発生しない程度において、制御ゲ
ート電極の側壁を覆うように、制御ゲート電極と側壁ス
ペーサーとの間に酸化膜が形成されている構造でも良
い。
サイド膜は、導電性多結晶シリコン膜との積層体として
用いたが、異常酸化を発生しない程度において、制御ゲ
ート電極の側壁を覆うように、制御ゲート電極と側壁ス
ペーサーとの間に酸化膜が形成されている構造でも良
い。
【0028】実施例4
以上の実施例では酸化防止保護膜である側壁スペーサー
の材質として、シリコン窒化膜のような耐酸化性膜を用
いたが、その代わりに酸化性膜例えば、非導電性多結晶
シリコン膜、非導電性単結晶シリコン膜、非導電性非晶
質シリコン膜等を用いることも可能である。本実施例
は、側壁スペーサーの材質として非導電性多結晶シリコ
ン膜を使用した場合を示す。
の材質として、シリコン窒化膜のような耐酸化性膜を用
いたが、その代わりに酸化性膜例えば、非導電性多結晶
シリコン膜、非導電性単結晶シリコン膜、非導電性非晶
質シリコン膜等を用いることも可能である。本実施例
は、側壁スペーサーの材質として非導電性多結晶シリコ
ン膜を使用した場合を示す。
【0029】実施例1の図1(a)から図2(a)に示
す工程までは本実施例においても適用され、それ以降の
工程について、図5及び図6を参照して説明する。即
ち、図1(a)から図2(a)に示す工程と同様にし
て、シリコン基板301上にシリコン酸化膜302、第
1の導通性多結晶シリコン膜303、ONO膜304、
第2の導電性多結晶シリコン膜305、及びタングステ
ンシリサイド膜306を順次形成した後、図5(a)に
示すように、タングステンシリサイド膜全面に対して原
料ガスとしてモノシランを用いたLPCVD法により、
多結晶シリコン膜307を500nmの厚さに堆積し
た。
す工程までは本実施例においても適用され、それ以降の
工程について、図5及び図6を参照して説明する。即
ち、図1(a)から図2(a)に示す工程と同様にし
て、シリコン基板301上にシリコン酸化膜302、第
1の導通性多結晶シリコン膜303、ONO膜304、
第2の導電性多結晶シリコン膜305、及びタングステ
ンシリサイド膜306を順次形成した後、図5(a)に
示すように、タングステンシリサイド膜全面に対して原
料ガスとしてモノシランを用いたLPCVD法により、
多結晶シリコン膜307を500nmの厚さに堆積し
た。
【0030】次いで、図5(b)に示すように、多結晶
シリコン膜307上にフォトレジストを塗布し、写真触
刻法を用いてパターニングしてレジストパタ−ン308
を形成し、このレジストパタ−ン308をマスクとして
用いて、多結晶シリコン膜307、タングステンシリサ
イド膜306、導電性の多結晶シリコン膜305まで
を、順にドライエッチングによりパタ−ニングした。
シリコン膜307上にフォトレジストを塗布し、写真触
刻法を用いてパターニングしてレジストパタ−ン308
を形成し、このレジストパタ−ン308をマスクとして
用いて、多結晶シリコン膜307、タングステンシリサ
イド膜306、導電性の多結晶シリコン膜305まで
を、順にドライエッチングによりパタ−ニングした。
【0031】次に、図5(c)に示すように、多結晶シ
リコン膜309をLPCVD法によって100nmの厚
さに堆積し、全面をドライエッチングによりエッチバッ
クして、図6(a)に示すように、側壁スペーサー30
9を形成した。
リコン膜309をLPCVD法によって100nmの厚
さに堆積し、全面をドライエッチングによりエッチバッ
クして、図6(a)に示すように、側壁スペーサー30
9を形成した。
【0032】更に、図6(b)に示すように、多結晶シ
リコン膜307及び側壁スペーサー309をマスクとし
て用いて、ONO膜304及び、第1の導電性多結晶シ
リコン膜303をドライエッチングによりセルフアライ
ン的にパタ−ニングし、その後、イオン注入により拡散
層310を形成した。なお、第1の導電性多結晶シリコ
ン膜303のパタ−ニングの時、最上層の多結晶シリコ
ン膜307は不純物がドーピングされていない多結晶シ
リコン膜であるのに対し、第1の導電性多結晶シリコン
膜は、不純物としてりん(P)がドーピングされている
ためエッチング速度が速いので、多結晶シリコン膜30
7を完全に除去することなく、第1の導電性多結晶シリ
コン膜303のパタ−ニングを行なうことが可能であ
る。
リコン膜307及び側壁スペーサー309をマスクとし
て用いて、ONO膜304及び、第1の導電性多結晶シ
リコン膜303をドライエッチングによりセルフアライ
ン的にパタ−ニングし、その後、イオン注入により拡散
層310を形成した。なお、第1の導電性多結晶シリコ
ン膜303のパタ−ニングの時、最上層の多結晶シリコ
ン膜307は不純物がドーピングされていない多結晶シ
リコン膜であるのに対し、第1の導電性多結晶シリコン
膜は、不純物としてりん(P)がドーピングされている
ためエッチング速度が速いので、多結晶シリコン膜30
7を完全に除去することなく、第1の導電性多結晶シリ
コン膜303のパタ−ニングを行なうことが可能であ
る。
【0033】その後、第1の導電性多結晶シリコン膜3
03の側面部と、非導電性の多結晶シリコン膜で形成さ
れている酸化防止保護膜309の表面に、熱酸化法によ
ってシリコン酸化膜311を形成した。
03の側面部と、非導電性の多結晶シリコン膜で形成さ
れている酸化防止保護膜309の表面に、熱酸化法によ
ってシリコン酸化膜311を形成した。
【0034】この時の制約条件としては、酸化防止保護
膜としての多結晶シリコン膜309がシリコン(Si)
の供給材となり、酸化剤を消費することにより電極の酸
化を防止するものであるため、熱酸化の際に、シリコン
が欠乏して酸化剤が電極に到達することのないような酸
化条件を選択する必要がある。
膜としての多結晶シリコン膜309がシリコン(Si)
の供給材となり、酸化剤を消費することにより電極の酸
化を防止するものであるため、熱酸化の際に、シリコン
が欠乏して酸化剤が電極に到達することのないような酸
化条件を選択する必要がある。
【0035】本実施例によっても、実施例1と同様に、
優れたデバイス性能の半導体記憶装置を得ることが出来
た。 実施例5 この実施例は、メモリセルの形成と同時に形成される周
辺回路に係る半導体装置に関するものである。
優れたデバイス性能の半導体記憶装置を得ることが出来
た。 実施例5 この実施例は、メモリセルの形成と同時に形成される周
辺回路に係る半導体装置に関するものである。
【0036】図7(a)は、メモリセル領域の断面構造
が図2(e)に示す構造と同じである工程の構造を示
し、周辺回路の断面構造では、周辺ゲート絶縁膜40
9、及びメモリセルの制御ゲート電極と同じ膜、即ち、
第2の導電性多結晶シリコン膜405とタングステンシ
リサイド膜406との積層膜、更にはシリコン窒化膜4
07が形成されていることを示している。
が図2(e)に示す構造と同じである工程の構造を示
し、周辺回路の断面構造では、周辺ゲート絶縁膜40
9、及びメモリセルの制御ゲート電極と同じ膜、即ち、
第2の導電性多結晶シリコン膜405とタングステンシ
リサイド膜406との積層膜、更にはシリコン窒化膜4
07が形成されていることを示している。
【0037】図7(a)に示す工程に続いて、図7
(b)に示すように、シリコン窒化膜407上にフォト
レジストを塗布し、写真触刻法を用いてパターニングし
てレジストパタ−ン410を形成し、このレジストパタ
−ン410をマスクとして用いて、タングステンシリサ
イド膜406の表面が露出するまで、選択的にシリコン
窒化膜407をドライエッチングした。
(b)に示すように、シリコン窒化膜407上にフォト
レジストを塗布し、写真触刻法を用いてパターニングし
てレジストパタ−ン410を形成し、このレジストパタ
−ン410をマスクとして用いて、タングステンシリサ
イド膜406の表面が露出するまで、選択的にシリコン
窒化膜407をドライエッチングした。
【0038】次いで、図8(a)に示すように、レジス
トパタ−ン410を除去した後、パターニングされ、シ
リコン窒化膜407をマスクとして用いて、第2の導電
性多結晶シリコン膜405の表面が露出するまで、タン
グステンシリサイド膜406をドライエッチングした。
トパタ−ン410を除去した後、パターニングされ、シ
リコン窒化膜407をマスクとして用いて、第2の導電
性多結晶シリコン膜405の表面が露出するまで、タン
グステンシリサイド膜406をドライエッチングした。
【0039】次に、図8(b)に示すように、LPCV
D法により、酸化防止保護膜、例えばシリコン窒化膜4
07を100nmの厚さに堆積した後、ドライエッチン
グにて全面をエッチバックし、図9に示すように、タン
グステンシリサイド膜406の側壁に、シリコン窒化膜
からなる側壁スペーサー411を形成した。続いてシリ
コン窒化膜からなる側壁スペーサー411と上部のシリ
コン窒化膜407をマスクとして用いて、選択的に第2
の導電性多結晶シリコン膜405を周辺ゲート絶縁膜4
09が露出するまでドライエッチングによりパタ−ニン
グした。この時、メモリセル領域では、ONO膜404
が露出している。
D法により、酸化防止保護膜、例えばシリコン窒化膜4
07を100nmの厚さに堆積した後、ドライエッチン
グにて全面をエッチバックし、図9に示すように、タン
グステンシリサイド膜406の側壁に、シリコン窒化膜
からなる側壁スペーサー411を形成した。続いてシリ
コン窒化膜からなる側壁スペーサー411と上部のシリ
コン窒化膜407をマスクとして用いて、選択的に第2
の導電性多結晶シリコン膜405を周辺ゲート絶縁膜4
09が露出するまでドライエッチングによりパタ−ニン
グした。この時、メモリセル領域では、ONO膜404
が露出している。
【0040】更に、メモリセル領域に対して、シリコン
窒化膜からなる側壁スペーサー411と上部のシリコン
窒化膜407をマスクとして用いて、選択的にONO膜
404と第1の導電性多結晶シリコン膜403とをドラ
イエッチングによりパタ−ニングした後、イオン注入に
よりシリコン基板表面にソース及びドレインとなる拡散
領域412を形成した。その後、レジストパターンを変
えて、イオン注入によりシリコン基板表面にソース及び
ドレインとなる周辺回路の拡散領域413を形成した。
なお、イオン注入する前に酸化を行っても良い。
窒化膜からなる側壁スペーサー411と上部のシリコン
窒化膜407をマスクとして用いて、選択的にONO膜
404と第1の導電性多結晶シリコン膜403とをドラ
イエッチングによりパタ−ニングした後、イオン注入に
よりシリコン基板表面にソース及びドレインとなる拡散
領域412を形成した。その後、レジストパターンを変
えて、イオン注入によりシリコン基板表面にソース及び
ドレインとなる周辺回路の拡散領域413を形成した。
なお、イオン注入する前に酸化を行っても良い。
【0041】その後、熱酸化法によって、第1及び第2
の導電性多結晶シリコン膜の側面にシリコン酸化膜41
4を形成し、周辺回路の素子部が形成された。以上説明
した工程で形成された半導体装置の素子構造において
も、酸化防止保護膜の存在のため、低抵抗配線材料であ
るタングステンシリサイド膜は高温の酸素雰囲気にさら
されないので、電極の異常酸化などの問題を生じさせる
ことがなく、また、酸化防止保護膜は周辺ゲート酸化膜
には形成されていないため、後の熱酸化により、周辺ゲ
ート酸化膜の端部のダメージを回復するのが可能であ
る。そのため、デバイス性能を大幅に向上させることが
出来た。
の導電性多結晶シリコン膜の側面にシリコン酸化膜41
4を形成し、周辺回路の素子部が形成された。以上説明
した工程で形成された半導体装置の素子構造において
も、酸化防止保護膜の存在のため、低抵抗配線材料であ
るタングステンシリサイド膜は高温の酸素雰囲気にさら
されないので、電極の異常酸化などの問題を生じさせる
ことがなく、また、酸化防止保護膜は周辺ゲート酸化膜
には形成されていないため、後の熱酸化により、周辺ゲ
ート酸化膜の端部のダメージを回復するのが可能であ
る。そのため、デバイス性能を大幅に向上させることが
出来た。
【0042】なお、本実施例では、低抵抗配線材料とし
てタングステンシリサイド膜を用いた場合について説明
したが、これに限らず、実施例2に示すように、低抵抗
配線材料として高融点金属膜を用いても、同様の結果を
得ることが可能である。また、酸化防止保護膜として窒
化シリコン膜を用いたが、実施例4に示すように、多結
晶シリコン膜を用いても、同様の結果を得ることが出来
る。その他、本発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
てタングステンシリサイド膜を用いた場合について説明
したが、これに限らず、実施例2に示すように、低抵抗
配線材料として高融点金属膜を用いても、同様の結果を
得ることが可能である。また、酸化防止保護膜として窒
化シリコン膜を用いたが、実施例4に示すように、多結
晶シリコン膜を用いても、同様の結果を得ることが出来
る。その他、本発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
【0043】
【発明の効果】以上、詳述したように、本発明によれ
ば、制御ゲート電極の少なくとも1部を構成する低抵抗
材料の表面に、酸化を阻止することが可能な酸化防止保
護膜を形成して、電極の異常酸化による劣化を防ぐとと
もに、第1のゲート絶縁膜に対しては、酸化防止保護膜
を形成していないため、後の熱酸化工程においてドライ
エッチングによるダメージを回復することが可能であ
り、そのため、信頼性の低下を招くことなく、微細化に
も容易に対応することが出来、デバイス特性の向上を図
ることが可能である。
ば、制御ゲート電極の少なくとも1部を構成する低抵抗
材料の表面に、酸化を阻止することが可能な酸化防止保
護膜を形成して、電極の異常酸化による劣化を防ぐとと
もに、第1のゲート絶縁膜に対しては、酸化防止保護膜
を形成していないため、後の熱酸化工程においてドライ
エッチングによるダメージを回復することが可能であ
り、そのため、信頼性の低下を招くことなく、微細化に
も容易に対応することが出来、デバイス特性の向上を図
ることが可能である。
【図1】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図2】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図3】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図4】本発明の一実施例に係る不揮発性半導体メモリ
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図5】本発明の他の実施例に係る不揮発性半導体メモ
リの製造工程の一例を示す要部断面図。
リの製造工程の一例を示す要部断面図。
【図6】本発明の他の実施例に係る不揮発性半導体メモ
リの製造工程の一例を示す要部断面図。
リの製造工程の一例を示す要部断面図。
【図7】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図8】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図9】本発明の更に他の実施例に係る半導体記憶装置
の製造工程の一例を示す要部断面図。
の製造工程の一例を示す要部断面図。
【図10】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。
部の製造工程を示す断面図。
【図11】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。
部の製造工程を示す断面図。
【図12】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。
部の製造工程を示す断面図。
【図13】従来技術である不揮発性半導体メモリの素子
部の製造工程を示す断面図。
部の製造工程を示す断面図。
【図14】従来技術によって構成された不揮発性半導体
メモリのセルアイレ構造の等価回路図。
メモリのセルアイレ構造の等価回路図。
【図15】従来技術によって構成された不揮発性半導体
メモリのセルアイレ構造の一部の平面図及び断面図。
メモリのセルアイレ構造の一部の平面図及び断面図。
101…半導体基板、102…第1のゲート絶縁膜、1
03…第1の導電性多結晶シリコン膜、104…ONO
膜、105…第2の導電性多結晶シリコン膜、106…
タングステンシリサイド膜、107…レジストパタ−
ン、108…拡散領域、109…第1のシリコン酸化
膜、110,112…第2のシリコン酸化膜、111…
シリコン窒化膜、201…半導体基板、202…第1の
ゲート絶縁膜、203…第1の導電性多結晶シリコン
膜、204…ONO膜、205…第2の導電性多結晶シ
リコン膜、206…タングステンシリサイド膜、207
…シリコン窒化膜、208…レジストパタ−ン、209
…側壁シリコン窒化膜(酸化防止保護膜)、210…拡
散領域、211…シリコン酸化膜、301…半導体基
板、302…第1のゲート絶縁膜、303…第1の導電
性多結晶シリコン膜、304…ONO膜、305…第2
の導電性多結晶シリコン膜、306…タングステンシリ
サイド膜、307…非導電性多結晶シリコン膜、308
…レジストパタ−ン、309…非導電性多結晶シリコン
膜(酸化防止保護膜)、310…拡散領域、311…シ
リコン酸化膜、401…半導体基板、402…第1のゲ
ート絶縁膜、403…第1の導電性多結晶シリコン膜、
404…ONO膜、405…第2の導電性多結晶シリコ
ン膜、406…タングステンシリサイド膜、407…シ
リコン窒化膜、408…フィールド酸化膜、409…周
辺ゲート絶縁膜、410……レジストパタ−ン、411
…側壁シリコン窒化膜(酸化防止保護膜)、412…メ
モリセル領域の拡散領域、413…周辺回路の拡散領
域、414…シリコン酸化膜。
03…第1の導電性多結晶シリコン膜、104…ONO
膜、105…第2の導電性多結晶シリコン膜、106…
タングステンシリサイド膜、107…レジストパタ−
ン、108…拡散領域、109…第1のシリコン酸化
膜、110,112…第2のシリコン酸化膜、111…
シリコン窒化膜、201…半導体基板、202…第1の
ゲート絶縁膜、203…第1の導電性多結晶シリコン
膜、204…ONO膜、205…第2の導電性多結晶シ
リコン膜、206…タングステンシリサイド膜、207
…シリコン窒化膜、208…レジストパタ−ン、209
…側壁シリコン窒化膜(酸化防止保護膜)、210…拡
散領域、211…シリコン酸化膜、301…半導体基
板、302…第1のゲート絶縁膜、303…第1の導電
性多結晶シリコン膜、304…ONO膜、305…第2
の導電性多結晶シリコン膜、306…タングステンシリ
サイド膜、307…非導電性多結晶シリコン膜、308
…レジストパタ−ン、309…非導電性多結晶シリコン
膜(酸化防止保護膜)、310…拡散領域、311…シ
リコン酸化膜、401…半導体基板、402…第1のゲ
ート絶縁膜、403…第1の導電性多結晶シリコン膜、
404…ONO膜、405…第2の導電性多結晶シリコ
ン膜、406…タングステンシリサイド膜、407…シ
リコン窒化膜、408…フィールド酸化膜、409…周
辺ゲート絶縁膜、410……レジストパタ−ン、411
…側壁シリコン窒化膜(酸化防止保護膜)、412…メ
モリセル領域の拡散領域、413…周辺回路の拡散領
域、414…シリコン酸化膜。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平5−226671(JP,A)
特開 平2−150069(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/788
Claims (5)
- 【請求項1】半導体基板と、この半導体基板上に形成さ
れた第1のゲート絶縁膜と、この第1のゲート絶縁膜上
に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
れた第2のゲート絶縁膜と、この第2のゲート絶縁膜上
に形成された制御ゲート電極とを具備し、前記制御ゲー
ト電極の少なくとも一部は、高融点金属膜又は高融点金
属シリサイド膜により構成され、この高融点金属膜又は
高融点金属シリサイド膜の上面及び側面には、酸化防止
保護膜が形成され、前記第1のゲート絶縁膜上には、酸
化防止保護膜が形成されていないことを特徴とする半導
体記憶装置。 - 【請求項2】半導体基板と、この半導体基板上に形成さ
れた第1のゲート絶縁膜と、この第1のゲート絶縁膜上
に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
れた第2のゲート絶縁膜と、この第2のゲート絶縁膜上
に形成された制御ゲート電極とを具備し、前記制御ゲー
ト電極は、多結晶シリコン膜と高融点金属膜又は高融点
金属シリサイド膜との積層体により構成され、前記制御
ゲート電極の上面及び側面には、酸化防止保護膜が形成
され、前記第1のゲート絶縁膜上および電荷蓄積層の側
面には、酸化膜が形成されていることを特徴とする半導
体記憶装置。 - 【請求項3】半導体基板と、この半導体基板上に形成さ
れた第1のゲート絶縁膜と、この第1のゲート絶縁膜上
に形成された電荷蓄積層と、この電荷蓄積層上に形成さ
れた第2のゲート絶縁膜と、この第2のゲート絶縁膜上
に形成された制御ゲート電極とを具備し、前記制御ゲー
ト電極は、多結晶シリコン膜と高融点金属膜又は高融点
金属シリサイド膜との積層体により構成され、前記高融
点金属膜又は高融点金属シリサイド膜の上面及び側面に
は、酸化防止保護膜が形成され、前記第1のゲート絶縁
膜上、電荷蓄積層の側面および多結晶シリコン膜の側面
には、酸化膜が形成されていることを特徴とする半導体
記憶装置。 - 【請求項4】前記酸化防止保護膜は、シリコン窒化膜で
あることを特徴とする請求項1〜3のいずれかに記載の
半導体記憶装置。 - 【請求項5】前記酸化防止保護膜は、多結晶シリコン膜
であることを特徴とする請求項1〜3のいずれかに記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19581094A JP3405603B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19581094A JP3405603B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0864702A JPH0864702A (ja) | 1996-03-08 |
JP3405603B2 true JP3405603B2 (ja) | 2003-05-12 |
Family
ID=16347368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19581094A Expired - Fee Related JP3405603B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3405603B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001094093A (ja) | 1999-09-20 | 2001-04-06 | Toshiba Corp | 半導体装置及びその製造方法 |
CN1290197C (zh) * | 2001-03-12 | 2006-12-13 | 株式会社日立制作所 | 用于制造半导体集成电路器件的方法 |
US6818504B2 (en) * | 2001-08-10 | 2004-11-16 | Hynix Semiconductor America, Inc. | Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications |
KR100983432B1 (ko) * | 2008-03-03 | 2010-09-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 이의 제조 방법 |
US9153656B2 (en) | 2013-08-08 | 2015-10-06 | Kabushiki Kaisha Toshiba | NAND type nonvolatile semiconductor memory device and method for manufacturing same |
-
1994
- 1994-08-19 JP JP19581094A patent/JP3405603B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0864702A (ja) | 1996-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4726368B2 (ja) | 不揮発性メモリセルの製造方法 | |
JPS63316476A (ja) | 半導体装置およびその製造方法 | |
JPH0485876A (ja) | 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法 | |
JP3930733B2 (ja) | フラッシュメモリ素子の製造方法 | |
JP2525144B2 (ja) | 不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法 | |
JP3107199B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2536413B2 (ja) | 半導体集積回路装置の製造方法 | |
JP3405603B2 (ja) | 半導体記憶装置 | |
JP2000114500A (ja) | フラッシュメモリデバイスの製造方法 | |
JP2819972B2 (ja) | 半導体装置の製造方法 | |
JP3352114B2 (ja) | 半導体メモリセルの製造方法 | |
JP3457223B2 (ja) | 半導体装置 | |
JP3231136B2 (ja) | 半導体記憶装置の製造方法 | |
KR100372818B1 (ko) | 반도체 소자의 게이트 형성방법 | |
JP3436315B2 (ja) | Monos型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
JP2786041B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH05183134A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH05109983A (ja) | 半導体装置とその製造方法 | |
JP2571006B2 (ja) | ノギスパターンの形成方法 | |
JPH0669445A (ja) | 半導体メモリ装置の製造方法 | |
JP3176697B2 (ja) | 半導体装置の製造方法 | |
JP2995231B2 (ja) | アナログ用ポリシリコンキャパシタの製造方法 | |
JPH04186778A (ja) | 半導体装置の製造方法 | |
JPH06310734A (ja) | 半導体記憶装置の製造方法 | |
JPH05335515A (ja) | 半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080307 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |