JPH04186778A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04186778A JPH04186778A JP2315537A JP31553790A JPH04186778A JP H04186778 A JPH04186778 A JP H04186778A JP 2315537 A JP2315537 A JP 2315537A JP 31553790 A JP31553790 A JP 31553790A JP H04186778 A JPH04186778 A JP H04186778A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 15
- 230000015654 memory Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に単一の半導
体基板上に浮遊ゲート形不揮発性メモリその他の周辺素
子が複合形成された半導体装置の製造方法に関する。
体基板上に浮遊ゲート形不揮発性メモリその他の周辺素
子が複合形成された半導体装置の製造方法に関する。
（従来の技術）
電気的にプログラム可能で、不揮発性を有するメモリと
しては、いわゆるＥＰＲＯＭやＥＥＰＲＯＭが一般に知
られている。
しては、いわゆるＥＰＲＯＭやＥＥＰＲＯＭが一般に知
られている。
そして、これらのうち浮遊ゲート型のＥＰＲＯＭＳＥＥ
ＰＲＯＭについては、最近、ポリシリコン浮遊ゲートと
ポリシリコン制御ゲートとの間の誘電膜として、コンデ
ンサ容量の増大を図るために酸化膜−窒化膜一酸化膜の
三層積層構造をもつ絶縁膜（以下、ＯＮＯ膜と呼ぶ。）
を用いる場合が多くなりつつある。
ＰＲＯＭについては、最近、ポリシリコン浮遊ゲートと
ポリシリコン制御ゲートとの間の誘電膜として、コンデ
ンサ容量の増大を図るために酸化膜−窒化膜一酸化膜の
三層積層構造をもつ絶縁膜（以下、ＯＮＯ膜と呼ぶ。）
を用いる場合が多くなりつつある。
第２図（ａ）〜（ｄ）は、このＯＮＯ膜を用いたＥＰＲ
ＯＭの製造工程図である。
ＯＭの製造工程図である。
この第２図を用いてＥＰＲＯＭの製造工程を説明すると
、まず、シリコン基板１表面に活性領域２とフィールド
領域（フィールド酸化膜）３を形成し、浮遊ゲート型メ
モリセル用トランジスタ形成領域■（以下、領域■と呼
ぶ。）の活性領域２にゲート酸化膜４及び浮遊ゲート５
を選択的に形成しく第２図（ａ） ） 、次いで、誘電
膜であるＯＮＯ膜の下層酸化膜６を全面に薄く形成しく
第２図（ｂ））、さらに、その上にＯＮＯ膜の中間窒化
膜７及び上層酸化膜８をそれぞれ順次全面に形成した後
、領域Ｈにレジストマスク９を選択的に形成し、これを
マスクとして、スイッチング用トランジスタ形成領域Ｉ
（以下、領域Ｉと呼ぶ。）のＯＮＯ膜６〜８をドライエ
ツチングにより除去する（第２図（Ｃ））。その後、レ
ジストマスク９を除去しく第２図（ｄ） ） 、所定の
工程を経てそれぞれ領域Ｉにスイッチング用トランジス
タを、領域Ｈに浮遊ゲート型ＥＰＲＯＭを形成し、配線
及びパッシベーション等を施して工程を終了する。
、まず、シリコン基板１表面に活性領域２とフィールド
領域（フィールド酸化膜）３を形成し、浮遊ゲート型メ
モリセル用トランジスタ形成領域■（以下、領域■と呼
ぶ。）の活性領域２にゲート酸化膜４及び浮遊ゲート５
を選択的に形成しく第２図（ａ） ） 、次いで、誘電
膜であるＯＮＯ膜の下層酸化膜６を全面に薄く形成しく
第２図（ｂ））、さらに、その上にＯＮＯ膜の中間窒化
膜７及び上層酸化膜８をそれぞれ順次全面に形成した後
、領域Ｈにレジストマスク９を選択的に形成し、これを
マスクとして、スイッチング用トランジスタ形成領域Ｉ
（以下、領域Ｉと呼ぶ。）のＯＮＯ膜６〜８をドライエ
ツチングにより除去する（第２図（Ｃ））。その後、レ
ジストマスク９を除去しく第２図（ｄ） ） 、所定の
工程を経てそれぞれ領域Ｉにスイッチング用トランジス
タを、領域Ｈに浮遊ゲート型ＥＰＲＯＭを形成し、配線
及びパッシベーション等を施して工程を終了する。
（発明が解決しようとする課８）
しかしながら、このような従来の製造工程にあっては、
ＯＮＯ膜の下層酸化膜６の膜厚が通常１０ｎｍ以下と薄
く、しかも、窒化膜と酸化膜とのドライエツチング速麿
の比が４＝１程度しかないため、ＯＮＯ膜６〜８のドラ
イエツチングに際し、中間窒化膜７のオーバーエツチン
グにより下層酸化膜６まで除去され易く領域Ｉの基板１
内部の活性領域２にエツチングによるダメージ（結晶欠
陥の形成）Ｄが入る可能性がある。そして、基板１にダ
メージが入った場合にはデバイスの電気特性や信頼性の
劣化を招来する虞がある。
ＯＮＯ膜の下層酸化膜６の膜厚が通常１０ｎｍ以下と薄
く、しかも、窒化膜と酸化膜とのドライエツチング速麿
の比が４＝１程度しかないため、ＯＮＯ膜６〜８のドラ
イエツチングに際し、中間窒化膜７のオーバーエツチン
グにより下層酸化膜６まで除去され易く領域Ｉの基板１
内部の活性領域２にエツチングによるダメージ（結晶欠
陥の形成）Ｄが入る可能性がある。そして、基板１にダ
メージが入った場合にはデバイスの電気特性や信頼性の
劣化を招来する虞がある。
また、こうした不具合を回避するため中間窒化膜７の十
分なオーバーエツチングを控えることも、エツチング部
分の窒化膜７の残存によりデバイスの劣化を来す虞があ
る点で許されない。
分なオーバーエツチングを控えることも、エツチング部
分の窒化膜７の残存によりデバイスの劣化を来す虞があ
る点で許されない。
本発明は上記従来技術の問題点を解決するためになされ
たものであり、浮遊ゲートと制御ゲート間の誘電膜とし
てＯＮＯ膜を用いた浮遊ゲート型不揮発性メモリを含む
半導体装置の製造にあたり、ＯＮＯ膜のエツチング時に
基板内部にダメージが入るのを防止し、安定した製品特
性と高い信頼性を実現し得る半導体装置の製造方法を提
供することを目的とする。
たものであり、浮遊ゲートと制御ゲート間の誘電膜とし
てＯＮＯ膜を用いた浮遊ゲート型不揮発性メモリを含む
半導体装置の製造にあたり、ＯＮＯ膜のエツチング時に
基板内部にダメージが入るのを防止し、安定した製品特
性と高い信頼性を実現し得る半導体装置の製造方法を提
供することを目的とする。
（課題を解決するための手段）
前記目的を達成するための本発明は、単一の半導体基板
上に、酸化膜−窒化膜一酸化膜の三層積層構造をもつ誘
電膜を介して浮遊ゲートと制御ゲートを設けてなる不揮
発性メモリを有する半導体装置を製造する方法において
、前記半導体基板上にゲート絶縁膜を介して前記浮遊ゲ
ートを選択的に形成する工程と、前記半導体基板上にエ
ツチングマスク用のダミーパターンを形成する工程と、
前記誘電膜となる三層膜を全面に形成した後、前記三層
膜を選択的にエツチング除去する工程と、前記ダミーパ
ターンを除去する工程とを有することを特徴とする。
上に、酸化膜−窒化膜一酸化膜の三層積層構造をもつ誘
電膜を介して浮遊ゲートと制御ゲートを設けてなる不揮
発性メモリを有する半導体装置を製造する方法において
、前記半導体基板上にゲート絶縁膜を介して前記浮遊ゲ
ートを選択的に形成する工程と、前記半導体基板上にエ
ツチングマスク用のダミーパターンを形成する工程と、
前記誘電膜となる三層膜を全面に形成した後、前記三層
膜を選択的にエツチング除去する工程と、前記ダミーパ
ターンを除去する工程とを有することを特徴とする。
（作用）
このように構成された製造方法によれば、浮遊ゲート形
成後に基板上に形成されたダミーパターンは、その後の
工程で、三層膜を選択エツチングする時の保護マスクと
して機能し、三層膜のうち特に窒化膜のオーバーエツチ
ングに伴って除去部分の基板内部にダメージが入るのを
防止する。
成後に基板上に形成されたダミーパターンは、その後の
工程で、三層膜を選択エツチングする時の保護マスクと
して機能し、三層膜のうち特に窒化膜のオーバーエツチ
ングに伴って除去部分の基板内部にダメージが入るのを
防止する。
こうして、基板へのダメージを防止しつつ中間窒化膜の
十分なオーバーエツチングが可能となり、安定した特性
と高い信頼性を有するＭＯ８形半導体装置を製造するこ
とができる。
十分なオーバーエツチングが可能となり、安定した特性
と高い信頼性を有するＭＯ８形半導体装置を製造するこ
とができる。
（実施例）
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
第１図（ａ）〜（ｇ）は本発明の一実施例に係る半導体
装置の製造方法を説明するために工程順に示した断面図
であって、単一の基板上に不揮発性を有する浮遊ゲート
形ＥＰＲＯＭを有する半導体装置の製造工程を例示して
いる。なお、第１図において、■はスイッチング用トラ
ンジスタ形成領域（領域Ｉ）、ＩＩは浮遊ゲート型メモ
リセル用トランジスタ形成領域（領域■）である。
装置の製造方法を説明するために工程順に示した断面図
であって、単一の基板上に不揮発性を有する浮遊ゲート
形ＥＰＲＯＭを有する半導体装置の製造工程を例示して
いる。なお、第１図において、■はスイッチング用トラ
ンジスタ形成領域（領域Ｉ）、ＩＩは浮遊ゲート型メモ
リセル用トランジスタ形成領域（領域■）である。
この浮遊ゲート型ＥＰＲＯＭを有する半導体装置の製造
工程は、まず、第１図（ａ）に示すように、例えばｐ形
シリコン基板１０上に素子分離のためのフィールド酸化
膜（Ｓ ｉ ０２ ）４１をいわゆるＬＯＧＯ８酸化法
により３００〜１０００ ｎ ｍの厚さで選択的に形成
する。このフィールド酸化膜１１により、基板１０表面
が活性領域（トランジスタとなる部分）１２とフィール
ド領域１１とに分かれる。
工程は、まず、第１図（ａ）に示すように、例えばｐ形
シリコン基板１０上に素子分離のためのフィールド酸化
膜（Ｓ ｉ ０２ ）４１をいわゆるＬＯＧＯ８酸化法
により３００〜１０００ ｎ ｍの厚さで選択的に形成
する。このフィールド酸化膜１１により、基板１０表面
が活性領域（トランジスタとなる部分）１２とフィール
ド領域１１とに分かれる。
次いで、領域■の活性領域１２にゲート絶縁用の薄いゲ
ート酸化膜（ＳｉＯ２）１３をウェット０２酸化法によ
り１０〜４０ｎｍの厚さで形成する。
ート酸化膜（ＳｉＯ２）１３をウェット０２酸化法によ
り１０〜４０ｎｍの厚さで形成する。
次に、全面にポリシリコン膜を形成し、リソグラフィ、
エツチングによりゲート酸化膜１３上の部分だけを残し
て浮遊ゲート１４を形成し、その後、浮遊ゲートを形成
しなかった領域Ｉの活性領域１２にウェットエツチング
を施してシリコン基板１０表面を露出させる。
エツチングによりゲート酸化膜１３上の部分だけを残し
て浮遊ゲート１４を形成し、その後、浮遊ゲートを形成
しなかった領域Ｉの活性領域１２にウェットエツチング
を施してシリコン基板１０表面を露出させる。
その後、本発明に特有の工程として、第１図（ｂ）に示
すように、領域Ｉ及び■を含む全面にエツチング用マス
クとなるダミー酸化膜（ＳｉＯ□）１５をドライ０２酸
化により５０〜２００ｎｍの厚さで形成する。
すように、領域Ｉ及び■を含む全面にエツチング用マス
クとなるダミー酸化膜（ＳｉＯ□）１５をドライ０２酸
化により５０〜２００ｎｍの厚さで形成する。
次いで、本発明に特有の工程として、第１図（Ｃ）に示
すように、全面にフォトレジストを塗布し、リソグラフ
ィで領域Ｈのフォトレジストを開孔してレジストマスク
１６を形成した後、このレジストマスク１６をマスクと
してウェットエツチングにより、領域Ｉの部分を残して
浮遊ゲート１４上のダミー酸化膜１５を除去し、浮遊ゲ
ートのない領域Ｉを被覆するダミーパターン１５ａを形
成する。
すように、全面にフォトレジストを塗布し、リソグラフ
ィで領域Ｈのフォトレジストを開孔してレジストマスク
１６を形成した後、このレジストマスク１６をマスクと
してウェットエツチングにより、領域Ｉの部分を残して
浮遊ゲート１４上のダミー酸化膜１５を除去し、浮遊ゲ
ートのない領域Ｉを被覆するダミーパターン１５ａを形
成する。
その後、第１図（ｄ）に示すように、レジストマスク１
６を除去した後、浮遊ゲート１４と図示しない制御ゲー
トとの間のＯＮＯ膜の下層となる薄い酸化膜（ＳｉＯ□
）１７を、例えばウェット０□酸化法を用いて浮遊ゲー
ト１４を含む全面に２〜１０ｎｍの厚さで形成する。
６を除去した後、浮遊ゲート１４と図示しない制御ゲー
トとの間のＯＮＯ膜の下層となる薄い酸化膜（ＳｉＯ□
）１７を、例えばウェット０□酸化法を用いて浮遊ゲー
ト１４を含む全面に２〜１０ｎｍの厚さで形成する。
次いで、第１図（ｅ）に示すように、ＯＮＯ膜の中間層
となる窒化膜（Ｓｉ３Ｎ４）１８をＣＶＤ法により全面
に５〜２０ｎｍの厚さで形成し、その上にＯＮＯ膜の上
層となる薄い酸化膜（ＳｉＯ２）１９を窒化膜１８の熱
酸化により全面に２〜５ｎｍの厚さで形成した後（以下
、こうして形成された三層膜たるＯＮＯ膜を符号２０で
表わす。）、リソグラフィ、エツチングにより選択的に
領域Ｉを開孔した形のレジストマスク２１を形成し、そ
れから、プラズマエツチング等のドライエツチングによ
り領域■の部分のＯＮＯ膜２０を選択的にエツチング除
去してＯＮＯ膜２０のパターニングを行う。
となる窒化膜（Ｓｉ３Ｎ４）１８をＣＶＤ法により全面
に５〜２０ｎｍの厚さで形成し、その上にＯＮＯ膜の上
層となる薄い酸化膜（ＳｉＯ２）１９を窒化膜１８の熱
酸化により全面に２〜５ｎｍの厚さで形成した後（以下
、こうして形成された三層膜たるＯＮＯ膜を符号２０で
表わす。）、リソグラフィ、エツチングにより選択的に
領域Ｉを開孔した形のレジストマスク２１を形成し、そ
れから、プラズマエツチング等のドライエツチングによ
り領域■の部分のＯＮＯ膜２０を選択的にエツチング除
去してＯＮＯ膜２０のパターニングを行う。
この時、エツチング除去部分のＯＮＯ膜２０と領域Ｉの
活性領域１２との間には、前述のように、予めダミー酸
化膜（ダミーパターン）１５ａがエツチングマスクとし
て十分な膜厚（５０〜２００ｎｍ）で形成されているた
め、たとえ窒化膜の酸化膜に対する選択比が低くても、
例えばプラズマエツチングにおけるプラズマ２２は、少
なくともダミー酸化膜１５ａによって遮断される。つま
り、ＯＮＯ膜２０のドライエツチングに際し、ダミー酸
化膜１５ａはエツチングマスクとして働き、特ｉ： Ｏ
Ｎ Ｏ膜２０の中間窒化膜１８のオーバーエツチングに
より領域工の活性領域１２にエツチングによるダメージ
が入るのを防止する。
活性領域１２との間には、前述のように、予めダミー酸
化膜（ダミーパターン）１５ａがエツチングマスクとし
て十分な膜厚（５０〜２００ｎｍ）で形成されているた
め、たとえ窒化膜の酸化膜に対する選択比が低くても、
例えばプラズマエツチングにおけるプラズマ２２は、少
なくともダミー酸化膜１５ａによって遮断される。つま
り、ＯＮＯ膜２０のドライエツチングに際し、ダミー酸
化膜１５ａはエツチングマスクとして働き、特ｉ： Ｏ
Ｎ Ｏ膜２０の中間窒化膜１８のオーバーエツチングに
より領域工の活性領域１２にエツチングによるダメージ
が入るのを防止する。
ＯＮＯ膜２０をパターニングして誘電膜２０ａを形成し
た後、第１図（ｆ）に示すように、レジストマスク２１
を除去し、さらに、第１図（ｇ）に示すように、領域Ｉ
のダミーパターン１５ａを除去する。
た後、第１図（ｆ）に示すように、レジストマスク２１
を除去し、さらに、第１図（ｇ）に示すように、領域Ｉ
のダミーパターン１５ａを除去する。
その後、図示しないが、従来の所定の製造工程に従って
それぞれ領域■にスイッチング用トランジスタを、領域
■に浮遊ゲート型ＥＦＲＯＭを同時に形成し、配線及び
パッシベーション等を施して製造を完了する。
それぞれ領域■にスイッチング用トランジスタを、領域
■に浮遊ゲート型ＥＦＲＯＭを同時に形成し、配線及び
パッシベーション等を施して製造を完了する。
以上、本実施例によれば、従来の第２図に示す工程（ａ
）と（ｂ）との間に新規に第１図の（ｂ）と（Ｃ）の工
程を追加し、ＯＮＯ膜２０のドライエツチング時にその
エツチングによるダメージから保護すべき部分（領域Ｉ
の活性領域１２）に予めダミー酸化膜（ダミーパターン
）１５ａを形成するようにしたので、これがエツチング
マスクとなり、ＯＮＯ膜２０のうち特に中間窒化膜１８
のオーバーエツチングにより領域Ｉの活性領域１２にエ
ツチングによるダメージが入るのが回避される。その結
果、エツチングに伴うダメージを防止しつつＯＮＯ膜２
０（特に中間窒化膜１８）の十分なオ−バーエッチング
を行うことが可能となり、単一基板１０上に浮遊ゲート
型ＥＰＲＯＭを有する半導体装置の製造にあたり、製品
特性の安定性と信頼性の向上を実現することができる。
）と（ｂ）との間に新規に第１図の（ｂ）と（Ｃ）の工
程を追加し、ＯＮＯ膜２０のドライエツチング時にその
エツチングによるダメージから保護すべき部分（領域Ｉ
の活性領域１２）に予めダミー酸化膜（ダミーパターン
）１５ａを形成するようにしたので、これがエツチング
マスクとなり、ＯＮＯ膜２０のうち特に中間窒化膜１８
のオーバーエツチングにより領域Ｉの活性領域１２にエ
ツチングによるダメージが入るのが回避される。その結
果、エツチングに伴うダメージを防止しつつＯＮＯ膜２
０（特に中間窒化膜１８）の十分なオ−バーエッチング
を行うことが可能となり、単一基板１０上に浮遊ゲート
型ＥＰＲＯＭを有する半導体装置の製造にあたり、製品
特性の安定性と信頼性の向上を実現することができる。
なお、本実施例にあっては、単一基板１０上に形成され
る不揮発性メモリとして浮遊ゲート型ＥＰＲＯＭを例に
とって説明したが、これに限らず、本発明は、浮遊ゲー
ト型ＥＥＰＲＯＭは勿論のこと、その他２つのゲートが
ＯＮＯ膜を介して積層された構造をもつ任意のＭＯ８形
半導体メモリを含む半導体装置の製造に適用可能である
。
る不揮発性メモリとして浮遊ゲート型ＥＰＲＯＭを例に
とって説明したが、これに限らず、本発明は、浮遊ゲー
ト型ＥＥＰＲＯＭは勿論のこと、その他２つのゲートが
ＯＮＯ膜を介して積層された構造をもつ任意のＭＯ８形
半導体メモリを含む半導体装置の製造に適用可能である
。
（発明の効果）
以上の説明により明らかなように、本発明によれば、浮
遊ゲートと制御ゲート間に形成される誘電膜となる三層
膜のエツチングに際し、半導体基板内部へのダメージを
防止しつつその三層膜の十分なオーバーエツチングを行
うことが可能となり、安定した製品特性と高い信頼性を
有する半導体装置を製造することができる。
遊ゲートと制御ゲート間に形成される誘電膜となる三層
膜のエツチングに際し、半導体基板内部へのダメージを
防止しつつその三層膜の十分なオーバーエツチングを行
うことが可能となり、安定した製品特性と高い信頼性を
有する半導体装置を製造することができる。
第１図は本発明の一実施例に係る半導体装置の製造方法
を示す工程別断面図、 第２図は従来の製造方法を示す工程別断面図である。 １０・・・シリコン基板（半導体基板）、１１・・・フ
ィールド酸化膜、１２・・・活性領域、１３・・・ケー
ト酸化膜、１４・・・浮遊ゲート、１５・・・ダミー酸
化膜、１５ａ・・・ダミーパターン、１６．２１・・・
レジストマスク、１７・・・下層酸化膜、１８・・・中
間窒化膜、１９・・・上層酸化膜、２０・・・ＯＮＯ膜
（三層膜）、２０ａ・・・誘電膜、２２・・・プラズマ
、■・・・スイッチング用トランジスタ形成領域、■・
・・浮遊ゲート型メモリセル用トランジスタ形成領域。 特許出願人 新日本製鐵株式會社
を示す工程別断面図、 第２図は従来の製造方法を示す工程別断面図である。 １０・・・シリコン基板（半導体基板）、１１・・・フ
ィールド酸化膜、１２・・・活性領域、１３・・・ケー
ト酸化膜、１４・・・浮遊ゲート、１５・・・ダミー酸
化膜、１５ａ・・・ダミーパターン、１６．２１・・・
レジストマスク、１７・・・下層酸化膜、１８・・・中
間窒化膜、１９・・・上層酸化膜、２０・・・ＯＮＯ膜
（三層膜）、２０ａ・・・誘電膜、２２・・・プラズマ
、■・・・スイッチング用トランジスタ形成領域、■・
・・浮遊ゲート型メモリセル用トランジスタ形成領域。 特許出願人 新日本製鐵株式會社
Claims (1)
- 単一の半導体基板上に、酸化膜−窒化膜−酸化膜の三層
積層構造をもつ誘電膜を介して浮遊ゲートと制御ゲート
を設けてなる不揮発性メモリを有する半導体装置を製造
する方法において、前記半導体基板上にゲート絶縁膜を
介して前記浮遊ゲートを選択的に形成する工程と、前記
半導体基板上にエッチングマスク用のダミーパターンを
形成する工程と、前記誘電膜を全面に形成した後、前記
誘電膜を選択的にエッチング除去する工程と、前記ダミ
ーパターンを除去する工程と、を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315537A JPH04186778A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315537A JPH04186778A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186778A true JPH04186778A (ja) | 1992-07-03 |
Family
ID=18066534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315537A Pending JPH04186778A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
-
1990
- 1990-11-20 JP JP2315537A patent/JPH04186778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135264A (ja) * | 1993-06-28 | 1995-05-23 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
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