JP2820432B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2820432B2 JP2820432B2 JP1131144A JP13114489A JP2820432B2 JP 2820432 B2 JP2820432 B2 JP 2820432B2 JP 1131144 A JP1131144 A JP 1131144A JP 13114489 A JP13114489 A JP 13114489A JP 2820432 B2 JP2820432 B2 JP 2820432B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- floating gate
- forming
- insulating film
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 浮遊ゲート型不揮発性メモリとトランジスタが併存す
る半導体装置の製造方法に関し、 トランジスタゲート電極にポリサイドを採用する場合
に浮遊ゲート不揮発性メモリのデータ保持能力を高く維
持することを目的とし、 ポリシリコン膜を半導体基板の上にゲート絶縁膜を介
して形成する工程と、上記ポリシリコン膜表面のうち浮
遊ゲート型不揮発性メモリの浮遊ゲート形成領域を絶縁
膜によって覆う工程と、上記絶縁膜及び上記ポリシリコ
ン膜の上にシリサイド膜を形成する工程と、上記シリサ
イド膜のうちトランジスタのゲート電極形成領域にマス
クを形成する工程と、上記マスクと上記絶縁膜をエッチ
ング防御膜として使用して上記シリサイド膜及び上記ポ
リシリコン膜とを選択的にエッチングすることにより、
前記マスクの下に上記トランジスタのゲート電極を形成
するとともに、前記絶縁膜の上の前記シリサイド膜を除
去した領域の下方に浮遊ゲートパターンを上記ポリシリ
コン膜から形成する工程とを含み構成する。
る半導体装置の製造方法に関し、 トランジスタゲート電極にポリサイドを採用する場合
に浮遊ゲート不揮発性メモリのデータ保持能力を高く維
持することを目的とし、 ポリシリコン膜を半導体基板の上にゲート絶縁膜を介
して形成する工程と、上記ポリシリコン膜表面のうち浮
遊ゲート型不揮発性メモリの浮遊ゲート形成領域を絶縁
膜によって覆う工程と、上記絶縁膜及び上記ポリシリコ
ン膜の上にシリサイド膜を形成する工程と、上記シリサ
イド膜のうちトランジスタのゲート電極形成領域にマス
クを形成する工程と、上記マスクと上記絶縁膜をエッチ
ング防御膜として使用して上記シリサイド膜及び上記ポ
リシリコン膜とを選択的にエッチングすることにより、
前記マスクの下に上記トランジスタのゲート電極を形成
するとともに、前記絶縁膜の上の前記シリサイド膜を除
去した領域の下方に浮遊ゲートパターンを上記ポリシリ
コン膜から形成する工程とを含み構成する。
本発明は、半導体装置の製造方法に関し、より詳しく
は、浮遊ゲート型不揮発性メモリとトランジスタが併存
する半導体装置の製造方法に関する。
は、浮遊ゲート型不揮発性メモリとトランジスタが併存
する半導体装置の製造方法に関する。
EEPROM、EPROM等のような浮遊ゲート型不揮発性メモ
リをカスタム／セミカスタムLSIに混在させる場合、浮
遊ゲート型不揮発性メモリとMOSトランジスタを同一基
板上に形成し、しかも、同一のゲート電極材料を使用す
る事が効果的である。ところで、第３図に示すように、
MOSトランジスタQ1のゲート電極31の寄生抵抗を低減さ
せようとする場合には、ポリシリコン膜32の上にシリサ
イド膜33を積層したポリサイドによってゲート電極31を
形成するようにしている。
リをカスタム／セミカスタムLSIに混在させる場合、浮
遊ゲート型不揮発性メモリとMOSトランジスタを同一基
板上に形成し、しかも、同一のゲート電極材料を使用す
る事が効果的である。ところで、第３図に示すように、
MOSトランジスタQ1のゲート電極31の寄生抵抗を低減さ
せようとする場合には、ポリシリコン膜32の上にシリサ
イド膜33を積層したポリサイドによってゲート電極31を
形成するようにしている。
この場合、ゲート電極31と同じ工程において形成され
るEEPROM等の浮遊ゲート34は、ポリシリコン膜32とシリ
サイド膜33を順に形成した後に、これをパターニングす
るといった工程を経たポリサイド構造を有することにな
る。
るEEPROM等の浮遊ゲート34は、ポリシリコン膜32とシリ
サイド膜33を順に形成した後に、これをパターニングす
るといった工程を経たポリサイド構造を有することにな
る。
しかし、シリサイド膜33表面に熱酸化によって形成さ
れるSiO2膜35は膜質が悪いため、浮遊ゲート34にポリサ
イドを採用する場合には、浮遊ゲート型不揮発性メモリ
Q2のデータ保持能力が低下するといった問題がある。
れるSiO2膜35は膜質が悪いため、浮遊ゲート34にポリサ
イドを採用する場合には、浮遊ゲート型不揮発性メモリ
Q2のデータ保持能力が低下するといった問題がある。
本発明は、このような問題に鑑みてなされたものであ
って、トランジスタのゲート電極にポリサイドを採用す
る際に浮遊ゲート不揮発性メモリのデータ保持能力を高
く維持することができる半導体装置の製造方法を提供す
ることを目的とする。
って、トランジスタのゲート電極にポリサイドを採用す
る際に浮遊ゲート不揮発性メモリのデータ保持能力を高
く維持することができる半導体装置の製造方法を提供す
ることを目的とする。
上記した課題は、第１図において、ポリシリコン膜３
を半導体基板１の上にゲート絶縁膜16を介して形成する
工程と、上記ポリシリコン膜３のうち浮遊ゲート型不揮
発性メモリの浮遊ゲート形成領域Ｃを絶縁膜４によって
覆う工程と、上記絶縁膜４及び上記ポリシリコン膜３の
上にシリサイド膜６を形成する工程と、上記シリサイド
膜６表面のうちトランジスタのゲート電極形成領域Ｄに
マスク７を形成する工程と、上記マスク７と上記絶縁膜
４をエッチング防御膜として使用して上記シリサイド膜
６及び上記ポリシリコン膜３とを選択的にエッチングす
ることによって、前記マスク７の下に上記トランジスタ
のゲート電極９を形成するとともに、前記絶縁膜４の上
の前記シリサイド膜６を除去した領域の下方に浮遊ゲー
トパターン８を上記ポリシリコン膜３から形成する工程
とを有する半導体装置の製造方法によって解決する。
を半導体基板１の上にゲート絶縁膜16を介して形成する
工程と、上記ポリシリコン膜３のうち浮遊ゲート型不揮
発性メモリの浮遊ゲート形成領域Ｃを絶縁膜４によって
覆う工程と、上記絶縁膜４及び上記ポリシリコン膜３の
上にシリサイド膜６を形成する工程と、上記シリサイド
膜６表面のうちトランジスタのゲート電極形成領域Ｄに
マスク７を形成する工程と、上記マスク７と上記絶縁膜
４をエッチング防御膜として使用して上記シリサイド膜
６及び上記ポリシリコン膜３とを選択的にエッチングす
ることによって、前記マスク７の下に上記トランジスタ
のゲート電極９を形成するとともに、前記絶縁膜４の上
の前記シリサイド膜６を除去した領域の下方に浮遊ゲー
トパターン８を上記ポリシリコン膜３から形成する工程
とを有する半導体装置の製造方法によって解決する。
この場合、前記浮遊ゲートパターン８の下の半導体基
板１に、絶縁膜16を介して不純物拡散層からなるコント
ロールゲート20を形成する工程をさらに有してもよい。
板１に、絶縁膜16を介して不純物拡散層からなるコント
ロールゲート20を形成する工程をさらに有してもよい。
本発明によれば、浮遊ゲート型不揮発性メモリの浮遊
ゲート及びトランジスタのゲート電極を形成する場合
に、ポリシリコン膜３を積層する工程とシリサイド膜６
を形成する工程との間に浮遊ゲート形成領域Ｃに絶縁膜
４を形成する工程を設けている。
ゲート及びトランジスタのゲート電極を形成する場合
に、ポリシリコン膜３を積層する工程とシリサイド膜６
を形成する工程との間に浮遊ゲート形成領域Ｃに絶縁膜
４を形成する工程を設けている。
このため、浮遊ゲート電極を形成しようとする領域Ｃ
ではポリシリコン膜３とシリサイド膜６との間に絶縁膜
４を挟むことになり、ポリシリコン膜３とシリサイド膜
６をパターン化してポリサイドによりゲート電極を形成
する工程においては、絶縁膜４をエッチングストッパー
として作用させることができ、浮遊ゲート形成領域Ｃの
シリサイド膜６だけを除去することが可能になる。
ではポリシリコン膜３とシリサイド膜６との間に絶縁膜
４を挟むことになり、ポリシリコン膜３とシリサイド膜
６をパターン化してポリサイドによりゲート電極を形成
する工程においては、絶縁膜４をエッチングストッパー
として作用させることができ、浮遊ゲート形成領域Ｃの
シリサイド膜６だけを除去することが可能になる。
したがって、ポリサイドゲート電極の形成と同一工程
においてポリシリコンだけで浮遊ゲートを形成すること
ができる。この場合、絶縁膜４をエッチングストップ層
だけでなくエッチング防御層として機能させているの
で、従来に比べて工程を増やすこと無くトランジスタの
ポリサイド構造のゲート電極と同じ工程で浮遊ゲート不
揮発性メモリの浮遊ゲートをポリシリコン３の単層から
形成してデータ保磁能力を高く維持することができる。
においてポリシリコンだけで浮遊ゲートを形成すること
ができる。この場合、絶縁膜４をエッチングストップ層
だけでなくエッチング防御層として機能させているの
で、従来に比べて工程を増やすこと無くトランジスタの
ポリサイド構造のゲート電極と同じ工程で浮遊ゲート不
揮発性メモリの浮遊ゲートをポリシリコン３の単層から
形成してデータ保磁能力を高く維持することができる。
なお、この工程の後にマスク７を除去することにな
る。
る。
そこで、以下に本発明の実施例を図面に基づいて説明
する。
する。
第１図は、本発明の一実施例を断面で示す工程図であ
って、図中符合１はシリコン等の半導体よりなる基板
で、この基板１におけるMOSトランジスタ形成領域ＡとE
PROM形成領域Ｂの周囲には、素子分離用のフィールド酸
化膜２が形成されている。
って、図中符合１はシリコン等の半導体よりなる基板
で、この基板１におけるMOSトランジスタ形成領域ＡとE
PROM形成領域Ｂの周囲には、素子分離用のフィールド酸
化膜２が形成されている。
この基板１を使用してMOSトランジスタのゲート電極
とEPROMの浮遊ゲートとを形成する工程について説明す
る。
とEPROMの浮遊ゲートとを形成する工程について説明す
る。
まず、第１図（ａ）に示すように、基板１表面のSiO2
膜16とフィールド酸化膜２の上に気相成長法等によりポ
リシリコン膜３を1,000〜2,000Åの厚さに形成し、この
上から燐（Ｐ）を熱拡散してポリシコン膜３の不純物濃
度を1020個／cm3程度とする。
膜16とフィールド酸化膜２の上に気相成長法等によりポ
リシリコン膜３を1,000〜2,000Åの厚さに形成し、この
上から燐（Ｐ）を熱拡散してポリシコン膜３の不純物濃
度を1020個／cm3程度とする。
また、ポリシリコン膜３の上に、気相成長法により膜
厚1,000〜2,000Å程度の二酸化シリコン（SiO2）膜４を
形成し（第１図（ｂ））、この上にレジスト５を塗布し
た後、レジスト５を露光、現像して浮遊ゲート形成領域
Ｃにレジスト５を残存させ、これをマスクとして使用す
る（第１図（ｃ））。
厚1,000〜2,000Å程度の二酸化シリコン（SiO2）膜４を
形成し（第１図（ｂ））、この上にレジスト５を塗布し
た後、レジスト５を露光、現像して浮遊ゲート形成領域
Ｃにレジスト５を残存させ、これをマスクとして使用す
る（第１図（ｃ））。
次に、四フッ化炭素（CF4）を含むガスを使用し、反
応性イオンエッチング（RIE）法によりレジスト５から
露出したSiO2膜４をエッチングし、この後にレジスト５
を溶剤により除去すると、浮遊ゲート形成領域Ｃにだけ
SiO2膜４が残ることになる（第１図（ｄ））。
応性イオンエッチング（RIE）法によりレジスト５から
露出したSiO2膜４をエッチングし、この後にレジスト５
を溶剤により除去すると、浮遊ゲート形成領域Ｃにだけ
SiO2膜４が残ることになる（第１図（ｄ））。
また、ポリシリコン膜３及びSiO2膜４の上に、気相成
長法やスパッタ法等により、タングステンシリサイド
（WSi）、チタンシリサイド（TiSi）等のようなシリサ
イド膜６を1,000〜2,000Åの膜厚に形成する（第１図
（ｅ））。
長法やスパッタ法等により、タングステンシリサイド
（WSi）、チタンシリサイド（TiSi）等のようなシリサ
イド膜６を1,000〜2,000Åの膜厚に形成する（第１図
（ｅ））。
この後に、MOSトランジスタのゲート電極形成領域Ｄ
にレジスト７を形成し（第１図（ｆ））、この状態で六
フッ化硫黄（SF6）ガスを用いて反応性イオンエッチン
グを行うと、レジスト７を形成した領域Ｄを除いてシリ
サイド膜６が選択的にエッチングされるとともに、浮遊
ゲート形成領域ＣのSiO2膜４とゲート電極形成領域Ｄの
レジスト７をマスクとしてポリシリコン膜３が選択的に
エッチングされることになる（第１図（ｇ））。
にレジスト７を形成し（第１図（ｆ））、この状態で六
フッ化硫黄（SF6）ガスを用いて反応性イオンエッチン
グを行うと、レジスト７を形成した領域Ｄを除いてシリ
サイド膜６が選択的にエッチングされるとともに、浮遊
ゲート形成領域ＣのSiO2膜４とゲート電極形成領域Ｄの
レジスト７をマスクとしてポリシリコン膜３が選択的に
エッチングされることになる（第１図（ｇ））。
この場合、浮遊ゲート形成領域Ｃのポリシリコン膜３
はEPROMの浮遊ゲート８として使用され、また、ゲート
電極形成領域Ｄのポリシリコン膜３及びシリサイド膜６
はポリサイドとしてMOSトランジスタのゲート電極９に
用いられる。
はEPROMの浮遊ゲート８として使用され、また、ゲート
電極形成領域Ｄのポリシリコン膜３及びシリサイド膜６
はポリサイドとしてMOSトランジスタのゲート電極９に
用いられる。
以上の工程により浮遊ゲート８及びゲート電極９の形
成が終わるが、レジスト７を除去したのちに、ポリシリ
コンよりなる浮遊ゲート８を熱酸化すると、第１図
（ｈ）に示すように、浮遊ゲート８の表層は酸化されて
SiO210が形成されることになり、この上にさらにデータ
保持用の絶縁膜を形成する必要は無くなる一方、ゲート
電極９を構成するポリシリコン膜３の側部とシリサイド
膜６の表層もわずかに熱酸化されてSiO2膜11が形成され
ることになる。
成が終わるが、レジスト７を除去したのちに、ポリシリ
コンよりなる浮遊ゲート８を熱酸化すると、第１図
（ｈ）に示すように、浮遊ゲート８の表層は酸化されて
SiO210が形成されることになり、この上にさらにデータ
保持用の絶縁膜を形成する必要は無くなる一方、ゲート
電極９を構成するポリシリコン膜３の側部とシリサイド
膜６の表層もわずかに熱酸化されてSiO2膜11が形成され
ることになる。
ここで、浮遊ゲート８表層のSiO2膜４は良質で、しか
も、ポリシリコン膜３を熱酸化してなるSiO2膜10はさら
に良質であり、浮遊ゲート中に蓄積された電荷は容易に
揮発せず、データの保持能力が向上することになる。
も、ポリシリコン膜３を熱酸化してなるSiO2膜10はさら
に良質であり、浮遊ゲート中に蓄積された電荷は容易に
揮発せず、データの保持能力が向上することになる。
なお、図中符号12,13は、浮遊ゲート８の両脇（図面
の横方向）の基板１に形成される導電型領域層、14,15
は、ゲート電極９両側（図面に対して面方向）の基板１
に形成される導電型領域層を示している。
の横方向）の基板１に形成される導電型領域層、14,15
は、ゲート電極９両側（図面に対して面方向）の基板１
に形成される導電型領域層を示している。
以上のような工程を経て形成した浮遊ゲート８は、例
えば第２図に示すように、浮遊ゲート形成領域Ｃに隣接
する領域まで浮遊ゲート８のポリシリコン膜３を延設さ
せ、この領域の基板１表層に形成されたコントロールゲ
ート層20とポリシリコン３とをSiO2膜16を介して対向さ
せることもできる。
えば第２図に示すように、浮遊ゲート形成領域Ｃに隣接
する領域まで浮遊ゲート８のポリシリコン膜３を延設さ
せ、この領域の基板１表層に形成されたコントロールゲ
ート層20とポリシリコン３とをSiO2膜16を介して対向さ
せることもできる。
なお、第２図中符号21は、SiO2膜４や基板１等を覆う
層間絶縁膜、22は、コントロールゲート20に接続される
電極を示している。
層間絶縁膜、22は、コントロールゲート20に接続される
電極を示している。
ところで、上記した実施例では浮遊ゲート形成領域Ｃ
にSiO2膜４を形成してこれをエッチングストッパーとし
て使用したが、SiO2膜の他にSi3N4膜等の絶縁膜を使用
することもできる。
にSiO2膜４を形成してこれをエッチングストッパーとし
て使用したが、SiO2膜の他にSi3N4膜等の絶縁膜を使用
することもできる。
以上述べたように本発明によれば、浮遊ゲート型不揮
発性メモリの浮遊ゲート及びトランジスタのゲート電極
を形成する場合に、ポリシリコン膜を積層する工程とシ
リサイド膜を形成する工程との間に浮遊ゲート形成領域
に絶縁膜を形成する工程を設け、この絶縁膜をエッチン
グストッパーとして作用させるようにしたので、ゲート
電極の形成工程においてポリシリコンよりなる浮遊ゲー
トを形成することができ、ポリサイドによりゲート電極
を形成する場合にも浮遊ゲート型不揮発性メモリのデー
タ保持能力の低下を抑制することが可能になる。
発性メモリの浮遊ゲート及びトランジスタのゲート電極
を形成する場合に、ポリシリコン膜を積層する工程とシ
リサイド膜を形成する工程との間に浮遊ゲート形成領域
に絶縁膜を形成する工程を設け、この絶縁膜をエッチン
グストッパーとして作用させるようにしたので、ゲート
電極の形成工程においてポリシリコンよりなる浮遊ゲー
トを形成することができ、ポリサイドによりゲート電極
を形成する場合にも浮遊ゲート型不揮発性メモリのデー
タ保持能力の低下を抑制することが可能になる。
第１図は、本発明の一実施例を断面で示す工程図、 第２図は、本発明により形成した不揮発性メモリの一例
を示す断面図、 第３図は、従来例により形成した装置の一例を示す断面
図である。 （符号の説明） １…基板、２…フィールド酸化膜、３…ポリシリコン
膜、４…SiO2膜（絶縁膜）、５、７…レジスト、６…シ
リサイド膜、８…浮遊ゲート、９…ゲート電極、Ｃ…浮
遊ゲート形成領域、Ｄ…ゲート電極形成領域。
を示す断面図、 第３図は、従来例により形成した装置の一例を示す断面
図である。 （符号の説明） １…基板、２…フィールド酸化膜、３…ポリシリコン
膜、４…SiO2膜（絶縁膜）、５、７…レジスト、６…シ
リサイド膜、８…浮遊ゲート、９…ゲート電極、Ｃ…浮
遊ゲート形成領域、Ｄ…ゲート電極形成領域。
Claims (2)
- 【請求項１】ポリシリコン膜を半導体基板の上にゲート
絶縁膜を介して形成する工程と、 上記ポリシリコン膜のうち浮遊ゲート型不揮発性メモリ
の浮遊ゲート形成領域を絶縁膜によって覆う工程と、 上記絶縁膜及び上記ポリシリコン膜の上にシリサイド膜
を形成する工程と、 上記シリサイド膜表面のうちトランジスタのゲート電極
形成領域にマスクを形成する工程と、 上記マスクと上記絶縁膜をエッチング防御膜として使用
して上記シリサイド膜及び上記ポリシリコン膜とを選択
的にエッチングすることによって、前記マスクの下に上
記トランジスタのゲート電極を形成するとともに、前記
絶縁膜の上の前記シリサイド膜を除去した領域の下方に
浮遊ゲートパターンを上記ポリシリコン膜から形成する
工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記浮遊ゲートパターンの下の前記半導体
基板に、絶縁膜を介して不純物拡散層からなるコントロ
ールゲートを形成する工程を有することを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131144A JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131144A JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308566A JPH02308566A (ja) | 1990-12-21 |
| JP2820432B2 true JP2820432B2 (ja) | 1998-11-05 |
Family
ID=15051031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131144A Expired - Lifetime JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820432B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720645B2 (ja) * | 1991-08-12 | 1998-03-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-05-23 JP JP1131144A patent/JP2820432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02308566A (ja) | 1990-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5158902A (en) | Method of manufacturing logic semiconductor device having non-volatile memory | |
| JPS61183952A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2820432B2 (ja) | 半導体装置の製造方法 | |
| JP2916306B2 (ja) | 半導体装置 | |
| JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
| JP3095489B2 (ja) | 半導体装置とその製造方法 | |
| JPS61224360A (ja) | 電界効果トランジスタの製造方法 | |
| JP3231136B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH02129917A (ja) | 半導体装置の製造方法 | |
| JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
| JPH0864810A (ja) | 縦型ｍｏｓ ｆｅｔの製造方法 | |
| JP2000353796A (ja) | 半導体装置およびその製造方法 | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03257859A (ja) | 半導体装置の製造方法 | |
| JP3212689B2 (ja) | 半導体装置及びその製造方法 | |
| JP3259439B2 (ja) | 半導体装置の製造方法 | |
| JP2874816B2 (ja) | 半導体装置の製造方法 | |
| JPH04186778A (ja) | 半導体装置の製造方法 | |
| JPH05343422A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20000043197A (ko) | 반도체소자의 게이트전극 형성방법 | |
| JPH0722624A (ja) | 半導体素子およびその製造方法 | |
| JPH06310734A (ja) | 半導体記憶装置の製造方法 | |
| JPH0231466A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH1117180A (ja) | セルフアライメントコンタクト形成方法 | |
| JPS6278880A (ja) | 半導体装置 |