JPH02308566A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02308566A JPH02308566A JP1131144A JP13114489A JPH02308566A JP H02308566 A JPH02308566 A JP H02308566A JP 1131144 A JP1131144 A JP 1131144A JP 13114489 A JP13114489 A JP 13114489A JP H02308566 A JPH02308566 A JP H02308566A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
浮遊ゲート型不揮発性メモリとトランジスタが併存する
半導体装置の製造方法に関し、トランジスタゲート電極
にポリサイドを採用する場合に浮遊ゲート不運発性メモ
リのデータ保持能力を高く維持することを目的とし、 ポリシリコン膜を３１ｉの上に形成する工程と、該ポリ
シリコン膜のうち、浮遊ゲート型不揮発性メモリの浮遊
ゲート形成領域に絶縁膜を形成する工程と、該絶縁膜及
び上記ポリシリコン膜の上にシリサイド膜を積層する工
程と、咳シリサイド膜のうちトランジスタのゲート電極
形成領域にマスクを形成する工程と、該マスクと上記絶
縁膜をエツチング防ｇ！膜として使用し、上記シリサイ
ド膜及び上記ポリシリコン膜とを選択的に工・ソチング
する工程とを含み構成する。
半導体装置の製造方法に関し、トランジスタゲート電極
にポリサイドを採用する場合に浮遊ゲート不運発性メモ
リのデータ保持能力を高く維持することを目的とし、 ポリシリコン膜を３１ｉの上に形成する工程と、該ポリ
シリコン膜のうち、浮遊ゲート型不揮発性メモリの浮遊
ゲート形成領域に絶縁膜を形成する工程と、該絶縁膜及
び上記ポリシリコン膜の上にシリサイド膜を積層する工
程と、咳シリサイド膜のうちトランジスタのゲート電極
形成領域にマスクを形成する工程と、該マスクと上記絶
縁膜をエツチング防ｇ！膜として使用し、上記シリサイ
ド膜及び上記ポリシリコン膜とを選択的に工・ソチング
する工程とを含み構成する。
本発明は、半導体装置の製造方法に関し、より詳しくは
、浮遊ゲート型不揮発性メモリとトランジスタが併存す
る半導体装置の製造方法に関する。
、浮遊ゲート型不揮発性メモリとトランジスタが併存す
る半導体装置の製造方法に関する。
（従来の技術〕
ＥＥＰＲＯＭ、ＥＰＲＯＭ等のような浮遊ゲート型不揮
発性メモリをカスタム／セミカスタムＬＳＩに混在させ
る場合、浮遊ゲート型不揮発性メモリとＭＯＳトランジ
スタを同一基板上に形成し、しかも、同一のゲート電極
材料を使用する事が効果的である。ところで、第３図に
示すように、ＭＯＳトランジスタＱ、のゲート電極３１
の寄生抵抗を低減させようとする場合には、ポリシリコ
ン膜３２の上にシリサイド膜３３を積層したポリサイド
によってゲート電極３１を形成するようにしている。
発性メモリをカスタム／セミカスタムＬＳＩに混在させ
る場合、浮遊ゲート型不揮発性メモリとＭＯＳトランジ
スタを同一基板上に形成し、しかも、同一のゲート電極
材料を使用する事が効果的である。ところで、第３図に
示すように、ＭＯＳトランジスタＱ、のゲート電極３１
の寄生抵抗を低減させようとする場合には、ポリシリコ
ン膜３２の上にシリサイド膜３３を積層したポリサイド
によってゲート電極３１を形成するようにしている。
この場合、ゲート電極３１と同じ工程において形成され
るＥＥＰＲＯＭ等の浮遊ゲート３４は、ポリシリコンｌ
ｌ！３２とシリサイド膜３３を順に形成した後に、これ
をパターニングするといった工程を経たポリサイド構造
を有することになる。
るＥＥＰＲＯＭ等の浮遊ゲート３４は、ポリシリコンｌ
ｌ！３２とシリサイド膜３３を順に形成した後に、これ
をパターニングするといった工程を経たポリサイド構造
を有することになる。
しかし、シリサイド膜３３表面に熱酸化によって形成さ
れるＳｉＯ□膜３５はｌＩ！Ｊ質が悪いため、浮遊ゲー
ト３４にポリサイドを採用する場合には、浮遊ゲート型
不揮発性メモリＱ、のデータ保持能力が低下するといっ
た問題がある。
れるＳｉＯ□膜３５はｌＩ！Ｊ質が悪いため、浮遊ゲー
ト３４にポリサイドを採用する場合には、浮遊ゲート型
不揮発性メモリＱ、のデータ保持能力が低下するといっ
た問題がある。
本発明は、このような問題に鑑みてなされたものであっ
て、トランジスタのゲート電極にポリサイドを採用する
際に浮遊ゲート不揮発性メモリのデータ保持能力を高く
維持することができる半導体装置の製造方法を提供する
ことを目的とする。
て、トランジスタのゲート電極にポリサイドを採用する
際に浮遊ゲート不揮発性メモリのデータ保持能力を高く
維持することができる半導体装置の製造方法を提供する
ことを目的とする。
上記した課題は、第１図において、ポリシリコン膜３を
基板１の上に形成する工程と、該ポリシリコン膜３のう
ち、浮遊ゲート型不揮発性メモリの浮遊ゲート形成領域
Ｃに絶縁ＩＩ！Ｊ４を積層する工程と、該絶縁膜４及び
上記ポリシリコン膜３の上にシリサイドＷ！！６を形成
する工程と、該シリサイドｆｉ６のうちトランジスタの
ゲート電極形成領域りにマスク７を形成する工程と、該
マスク７と上記絶縁膜４をエツチング防１！膜として使
用し、上記シリサイド膜６及び上記ポリシリコン膜３と
を選択的にエンチングする工程とを存することを特徴と
する半導体装置の製造方法により解決する。
基板１の上に形成する工程と、該ポリシリコン膜３のう
ち、浮遊ゲート型不揮発性メモリの浮遊ゲート形成領域
Ｃに絶縁ＩＩ！Ｊ４を積層する工程と、該絶縁膜４及び
上記ポリシリコン膜３の上にシリサイドＷ！！６を形成
する工程と、該シリサイドｆｉ６のうちトランジスタの
ゲート電極形成領域りにマスク７を形成する工程と、該
マスク７と上記絶縁膜４をエツチング防１！膜として使
用し、上記シリサイド膜６及び上記ポリシリコン膜３と
を選択的にエンチングする工程とを存することを特徴と
する半導体装置の製造方法により解決する。
本発明によれば、浮遊ゲート型不揮発性メモリの浮遊ゲ
ート及びトランジスタのゲート電極を形成する場合に、
ポリシリコンＭ３を積層する工程とシリサイドＭ６を形
成する工程との間に浮遊ゲート形成領域Ｃに絶縁膜４を
形成する工程を設けている。
ート及びトランジスタのゲート電極を形成する場合に、
ポリシリコンＭ３を積層する工程とシリサイドＭ６を形
成する工程との間に浮遊ゲート形成領域Ｃに絶縁膜４を
形成する工程を設けている。
このため、浮遊ゲート１を極を形成しようとする開城Ｃ
ではポリシリコンＷ１３とシリサイドＨ６との間に絶縁
膜４を挟むことになり、ポリシリコン膜３とシリサイド
膜６をパターン化してポリサイドによりゲート電極を形
成する工程においては、絶縁１ＩＩ４をエツチングスト
ッパーとして作用させることができ、浮遊ゲート形成領
域ＣのシリサイドＢ６だけを除去することが可能になる
。
ではポリシリコンＷ１３とシリサイドＨ６との間に絶縁
膜４を挟むことになり、ポリシリコン膜３とシリサイド
膜６をパターン化してポリサイドによりゲート電極を形
成する工程においては、絶縁１ＩＩ４をエツチングスト
ッパーとして作用させることができ、浮遊ゲート形成領
域ＣのシリサイドＢ６だけを除去することが可能になる
。
したがって、ポリサイドゲート電極の形成と同一工程に
おいてポリシリコンよりなる浮遊ゲートを形成すること
ができ、ポリサイドによりゲート電極を形成する場合に
も浮遊ゲート型不連発性メモリのデータ保持能力の低下
を抑制することが可能になる。
おいてポリシリコンよりなる浮遊ゲートを形成すること
ができ、ポリサイドによりゲート電極を形成する場合に
も浮遊ゲート型不連発性メモリのデータ保持能力の低下
を抑制することが可能になる。
なお、この工程の後にマスク７を除去することになる。
そこで、以下に本発明の実施例を図面に基づいて説明す
る。
る。
第１図は、本発明の一実施例を断面で示す工程図であっ
て、図中符号１はシリコン等の半導体よりなる基板で、
この基板ｌにおけるＭＯＳ）ランジスタ形成領域Ａ、と
ＥＰＲＯＭ形成領域Ｂの周囲には、素子分離用のフィー
ルド酸化膜２が形成されている。
て、図中符号１はシリコン等の半導体よりなる基板で、
この基板ｌにおけるＭＯＳ）ランジスタ形成領域Ａ、と
ＥＰＲＯＭ形成領域Ｂの周囲には、素子分離用のフィー
ルド酸化膜２が形成されている。
この基板１を使用してＭＯＳ）ランジスタのゲート電極
とＥＦＲＯＭの浮遊ゲートとを形成する工程について説
明する。
とＥＦＲＯＭの浮遊ゲートとを形成する工程について説
明する。
まず、第１図（ａ）に示すように、基板１表面のＳｉ０
□１１！１６とフィールド酸化膜２の上に気相成長法等
によりポリシリコン［３を１，０００〜２，０００人の
厚さに形成し、この上から燐（Ｐ）を熱拡散してポリシ
リコン膜３の不純物濃度を１０２０個／Ｃ３１程度とす
る。
□１１！１６とフィールド酸化膜２の上に気相成長法等
によりポリシリコン［３を１，０００〜２，０００人の
厚さに形成し、この上から燐（Ｐ）を熱拡散してポリシ
リコン膜３の不純物濃度を１０２０個／Ｃ３１程度とす
る。
また、ポリシリコン膜３の上に、気相成長法により膜Ｗ
、ｔ 、ｏｏｏ〜２，０００人程度の二酸化シリコン（
Ｓｉｎｇ）膜４を形成しく第１図（ｂ））、この上にレ
ジスト５を塗布した後、レジスト５を露光、現像して浮
遊ゲート形成領域Ｃにレジスト５を残存させ、これをマ
スクとして使用する（第１図（Ｃ））。
、ｔ 、ｏｏｏ〜２，０００人程度の二酸化シリコン（
Ｓｉｎｇ）膜４を形成しく第１図（ｂ））、この上にレ
ジスト５を塗布した後、レジスト５を露光、現像して浮
遊ゲート形成領域Ｃにレジスト５を残存させ、これをマ
スクとして使用する（第１図（Ｃ））。
次に、四フッ化炭素（ＣＦ４）を含むガスを使用し、反
応性イオンエツチング（ＲｒＥ）法によりレジスト５か
ら露出したＳｉｎ、膜４をエツチングし、この後にレジ
スト５を溶剤により除去すると、浮遊ゲート形成領域Ｃ
にだけ５ｉＱｚ膜４が残ることになる（第１図（ｄ）
’） 、。
応性イオンエツチング（ＲｒＥ）法によりレジスト５か
ら露出したＳｉｎ、膜４をエツチングし、この後にレジ
スト５を溶剤により除去すると、浮遊ゲート形成領域Ｃ
にだけ５ｉＱｚ膜４が残ることになる（第１図（ｄ）
’） 、。
また、ポリシリコン膜３及びｓ＋ｏｚ膜４の上に、気相
成長法やスパッタ法等により、タングステンシリサイド
（ＷＳｉ） 、チタンシリサイド（ＴｉＳｉ）等のよう
なシリサイド膜６を１，０００〜２，０００人の膜厚に
形成する（第１図（ｅ））。
成長法やスパッタ法等により、タングステンシリサイド
（ＷＳｉ） 、チタンシリサイド（ＴｉＳｉ）等のよう
なシリサイド膜６を１，０００〜２，０００人の膜厚に
形成する（第１図（ｅ））。
この後に、ＭＯＳ）ランジスタのゲート電極形成領域り
にレジスト７を形成しく第１図（ｆ））、この状態で六
フフ化硫黄（ＳＦ４）ガスを用いて反応性イオンエツチ
ングを行うと、レジスト７を形成した領域りを除いてシ
リサイド膜６が選択的にエツチングされるとともに、浮
遊ゲート形成ｆＩＪＶ域Ｃの５ｉｏｔ膜４とゲート電極
形成領域りのレジスト７をマスクとしてポリシリコンＩ
ｌ’Ｊ３が選択的にエツチングされることになる（第１
図（ｇ））。
にレジスト７を形成しく第１図（ｆ））、この状態で六
フフ化硫黄（ＳＦ４）ガスを用いて反応性イオンエツチ
ングを行うと、レジスト７を形成した領域りを除いてシ
リサイド膜６が選択的にエツチングされるとともに、浮
遊ゲート形成ｆＩＪＶ域Ｃの５ｉｏｔ膜４とゲート電極
形成領域りのレジスト７をマスクとしてポリシリコンＩ
ｌ’Ｊ３が選択的にエツチングされることになる（第１
図（ｇ））。
この場合、浮遊ゲート形成ｗＩ域Ｃのポリシリコン膜３
はＥＰＲＯＭの浮遊ゲート８として使用され、また、ゲ
ート電極形成領域りのポリシリコン膜３及びシリサイド
ＩＩ！６はポリサイドとしてＭＯＳトランジスタのゲー
ト電ｔｆ！９に用いられる。
はＥＰＲＯＭの浮遊ゲート８として使用され、また、ゲ
ート電極形成領域りのポリシリコン膜３及びシリサイド
ＩＩ！６はポリサイドとしてＭＯＳトランジスタのゲー
ト電ｔｆ！９に用いられる。
以上の工程により浮遊ゲート８及びゲート電極９の形成
が終わるが、レジスト７を除去したのちに、ポリシリコ
ンよりなる浮遊ゲート８を熱酸化すると、第１図（ｈ）
に示すように、浮遊ゲート８の表層は酸化されて５ｉ（
ｈｌｏが形成されることになり、この上にさらにデータ
保持用の絶縁膜を形成する必要は無くなる一方、ゲート
電極９を構成するポリシリコン膜３の側部とシリサイド
膜６の表層もわずかに熱酸化されて５ｉＯｚ［１１が形
成されることになる。
が終わるが、レジスト７を除去したのちに、ポリシリコ
ンよりなる浮遊ゲート８を熱酸化すると、第１図（ｈ）
に示すように、浮遊ゲート８の表層は酸化されて５ｉ（
ｈｌｏが形成されることになり、この上にさらにデータ
保持用の絶縁膜を形成する必要は無くなる一方、ゲート
電極９を構成するポリシリコン膜３の側部とシリサイド
膜６の表層もわずかに熱酸化されて５ｉＯｚ［１１が形
成されることになる。
ここで、浮遊ゲート８表層のＳｉＯ２膜４は良質で、し
かも、ポリシリコン膜３を熱酸化してなる５ｉ０２膜１
０はさらに良質であり、浮遊ゲート中に蓄積された電荷
は容易に揮発せず、データの保持能力が向上することに
なる。
かも、ポリシリコン膜３を熱酸化してなる５ｉ０２膜１
０はさらに良質であり、浮遊ゲート中に蓄積された電荷
は容易に揮発せず、データの保持能力が向上することに
なる。
なお、図中符号１２．１３は、浮遊ゲート８の両脇（図
面の横方向）の基板１に形成される導電型領域層、１４
．１５は、ゲート１を極９両側（図面に対して面方向）
の基Ｆｉ１に形成される導電型領域層を示している。
面の横方向）の基板１に形成される導電型領域層、１４
．１５は、ゲート１を極９両側（図面に対して面方向）
の基Ｆｉ１に形成される導電型領域層を示している。
以上のような工程を経て形成した浮遊ゲート８は、例え
ば第２図に示すように、浮遊ゲート形成領域Ｃに隣接す
る領域まで浮遊ゲート８のポリシリコン膜３を延設させ
、この領域の基板１表層に形成されたコントロールゲー
）ｆｆ１２０とポリシリコン３とをｓｔｏ、膜１６を介
して封目させることもできる。
ば第２図に示すように、浮遊ゲート形成領域Ｃに隣接す
る領域まで浮遊ゲート８のポリシリコン膜３を延設させ
、この領域の基板１表層に形成されたコントロールゲー
）ｆｆ１２０とポリシリコン３とをｓｔｏ、膜１６を介
して封目させることもできる。
なお、第２図中符号２１は、ＳｉＯア膜４や基板１等を
覆う眉間絶縁膜、２２は、コントロールゲート２０に接
続される電極を示している。
覆う眉間絶縁膜、２２は、コントロールゲート２０に接
続される電極を示している。
ところで、上記した実施例では浮遊ゲート形成領域Ｃに
Ｓｉｎｇ膜４を形成してこれをエツチングストッパーと
して使用したが、５ｉ０２膜の他にＳｉＪ。
Ｓｉｎｇ膜４を形成してこれをエツチングストッパーと
して使用したが、５ｉ０２膜の他にＳｉＪ。
膜等の絶縁膜を使用することもできる。
以上述べたように本発明によれば、浮遊ゲート型不渾発
性メモリの浮遊ゲート及びトランジスタのゲート電極を
形成する場合に、ポリシリコン膜を積層する工程とシリ
サイド膜を形成する工程との間に浮遊ゲート形成領域に
絶縁膜を形成する工程を設け、この絶縁膜をエツチング
ストッパーとして作用させるようにしたので、ゲート電
極の形成工程においてポリシリコンよりなる浮遊ゲート
を形成することができ、ポリサイドによりゲート電極を
形成する場合にも浮遊ゲート型不揮発性メモリのデータ
保持能力の低下を抑制することが可能になる。
性メモリの浮遊ゲート及びトランジスタのゲート電極を
形成する場合に、ポリシリコン膜を積層する工程とシリ
サイド膜を形成する工程との間に浮遊ゲート形成領域に
絶縁膜を形成する工程を設け、この絶縁膜をエツチング
ストッパーとして作用させるようにしたので、ゲート電
極の形成工程においてポリシリコンよりなる浮遊ゲート
を形成することができ、ポリサイドによりゲート電極を
形成する場合にも浮遊ゲート型不揮発性メモリのデータ
保持能力の低下を抑制することが可能になる。
第１図は、本発明の一実施例を断面で示す工程図、
第２図は、本発明により形成した不揮発性メモリの一例
を示す断面図、 第３図は、従来例により形成した装置の一例を示す断面
図である。 （符号の説明） ｌ ・・・基牟反、 ２・・・フィールド酸化膜、 ３・・・ポリシリコン膜、 ４・・・ＳｉＯ□膜（絶縁膜）、 ５．７・・・レジスト、 ６・・・シリサイド膜、 ８・・・浮遊ゲート、 ９・・・ゲート電極、 Ｃ・・・浮遊ゲート形成領域、 Ｄ・・・ゲート電極形成領域。 出 願 人 富士通株式会社
を示す断面図、 第３図は、従来例により形成した装置の一例を示す断面
図である。 （符号の説明） ｌ ・・・基牟反、 ２・・・フィールド酸化膜、 ３・・・ポリシリコン膜、 ４・・・ＳｉＯ□膜（絶縁膜）、 ５．７・・・レジスト、 ６・・・シリサイド膜、 ８・・・浮遊ゲート、 ９・・・ゲート電極、 Ｃ・・・浮遊ゲート形成領域、 Ｄ・・・ゲート電極形成領域。 出 願 人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 ポリシリコン膜を基板の上に形成する工程と、該ポリシ
リコン膜のうち、浮遊ゲート型不揮発性メモリの浮遊ゲ
ート形成領域に絶縁膜を積層する工程と、 該絶縁膜及び上記ポリシリコン膜の上にシリサイド膜を
形成する工程と、 該シリサイド膜のうちトランジスタのゲート電極形成領
域にマスクを形成する工程と、 該マスクと上記絶縁膜をエッチング防護膜として使用し
、上記シリサイド膜及び上記ポリシリコン膜とを選択的
にエッチングする工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131144A JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131144A JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308566A true JPH02308566A (ja) | 1990-12-21 |
| JP2820432B2 JP2820432B2 (ja) | 1998-11-05 |
Family
ID=15051031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131144A Expired - Lifetime JP2820432B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820432B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548046A (ja) * | 1991-08-12 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5449629A (en) * | 1991-11-14 | 1995-09-12 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
-
1989
- 1989-05-23 JP JP1131144A patent/JP2820432B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548046A (ja) * | 1991-08-12 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5449629A (en) * | 1991-11-14 | 1995-09-12 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2820432B2 (ja) | 1998-11-05 |
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