JP2661778B2 - 電気的消去可能不揮発性半導体記憶装置およびその製造方法 - Google Patents
電気的消去可能不揮発性半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は高集積化に適した電気的消去可能不揮発性
半導体記憶装置、及びその製造方法に関する。
半導体記憶装置、及びその製造方法に関する。
（ロ）従来の技術 従来の電気的消去可能不揮発性半導体装置記憶装置で
は、浮遊ゲート上の消去用絶縁膜と周辺回路上のゲート
絶縁膜を別々に、化学気相成長法あるいは熱酸化により
形成している。
は、浮遊ゲート上の消去用絶縁膜と周辺回路上のゲート
絶縁膜を別々に、化学気相成長法あるいは熱酸化により
形成している。
（ハ）発明が解決しようとする課題 浮遊ゲート上の消去用絶縁膜と周辺回路上のゲート絶
縁膜を別々に形成することにより各絶縁膜の最適化が可
能であるが、製造工程が複雑となるため同時形成が望ま
しい。
縁膜を別々に形成することにより各絶縁膜の最適化が可
能であるが、製造工程が複雑となるため同時形成が望ま
しい。
しかしながら、従来の電気的消去可能不揮発性半導体
記憶装置においてゲート絶縁膜と消去用絶縁膜を同時形
成する方法として、熱酸化で行ったときは、周辺回路部
（Si基板上）領域では良好な膜質の絶縁膜が得られる
が、浮遊ゲートの消去用窓領域（多結晶Si上）は、下地
多結晶Siの結晶粒界による表面上の凹凸部で均一な酸化
膜が得られず、電界集中による破壊耐圧の低下を招きや
すい。さらに多結晶Si上の熱酸化膜は破壊に至るまでの
総電荷量（以後QBDという）が小さく、消去ゲートに電
圧を印加し消去用絶縁膜を通して電荷を引く抜くこと、
すなわちデータの書き換えを繰り返すうちに絶縁破壊す
る恐れがある。
記憶装置においてゲート絶縁膜と消去用絶縁膜を同時形
成する方法として、熱酸化で行ったときは、周辺回路部
（Si基板上）領域では良好な膜質の絶縁膜が得られる
が、浮遊ゲートの消去用窓領域（多結晶Si上）は、下地
多結晶Siの結晶粒界による表面上の凹凸部で均一な酸化
膜が得られず、電界集中による破壊耐圧の低下を招きや
すい。さらに多結晶Si上の熱酸化膜は破壊に至るまでの
総電荷量（以後QBDという）が小さく、消去ゲートに電
圧を印加し消去用絶縁膜を通して電荷を引く抜くこと、
すなわちデータの書き換えを繰り返すうちに絶縁破壊す
る恐れがある。
また、酸化温度を1050℃以上の高温にして絶縁膜の膜
質を向上させる方法があるが、高温での熱処理は不純物
層の拡散が大きくなるため、高集積化には適さない。
質を向上させる方法があるが、高温での熱処理は不純物
層の拡散が大きくなるため、高集積化には適さない。
一方、化学気相成長法により堆積したHTO膜は多結晶S
i上ではQBDの大きな絶縁膜が得られるがトラップが多く
データの書き換えを繰り返すうち消去特性の劣化が見ら
れ、Si基板上では熱酸化膜に比べ破壊耐圧が低いという
問題がある。
i上ではQBDの大きな絶縁膜が得られるがトラップが多く
データの書き換えを繰り返すうち消去特性の劣化が見ら
れ、Si基板上では熱酸化膜に比べ破壊耐圧が低いという
問題がある。
（ニ）課題を解決するための手段および作用 この発明は、半導体基板上に、第１の不純物拡散層、
制御ゲートおよび浮遊ゲートを含むメモリ部と、第１の
不純物拡散層、消去ゲート、浮遊ゲートおよびフィール
ド酸化膜を含む消去部と、第２の不純物拡散層およびゲ
ートを含む周辺回路部とを有し、 メモリ部が、浮遊ゲートを含む半導体基板上の全面に
形成された制御ゲートと、浮遊ゲートと制御ゲートとの
間および第１の不純物拡散層と制御ゲートとの間に熱酸
化膜、層間絶縁膜およびHTO膜をこの順で形成した第１
積層膜とを有し、 消去部が、浮遊ゲート上面に層間絶縁膜が除去された
消去用窓領域を有し、浮遊ゲート上に形成された消去ゲ
ートと、消去用窓領域の浮遊ゲートと消去ゲートとの間
に熱酸化膜とHTO膜をこの順で形成した第２積層膜から
構成される消去用絶縁膜とを有し、 周辺回路部が、上記半導体基板上の全面に、熱酸化膜
又は熱酸化膜とHTO膜をこの順で形成した第２積層膜か
ら構成されるゲート絶縁膜を有し、さらに、その上面に
ゲートを有してなり、 メモリ部、消去部及び周辺回路部のHTO膜及び熱酸化
膜がそれぞれ同一工程で形成され、かつ熱酸化膜が、HT
O膜の形成後、半導体基板全面を熱酸化することにより
半導体基板および浮遊ゲート上に形成されることを特徴
とする電気的消去可能不揮発性半導体記憶装置を提供す
るものである。
制御ゲートおよび浮遊ゲートを含むメモリ部と、第１の
不純物拡散層、消去ゲート、浮遊ゲートおよびフィール
ド酸化膜を含む消去部と、第２の不純物拡散層およびゲ
ートを含む周辺回路部とを有し、 メモリ部が、浮遊ゲートを含む半導体基板上の全面に
形成された制御ゲートと、浮遊ゲートと制御ゲートとの
間および第１の不純物拡散層と制御ゲートとの間に熱酸
化膜、層間絶縁膜およびHTO膜をこの順で形成した第１
積層膜とを有し、 消去部が、浮遊ゲート上面に層間絶縁膜が除去された
消去用窓領域を有し、浮遊ゲート上に形成された消去ゲ
ートと、消去用窓領域の浮遊ゲートと消去ゲートとの間
に熱酸化膜とHTO膜をこの順で形成した第２積層膜から
構成される消去用絶縁膜とを有し、 周辺回路部が、上記半導体基板上の全面に、熱酸化膜
又は熱酸化膜とHTO膜をこの順で形成した第２積層膜か
ら構成されるゲート絶縁膜を有し、さらに、その上面に
ゲートを有してなり、 メモリ部、消去部及び周辺回路部のHTO膜及び熱酸化
膜がそれぞれ同一工程で形成され、かつ熱酸化膜が、HT
O膜の形成後、半導体基板全面を熱酸化することにより
半導体基板および浮遊ゲート上に形成されることを特徴
とする電気的消去可能不揮発性半導体記憶装置を提供す
るものである。
また、この発明は、第１の不純物拡散層、制御ゲート
および浮遊ゲートを含むメモリ部と、第１の不純物拡散
層、消去ゲート、浮遊ゲートおよびフィールド酸化膜を
含む消去部と、第２の不純物拡散層およびゲートを含む
周辺回路部を有する半導体基板の全面に層間絶縁膜を堆
積し、 消去部の浮遊ゲート上の所望の領域の層間絶縁膜を除
去することにより消去用窓領域を形成すると共に周辺回
路部の層間絶縁膜を除去し、 化学気相成長法によりメモリ部では層間絶縁膜上、消
去部では消去用窓領域の浮遊ゲート上、周辺回路部では
半導体基板上にHTO膜を堆積し、 その後半導体基板全体を熱酸化することにより、 浮遊ゲートが予め半導体基板上に形成されたメモリ部
の浮遊ゲートおよび第１の不純物拡散層上に熱酸化膜、
層間絶縁膜およびHTO膜とからなる第１積層膜と、 フィールド酸化膜および浮遊ゲートが予め半導体基板
上に形成された周辺回路部の半導体基板上に熱酸化膜と
HTO膜との第２積層膜からなるゲート絶縁膜と、 消去部の消去用窓領域の浮遊ゲート上に熱酸化膜とHT
O膜との第２積層膜からなる消去用絶縁膜とを同時に形
成することからなることを特徴とする電気的消去可能不
揮発性半導体記憶装置の製造方法を提供するものであ
る。
および浮遊ゲートを含むメモリ部と、第１の不純物拡散
層、消去ゲート、浮遊ゲートおよびフィールド酸化膜を
含む消去部と、第２の不純物拡散層およびゲートを含む
周辺回路部を有する半導体基板の全面に層間絶縁膜を堆
積し、 消去部の浮遊ゲート上の所望の領域の層間絶縁膜を除
去することにより消去用窓領域を形成すると共に周辺回
路部の層間絶縁膜を除去し、 化学気相成長法によりメモリ部では層間絶縁膜上、消
去部では消去用窓領域の浮遊ゲート上、周辺回路部では
半導体基板上にHTO膜を堆積し、 その後半導体基板全体を熱酸化することにより、 浮遊ゲートが予め半導体基板上に形成されたメモリ部
の浮遊ゲートおよび第１の不純物拡散層上に熱酸化膜、
層間絶縁膜およびHTO膜とからなる第１積層膜と、 フィールド酸化膜および浮遊ゲートが予め半導体基板
上に形成された周辺回路部の半導体基板上に熱酸化膜と
HTO膜との第２積層膜からなるゲート絶縁膜と、 消去部の消去用窓領域の浮遊ゲート上に熱酸化膜とHT
O膜との第２積層膜からなる消去用絶縁膜とを同時に形
成することからなることを特徴とする電気的消去可能不
揮発性半導体記憶装置の製造方法を提供するものであ
る。
すなわち、この発明は、ゲート絶縁膜と、消去用絶縁
膜をHTO膜を堆積後、熱酸化することにより得られる積
層膜で同時に形成するようにしたものであり、同時にHT
O膜を堆積後、熱酸化して積層膜を形成することによ
り、周辺回路のゲート絶縁膜（Si基板上）と浮遊ゲート
上の消去用絶縁膜（多結晶Si上）に同時にしかも800〜9
50℃の低温プロセスで良好な膜質の絶縁膜を形成でき
る。
膜をHTO膜を堆積後、熱酸化することにより得られる積
層膜で同時に形成するようにしたものであり、同時にHT
O膜を堆積後、熱酸化して積層膜を形成することによ
り、周辺回路のゲート絶縁膜（Si基板上）と浮遊ゲート
上の消去用絶縁膜（多結晶Si上）に同時にしかも800〜9
50℃の低温プロセスで良好な膜質の絶縁膜を形成でき
る。
この発明において、積層膜はHTO膜とその熱酸化膜か
らなり、HTO膜およびHTO膜堆積後、下地の半導体基板
（Si基板）あるいは多結晶Siの浮遊ゲートが熱酸化され
ることによって得られる積層膜を第２積層膜としてい
る。
らなり、HTO膜およびHTO膜堆積後、下地の半導体基板
（Si基板）あるいは多結晶Siの浮遊ゲートが熱酸化され
ることによって得られる積層膜を第２積層膜としてい
る。
すなわち、第２積層膜（膜厚d2）は、第３図（ｄ）に
示された消去部では、主として消去用窓領域でHTO膜８
直下の下地の多結晶Si層（浮遊ゲート）３［第３図
（ｃ）参照］が酸化されて得られた熱酸化膜９と、上層
のHTO膜８からなる。
示された消去部では、主として消去用窓領域でHTO膜８
直下の下地の多結晶Si層（浮遊ゲート）３［第３図
（ｃ）参照］が酸化されて得られた熱酸化膜９と、上層
のHTO膜８からなる。
また、第４図（ｄ）に示された周辺回路トランジスタ
ゲート部では、第２積層膜がHTO膜８直下の下地Si基板
（半導体基板）１［第４図（ｃ）参照］が酸化されて得
られた熱酸化膜９と、上層のHTO膜からなる。
ゲート部では、第２積層膜がHTO膜８直下の下地Si基板
（半導体基板）１［第４図（ｃ）参照］が酸化されて得
られた熱酸化膜９と、上層のHTO膜からなる。
一方、第１積層膜は、例えば、第２図（ｄ）に示すよ
うに、層間絶縁膜５を挟んで、上層のHTO膜８と、下地
の熱酸化膜９からなる。
うに、層間絶縁膜５を挟んで、上層のHTO膜８と、下地
の熱酸化膜９からなる。
また、第３図（ｄ）に示すように、消去用窓領域以外
の領域で、第１積層膜から形成されており、これは層間
絶縁膜５を挟んで、上層のHTO膜８と、下地熱酸化膜９
からなる。
の領域で、第１積層膜から形成されており、これは層間
絶縁膜５を挟んで、上層のHTO膜８と、下地熱酸化膜９
からなる。
（ホ）実施例 以下、この発明の電気的消去可能不揮発性半導体記憶
装置及びその製造方法を図示の実施例により詳細に説明
する。
装置及びその製造方法を図示の実施例により詳細に説明
する。
第１図の平面図に示すように、記憶装置はSi基板上の
フィールド酸化膜Ａ、多結晶Siの浮遊ゲートＢとを備え
ている。さらに浮遊ゲート上に消去窓Ｃ、消去ゲートＤ
を備えている。そして浮遊ゲート上には制御ゲートＥと
の層間絶縁膜と消去ゲートとの間に消去用絶縁膜を備え
ている。
フィールド酸化膜Ａ、多結晶Siの浮遊ゲートＢとを備え
ている。さらに浮遊ゲート上に消去窓Ｃ、消去ゲートＤ
を備えている。そして浮遊ゲート上には制御ゲートＥと
の層間絶縁膜と消去ゲートとの間に消去用絶縁膜を備え
ている。
この電気的消去可能不揮発性半導体記憶装置は次のよ
うにして製造する。
うにして製造する。
なお、説明に用いる第２図はメモリー部を示し、第３
図は消去部を示し、第４図は周辺回路CMOSゲート部を示
すとともに、製造工程（ａ）〜（ｅ）における各工程、
例えば、第２図（ａ）、第３図（ａ）および第４図
（ａ）は同時進行中の異なる部分、すなわち、メモリー
部、消去部および周辺回路CMOSゲート部での製造過程を
示す。
図は消去部を示し、第４図は周辺回路CMOSゲート部を示
すとともに、製造工程（ａ）〜（ｅ）における各工程、
例えば、第２図（ａ）、第３図（ａ）および第４図
（ａ）は同時進行中の異なる部分、すなわち、メモリー
部、消去部および周辺回路CMOSゲート部での製造過程を
示す。
まず、第２図（ａ）、第３図（ａ）、第４図（ａ）に
示すように、Ｐ型のSi基板１上にLOCOS法によりSiO2の
フィールド酸化膜２を形成した後、第１ゲート酸化膜４
を形成し、続いて多結晶Siを全面に堆積して不純物（例
えばリンやヒ素）をドープし、所望の浮遊ゲート３をフ
ォトリソグラフィ、エッチングによりパターニングした
あと化学的気相成長法（または熱酸化）により浮遊ゲー
トを覆う層間絶縁膜５を形成する。
示すように、Ｐ型のSi基板１上にLOCOS法によりSiO2の
フィールド酸化膜２を形成した後、第１ゲート酸化膜４
を形成し、続いて多結晶Siを全面に堆積して不純物（例
えばリンやヒ素）をドープし、所望の浮遊ゲート３をフ
ォトリソグラフィ、エッチングによりパターニングした
あと化学的気相成長法（または熱酸化）により浮遊ゲー
トを覆う層間絶縁膜５を形成する。
次に、第２図（ｂ）、第３図（ｂ）、第４図（ｂ）に
示すように、浮遊ゲート３上の層間絶縁膜５をエッチン
グし、メモリ部のソース領域６とドレイン領域７を形成
する。この際、層間絶縁膜５は消去部において除去され
て消去窓が形成されるとともに、メモリ部から消去部に
またがるソース領域６、ドレイン領域７が形成される。
示すように、浮遊ゲート３上の層間絶縁膜５をエッチン
グし、メモリ部のソース領域６とドレイン領域７を形成
する。この際、層間絶縁膜５は消去部において除去され
て消去窓が形成されるとともに、メモリ部から消去部に
またがるソース領域６、ドレイン領域７が形成される。
続いて、第２図（ｃ）、第３図（ｃ）、第４図（ｃ）
に示すように、化学的気相成長法により、同時に、SiO2
のHTO膜８を全面に積層する。このHTO膜は、周辺回路CM
OSゲート部において、後工程の第４図（ｄ）（ｅ）に示
すように、Si基板１上に形成されるゲート絶縁膜の上層
を構成するとともに、同じく後工程の第３図（ｄ）
（ｅ）に示すように、浮遊ゲート上の消去用絶縁膜の上
層を構成する。
に示すように、化学的気相成長法により、同時に、SiO2
のHTO膜８を全面に積層する。このHTO膜は、周辺回路CM
OSゲート部において、後工程の第４図（ｄ）（ｅ）に示
すように、Si基板１上に形成されるゲート絶縁膜の上層
を構成するとともに、同じく後工程の第３図（ｄ）
（ｅ）に示すように、浮遊ゲート上の消去用絶縁膜の上
層を構成する。
次に、第２図（ｄ）、第３図（ｄ）、第４図（ｄ）に
示すように、所望の周辺回路CMOSゲート絶縁膜（積層
膜）厚d1が得られるように同時に熱酸化を行う。この
際、得られる熱酸化膜９は、上記CMOSゲート絶縁膜の下
層を構成するとともに、浮遊ゲート上の消去用絶縁膜の
下層を構成するものであり、HTO膜を堆積後、下地のSi
基板および多結晶Si基板を熱酸化してなるSiO2膜であ
る。このように同時形成されたCMOSゲート絶縁膜は150
〜250Åの厚さが好ましく、消去用絶縁膜厚D2は、増速
酸化され、350〜450Åとなるように浮遊ゲートとなる多
結晶Siに不純物（例えばリンやヒ素）をドープしておく
ことが好ましい。
示すように、所望の周辺回路CMOSゲート絶縁膜（積層
膜）厚d1が得られるように同時に熱酸化を行う。この
際、得られる熱酸化膜９は、上記CMOSゲート絶縁膜の下
層を構成するとともに、浮遊ゲート上の消去用絶縁膜の
下層を構成するものであり、HTO膜を堆積後、下地のSi
基板および多結晶Si基板を熱酸化してなるSiO2膜であ
る。このように同時形成されたCMOSゲート絶縁膜は150
〜250Åの厚さが好ましく、消去用絶縁膜厚D2は、増速
酸化され、350〜450Åとなるように浮遊ゲートとなる多
結晶Siに不純物（例えばリンやヒ素）をドープしておく
ことが好ましい。
さらに、第２図（ｅ）、第３図（ｅ）、第４図（ｅ）
に示すように、多結晶Siを全面に積層し、続いて不純物
として、例えば、リンやヒ素をドープし、フォトリソグ
ラフィ、エッチングにより消去用ゲート10bおよび制御
用ゲート10aをそれぞれ消去部およびメモリ部の所定領
域にパターニングするとともに、、周辺回路ゲート10c
を周辺回路CMOSゲート部の所定領域にパターニングし、
しかる後周辺回路CMOSゲート部にソース領域11とドレイ
ン領域12を形成する。このようにして記憶装置が製造さ
れる。
に示すように、多結晶Siを全面に積層し、続いて不純物
として、例えば、リンやヒ素をドープし、フォトリソグ
ラフィ、エッチングにより消去用ゲート10bおよび制御
用ゲート10aをそれぞれ消去部およびメモリ部の所定領
域にパターニングするとともに、、周辺回路ゲート10c
を周辺回路CMOSゲート部の所定領域にパターニングし、
しかる後周辺回路CMOSゲート部にソース領域11とドレイ
ン領域12を形成する。このようにして記憶装置が製造さ
れる。
このように本実施例では、浮遊ゲート上の消去用絶縁
膜と周辺回路上のゲート絶縁膜を同時に形成するように
し、しかもこれらをHTO膜とその熱酸化膜からなる積層
膜で形成したので、従来の周辺回路におけるゲート絶縁
膜としてSi基板上に形成された熱酸化膜に比して、本実
施例の積層膜の方が欠陥密度を小さくでき、かつQBDの
大きなゲート絶縁膜を得ることができる。また、従来の
浮遊ゲート上に熱酸化のみにより欠陥された消去用絶縁
膜に比して、本実施例の積層膜の方が、浮遊ゲート表面
の凹凸に依らない均一な消去用絶縁膜を得ることがで
き、これにより破壊耐圧を向上できるとともに、QBDを
大きく設定できる。
膜と周辺回路上のゲート絶縁膜を同時に形成するように
し、しかもこれらをHTO膜とその熱酸化膜からなる積層
膜で形成したので、従来の周辺回路におけるゲート絶縁
膜としてSi基板上に形成された熱酸化膜に比して、本実
施例の積層膜の方が欠陥密度を小さくでき、かつQBDの
大きなゲート絶縁膜を得ることができる。また、従来の
浮遊ゲート上に熱酸化のみにより欠陥された消去用絶縁
膜に比して、本実施例の積層膜の方が、浮遊ゲート表面
の凹凸に依らない均一な消去用絶縁膜を得ることがで
き、これにより破壊耐圧を向上できるとともに、QBDを
大きく設定できる。
（ヘ）発明の効果 以上の様にこの発明によれば、ゲート絶縁膜と消去用
絶縁膜を、HTO膜を堆積後熱酸化して積層膜を同時に形
成することにより、高集積化に適した950℃以下の低温
プロセスで同時にしかも簡単に得られる。Si基板上には
周辺回路のゲート絶縁膜として熱酸化膜と比べ欠陥密度
が小さくQBDの大きい絶縁膜が得られ、それと同時に多
結晶Si（浮遊ゲート）上では熱酸化のみにより形成した
絶縁膜に比べ、表面の凹凸によらない均一な膜が得られ
るので破壊耐圧が高くQBDも大きな消去用絶縁膜が得ら
れる。しかもHTO膜を堆積後、熱酸化を行うとHTO膜と界
面をなす下地の、例えば、Si基板表面および多結晶Si表
面が酸化されるため、界面準位密度も熱酸化により形成
される絶縁膜と同程度に設定でき、データの書き換えに
よる特性の劣化は見られない。
絶縁膜を、HTO膜を堆積後熱酸化して積層膜を同時に形
成することにより、高集積化に適した950℃以下の低温
プロセスで同時にしかも簡単に得られる。Si基板上には
周辺回路のゲート絶縁膜として熱酸化膜と比べ欠陥密度
が小さくQBDの大きい絶縁膜が得られ、それと同時に多
結晶Si（浮遊ゲート）上では熱酸化のみにより形成した
絶縁膜に比べ、表面の凹凸によらない均一な膜が得られ
るので破壊耐圧が高くQBDも大きな消去用絶縁膜が得ら
れる。しかもHTO膜を堆積後、熱酸化を行うとHTO膜と界
面をなす下地の、例えば、Si基板表面および多結晶Si表
面が酸化されるため、界面準位密度も熱酸化により形成
される絶縁膜と同程度に設定でき、データの書き換えに
よる特性の劣化は見られない。
第１図は、この発明の一実施例の電気的消去可能不揮発
性半導体記憶装置の平面図、第２〜４図は、メモリ部、
消去部および周辺回路CMOSゲート部の製造工程を示し、
それぞれ第１図に示した１−１′線矢視図、２−２′線
矢視図、及び周辺回路CMOSゲート部の構成説明図であ
る。 １……Ｐ型Si基板、２……フィールド酸化膜、 ３……浮遊ゲート、４……第１ゲート酸化膜、 ５……層間絶縁膜、 ６……メモリー部（ソース領域、） ７……メモリー部（ドレイン領域）、 ８……HTO膜、９……熱酸化膜、 10a……制御ゲート、 10b……消去ゲート、 10c……周辺回路CMOSゲート、 11……周辺回路CMOSソース領域、 12……周辺回路CMOSドレイン領域、 Ａ……フィールド酸化膜、Ｂ……浮遊ゲート、 Ｃ……消去窓、Ｄ……消去ゲート、 Ｅ……制御ゲート。
性半導体記憶装置の平面図、第２〜４図は、メモリ部、
消去部および周辺回路CMOSゲート部の製造工程を示し、
それぞれ第１図に示した１−１′線矢視図、２−２′線
矢視図、及び周辺回路CMOSゲート部の構成説明図であ
る。 １……Ｐ型Si基板、２……フィールド酸化膜、 ３……浮遊ゲート、４……第１ゲート酸化膜、 ５……層間絶縁膜、 ６……メモリー部（ソース領域、） ７……メモリー部（ドレイン領域）、 ８……HTO膜、９……熱酸化膜、 10a……制御ゲート、 10b……消去ゲート、 10c……周辺回路CMOSゲート、 11……周辺回路CMOSソース領域、 12……周辺回路CMOSドレイン領域、 Ａ……フィールド酸化膜、Ｂ……浮遊ゲート、 Ｃ……消去窓、Ｄ……消去ゲート、 Ｅ……制御ゲート。
Claims (4)
- 【請求項１】半導体基板上に、第１の不純物拡散層、制
御ゲートおよび浮遊ゲートを含むメモリ部と、第１の不
純物拡散層、消去ゲート、浮遊ゲートおよびフィールド
酸化膜を含む消去部と、第２の不純物拡散層およびゲー
トを含む周辺回路部とを有し、 メモリ部が、浮遊ゲートを含む半導体基板上の全面に形
成された制御ゲートと、浮遊ゲートと制御ゲートとの間
および第１の不純物拡散層と制御ゲートとの間に熱酸化
膜、層間絶縁膜およびHTO膜をこの順で形成した第１積
層膜とを有し、 消去部が、浮遊ゲート上面に層間絶縁膜が除去された消
去用窓領域を有し、浮遊ゲート上に形成された消去ゲー
トと、消去用窓領域の浮遊ゲートと消去ゲートとの間に
熱酸化膜とHTO膜をこの順で形成した第２積層膜から構
成される消去用絶縁膜とを有し、 周辺回路部が、上記半導体基板上の全面に、熱酸化膜又
は熱酸化膜とHTO膜をこの順で形成した第２積層膜から
構成されるゲート絶縁膜を有し、さらに、その上面にゲ
ートを有してなり、 メモリ部、消去部及び周辺回路部のHTO膜及び熱酸化膜
がそれぞれ同一工程で形成され、かつ熱酸化膜が、HTO
膜の形成後、半導体基板全面を熱酸化することにより半
導体基板および浮遊ゲート上に形成されることを特徴と
する電気的消去可能不揮発性半導体記憶装置。 - 【請求項２】浮遊ゲートが、周辺回路部の半導体基板よ
り高い不純物濃度を有し、かつ浮遊ゲート上の熱酸化膜
が、周辺回路部の半導体基板上の熱酸化膜の厚さより厚
い請求項１の装置。 - 【請求項３】第１の不純物拡散層、制御ゲートおよび浮
遊ゲートを含むメモリ部と、第１の不純物拡散層、消去
ゲート、浮遊ゲートおよびフィールド酸化膜を含む消去
部と、第２の不純物拡散層およびゲートを含む周辺回路
部を有する半導体基板の全面に層間絶縁膜を堆積し、 消去部の浮遊ゲート上の所望の領域の層間絶縁膜を除去
することにより消去用窓領域を形成すると共に周辺回路
部の層間絶縁膜を除去し、 化学気相成長法によりメモリ部では層間絶縁膜上、消去
部では消去用窓領域の浮遊ゲート上、周辺回路部では半
導体基板上にHTO膜を堆積し、 その後半導体基板全体を熱酸化することにより、 浮遊ゲートが予め半導体基板上に形成されたメモリ部の
浮遊ゲートおよび第１の不純物拡散層上に熱酸化膜、層
間絶縁膜およびHTO膜とからなる第１積層膜と、 フィールド酸化膜および浮遊ゲートが予め半導体基板上
に形成された周辺回路部の半導体基板上に熱酸化膜とHT
O膜との第２積層膜からなるゲート絶縁膜と、 消去部の消去用窓領域の浮遊ゲート上に熱酸化膜とHTO
膜との第２積層膜からなる消去用絶縁膜とを同時に形成
することからなることを特徴とする電気的消去可能不揮
発性半導体記憶装置の製造方法。 - 【請求項４】半導体基板全体の熱処理の前に、浮遊ゲー
トに不純物をドープすることにより、周辺回路部の半導
体基板より浮遊ゲートの不純物濃度を高くし、その後熱
処理に付すことにより、浮遊ゲート上の熱酸化膜の厚さ
を周辺回路部の半導体基板上の熱酸化膜の厚さより厚く
することからなる請求項３の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188728A JP2661778B2 (ja) | 1990-07-16 | 1990-07-16 | 電気的消去可能不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188728A JP2661778B2 (ja) | 1990-07-16 | 1990-07-16 | 電気的消去可能不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473971A JPH0473971A (ja) | 1992-03-09 |
| JP2661778B2 true JP2661778B2 (ja) | 1997-10-08 |
Family
ID=16228740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188728A Expired - Fee Related JP2661778B2 (ja) | 1990-07-16 | 1990-07-16 | 電気的消去可能不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661778B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4921848B2 (ja) * | 2006-05-09 | 2012-04-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1990
- 1990-07-16 JP JP2188728A patent/JP2661778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473971A (ja) | 1992-03-09 |
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