JP2664685B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の製造方法に関し、特に浮遊ゲ
ート電極と制御ゲート電極との２層ゲート電極構造を有
するセルトランジスタと、MOSトランジスタを含む周辺
回路とが１チップ上に集積形成された半導体装置の製造
方法に関する。 （従来の技術） 浮遊ゲート電極と制御ゲート電極との２層ゲート構造
を有する半導体装置例えばEPROMは、第６図に示すよう
な構造になっている。 第６図（Ａ）および（Ｂ）にはそれぞれ互いに直交す
る断面構造が示されている。Ｐ型の半導体基板101の表
面領域にはＮ型のソース，ドレイン領域102,103が形成
されている。このソース，ドレイン領域102,103間のチ
ャネル領域104上にはゲート絶縁膜106が形成されてい
る。チャネル領域104は、第６図（Ｂ）に示されている
ようにフィールド絶縁膜105により素子分離されてい
る。ゲート絶縁膜106上には、例えば多結晶シリコンか
ら成る浮遊ゲート電極107が形成されており、この浮遊
ゲート電極107上には例えばこの浮遊ゲート電極107を熱
酸化することにより得られるシリコン酸化膜（SiO2）10
8が形成されている。さらに、このシリコン酸化膜108の
上にシリコン窒化膜（Si3N4）109が形成され、さらにこ
のシリコン窒化膜109上にシリコン酸化膜110が形成され
ている。浮遊ゲート電極107上にはこれら３層より成る
絶縁膜、すなわちシリコン酸化膜108,シリコン窒化膜10
9,シリコン酸化膜110を介して、例えば多結晶シリコン
から成る制御ゲート電極111が形成されている。 そして、制御ゲート電極111を含む表面全体はシリコ
ン酸化膜等の絶縁膜112によって被覆されている。さら
に、図示してないがコンタクトホール、アルミニウム配
線等が形成されている。 このような構造の半導体装置において、浮遊ゲート電
極107は電気的に浮遊状態にあるため、制御ゲート電極1
11に高電圧を印加すると、この制御ゲート電極111と浮
遊ゲート電極107間のカップリング、およひ浮遊ゲート
電極107とチャネル領域104間のカップリングにより、ゲ
ート絶縁膜106に電界が発生する。同時に、ドレイン領
域103に高電圧を印加すると、チャネル領域104のドレイ
ン近傍でホットエレクトロンが発生し、これが浮遊ゲー
ト電極107中に注入され、データが記憶された状態とな
る。 この状態において制御ゲート電極111と浮遊ゲート電
極107との間には高電界が誘発されるため耐圧の高い絶
縁膜が必要となるが、素子の微細化の目的で絶縁膜の薄
膜化が要求される。 前記の半導体装置では、制御ゲート電極111と浮遊ゲ
ート電極107間の絶縁膜がシリコン酸化膜108,シリコン
窒化膜109,シリコン酸化膜110の３層より形成されてい
るので、この３層より成る絶縁膜の代わりに、例えばシ
リコン酸化膜１層で形成している場合と比較して、同じ
絶縁膜厚では耐圧が良く、薄膜化に有利である。しかし
ながら、このようにシリコン酸化膜108,シリコン窒化膜
109,シリコン酸化膜110の３層より成る絶縁膜にもその
薄膜化には限界がある。シリコン酸化膜108,110が30〜4
0Å以下になると、正孔がそのシリコン酸化膜をトンネ
リングにより通り抜けてしまう。従って、シリコン酸化
膜108,110の膜厚は40Å以上が必要となる。また、シリ
コン窒化膜109が薄いと、シリコン酸化膜110を酸化形成
する際に下層にある浮遊ゲート電極107が酸化されてし
まう。従って、シリコン窒化膜109は最低限60〜80Åの
膜厚が必要となる。したがって、この３層構造の絶縁膜
は全体で140〜160Å程度の膜厚が必要となる。 また、シリコン窒化膜109は耐圧の点では優れている
が、電子が補足されやすいため、紫外線照射によるデー
タ消去時にそのデータが消去されなくなる場合があり、
消去特性の劣化が引起こされる。 （発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、制御ゲ
ート電極と浮遊ゲート電極との間に絶縁膜の薄膜化を実
現すると共に、従来のシリコン窒化膜の使用による消去
特性の低下の生じる欠点を改善し、その絶縁膜の薄膜化
・高耐圧化と、電子トラップ性を低く抑制できる絶縁膜
構造を簡単な工程で実現できる半導体装置の製造方法を
提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） この発明による半導体装置の製造方法は、浮遊ゲート
電極と制御ゲート電極を含むセルトランジスタと、MOS
トランジスタを含む周辺回路とが１チップ上に集積形成
された半導体装置を、前記セルトランジスタを形成する
ための半導体基板表面の第１領域上にゲート絶縁膜を介
して前記浮遊ゲート電極となる第１の導電層を形成する
工程と、前記第１領域の前記第１の導電層上および前記
MOSトランジスタを形成するための前記半導体基板表面
の第２領域上に、前記セルトランジスタの層間絶縁層お
よび前記MOSトランジスタのゲート絶縁膜として機能す
る、シリコン酸化膜を下層とし、シリコンオキシナイト
ライド膜を上層とする２層絶縁膜を形成する工程と、前
記第１および第２領域の前記２層絶縁膜上に、前記セル
トランジスタの制御ゲート電極および前記MOSトランジ
スタのゲート電極として機能する、第２の導電層を形成
する工程と、前記第１および第２領域に、前記セルトラ
ンジスタのソースおよびドレイン領域、および前記MOS
トランジスタのソースおよびドレイン領域をそれぞれ形
成する工程とによって製造するものである。 （作用） この半導体装置の製造方法においては、セルトランジ
スタの浮遊ゲート電極と制御ゲート電極との間の層間絶
縁膜として従来使用されていたシリコンナイトライド膜
に代えて、そのシリコンナイトライド膜よりも電子トラ
ップ性の少ないシリコンオキシナイトライド膜を用いて
おり、これによって、シリコンナイトライド膜をシリコ
ン酸化膜で挟むという従来の３層構造から、シリコン酸
化膜を下層とし、シリコンオキシナイトライド膜を上層
とする２層構造の層間絶縁膜を実現している。 シリコン酸化膜とシリコンオキシナイトライド膜との
２層構造にするだけで、シリコンナイトライド膜をシリ
コン酸化膜で挟むという従来の３層構造と比較し薄膜化
を図ることができるが、特に、シリコン酸化膜を下層と
し、シリコンオキシナイトライド膜を上層とする構造を
採用することにより、その２層構造絶縁膜の耐圧を大幅
に向上させることが可能となる。 さらに、周辺MOSトランジスタについても、そのゲー
ト絶縁膜を、シリコン酸化膜を下層とし、シリコンオキ
シナイトライド膜を上層とする２層構造にすると、高耐
圧化が得られ、またゲート絶縁膜をシリコンナイトライ
ド膜で形成した場合よりも、電子のトラップが少ないの
で、そのシキイ値電圧の変動を抑制する事ができ良好な
スイッチング特性が得られるという効果が得られる。し
たがって、セルトランジスタの層間絶縁膜とMOSトラン
ジスタのゲート絶縁膜を、シリコン酸化膜を下層とし、
シリコンオキシナイトライド膜を上層とする２層構造絶
縁膜によって同時形成すると、膜厚が薄く、高耐圧で、
且つ電子トラップ性を低く抑制できる絶縁膜構造を簡単
な工程で実現することが可能となる。 （実施例） 以下、図面を参照してこの発明の実施例を説明する。 第１図はこの発明の一実施例に係る半導体装置をその
製造工程に基づいて説明するための断面構造図である。 まず第１図（Ａ）に示すように、例えばＰ型のシリコ
ン基板21の表面に、周知の技術により素子分離のための
フィールド絶縁膜22を形成する。さらに、このフィール
ド絶縁膜22で囲まれたシリコン基板21の表面にゲート絶
縁膜23を200Å程度熱酸化により形成する。 次に第１図（Ｂ）に示すように、全面に第１の多結晶
シリコン層24を気相成長法により4000Å程度堆積形成す
る。その後、この多結晶シリコン層24にリン等の不純物
をイオン注入あるいはPOCl3を拡散源とした熱拡散法等
の方法でドープする。次いで、800℃,200Paの雰囲気中
で、NH3,500cc/min、SiH2Cl2,100cc/min、N2O,250cc/mi
nの各ガスを流したLPCVD法で全面に100Å程度のシリコ
ンオキシナイトライド（SiOXNY）膜25を堆積形成する。
次に、各EPROMセルの浮遊ゲート電極となる第１の多結
晶シリコン層24を図示断面と直行する方向で、パターニ
ングした後（第１図と直行する方向に添った第２図の断
面図参照）、SiOXNY膜25をマスクとして酸化温度950℃
の水素燃焼酸化を行ない、多結晶シリコン膜24の側面に
酸化膜を形成する。この際、SiOXNY25の表面も酸化され
て、第１図（Ｂ）に示すようなシリコン酸化膜26が形成
される。 次に第１図（Ｃ）に示すように、気相成長法により全
面に第２の多結晶シリコン層27を堆積形成し、この多結
晶シリコン層27に不純物としてリンを注入する。そし
て、EPROMが形成されない周辺回路領域ではその第２の
多結晶シリコン層27を除去する。 次に第１図（Ｄ）に示すように、レジストパターンを
マスクとして周辺回路領域のシリコン酸化膜26,SiOXNY
膜25,および多結晶シリコン層24を順次選択的にエッチ
ングし、図の右側に示すようにトランジスタのパターン
を形成する。また、図の左側のEPROMセルトランジスタ
を形成する領域に対しても、レジストパターンをマスク
として多結晶シリコン層27,シリコン酸化膜26,SiOXNY膜
25,および多結晶シリコン層24を順次選択的にエッチン
グし、トランジスタのパターンを形成する。続いて、EP
ROMセルトランジスタと周辺トランジスタのソース，ド
レイン領域を形成するための不純物の注入およびアニー
ルを行なってソース，ドレイン領域21a,21bを形成す
る。 次に第１図（Ｅ）に示すように、周辺回路領域のシリ
コン酸化膜26とSiOXNY膜25を除去した後、全面を熱酸化
して多結晶シリコン層24,27をシリコン酸化膜28で被覆
する。 以下、図示しないが通常のMOS半導体装置の製造方法
に従い、全面に層間絶縁膜を形成して後、ソース，ドレ
イン領域21a,21bに対応する位置にそれぞれコンタクト
ホールを形成し、これらコンタクトホールにアルミニウ
ム配線を形成してEPROMを形成する。 このように、この半導体装置では、浮遊ゲート電極と
なる第１の多結晶シリコン層25と制御ゲート電極となる
第２の多結晶シリコン層27との間の絶縁膜をSiOXNY膜25
とシリコン酸化膜26の２層で形成している。このSiOXNY
膜はシリコンダ窒化膜に比べ電子のトラップが少ないの
で、シリコン窒化膜をシリコン酸化膜で挟む従来の３層
構造の絶縁膜よりも電子が捕捉されにくくなり、データ
の消去特性が改善される。さらに、この半導体装置で
は、トラップの少ないSiOXNY膜25によって、制御ゲート
電極となる第２の多結晶シリコン層27および浮遊ゲート
電極となる第１の多結晶シリコン層24からの電子の注入
を防ぐことができるため、従来のような３層構造にする
必要がなくなり絶縁膜の膜厚を薄くすることができるよ
うになる。 ところで、ゲート電極となる多結晶シリコン層24の薄
膜化が進むと、周辺回路領域ではソース，ドレイン領域
を形成するための不純物の注入の際にその不純物がゲー
ト電極となる多結晶シリコン層を突抜けてチャネル領域
に導入されてしまい、トランジスタ特性の劣化を招く場
合がある。しかしながら、この半導体装置では周辺トラ
ンジスタのゲート電極となる多結晶シリコン層24上にSi
OXNY膜25とシリコン酸化膜26とから成る絶縁膜が形成さ
れているため、この絶縁膜がチャネル領域への不純物の
注入を防止し、周辺トランジスタの特性の劣化を防ぐこ
とができる。 次に第３図を参照して、前述のように制御ゲート電極
と浮遊ゲート電極との間の絶縁膜がSiOXNYとシリコン酸
化膜との２層構造で形成されている半導体装置の他の製
造工程を説明する。 前記実施例では周辺トランジスタのゲート電極をEPRO
Mセルトランジスタの浮遊ゲート電極である第１の多結
晶シリコン層を形成する工程で形成していたが、ここで
は制御ゲート電極となる第２の多結晶シリコン層27を形
成する工程で周辺トランジスタのゲート電極を形成して
いる。以下、その製造方法を説明する。 ます第３図（Ａ）に示すように、Ｐ型シリコン基板21
の表面にフィールド絶縁膜22とゲート絶縁膜23とを熱酸
化により形成し、その上に第１の多結晶シリコン層24を
堆積し、さらにその上層にLPCVD法によりSiOXNY膜25を
形成する。 次に第３図（Ｂ）に示すように、周辺トランジスタ領
域のSiOXNY膜25,多結晶シリコン層24,およびゲート酸化
膜23を除去する。続いて、基板表面を洗浄した後、周辺
トランジスタ領域に熱酸化によりシリコン酸化膜26を形
成する。このシリコン酸化膜26は周辺トランジスタのゲ
ート絶縁膜として利用される。この熱酸化の際には、EP
ROMセルのSiOXNY25上にも薄いシリコン酸化膜26が形成
される。この後、気相成長法により全面に第２の多結晶
シリコン層27を堆積し、この多結晶シリコン層27に不純
物としてリンを注入する。 続いて第３図（Ｄ）に示すように、周辺トランジスタ
領域の多結晶シリコン層27をレジストマスクを用いて選
択的にエッチングし、トランジスタのパターンを形成す
る。さらに、EPROMのセル領域では、多結晶シリコン層2
7,シリコン酸化膜26.SiOXNY膜25,および多結晶シリコン
層24を順次選択的にエッチングし、トランジスタパター
ンを形成する。そして、不純物のイオン注入および拡散
を行なってソース，ドレイン領域21a,21bを形成する。 次に、第３図（Ｅ）に示すように、熱酸化により多結
晶シリコン層24,27の表面をシリコン酸化膜28で被覆す
る。そして、上記実施例と同様に層間絶縁膜を形成し、
コンタクトホールを開孔し、アルミニウム配線をして半
導体装置を製造する。 この製造方法では、EPROMセルのゲート酸化膜33と周
辺トランジスタのゲート酸化膜43とを別の工程で製造し
ているので、デバイス設計の自由度を増すことができ、
例えばEPROMセルトランジスタのゲート酸化膜23と周辺
トランジスタのゲート酸化膜26の膜厚を変え、EPROMセ
ルトランジスタの制御ゲート電極27と浮遊ゲート電極24
とを短絡させれば、しきい値電圧の異なる２種類のトラ
ンジスタを容易に製造することができる。 第４図はこの発明の別の実施例に係る半導体装置を示
すもので、前記実施例では浮遊ゲート電極24と制御ゲー
ト電極27間の絶縁膜を下層にSiOXNY膜25、上層にシリコ
ン酸化膜26を形成することによる２層構造にしている
が、この実施例では下からシリコン酸化膜26,SiOXNY膜2
5の順で絶縁膜を形成し、また、周辺トランジスタのゲ
ート電極には浮遊ゲート電極となる第１の多結晶シリコ
ン層24を利用している。 また、第５図は２層構造の絶縁膜を下からシリコン酸
化膜26,SiOXNY膜25の順で形成すると共に、周辺トラン
ジスタのゲート電極に制御ゲート電極となる第２の多結
晶シリコン層27を利用した例である。また、この場合に
は、シリコン酸化膜26とSiOXNY膜25とが周辺トランジス
タのゲート酸化膜として利用される。 第４の構造は、膜25と膜26の上下関係が異なるだけで
第１図で説明した製造工程と同様にして製造でき、ま
た、第５図の構造も、膜26だけでなく膜25も周辺トラン
ジスタ領域に一緒に形成することによって、第３図と同
様にして製造できる。 ［発明の効果］ 以上のようにこの発明によれば、セルトランジスタの
層間絶縁膜とMOSトランジスタのゲート絶縁膜を、シリ
コン酸化膜を下層とし、シリコンオキシナイトライド膜
を上層とする２層構造絶縁膜によって同時形成すると、
膜厚が薄く、高耐圧で、且つ電子トラップ性を低く抑制
できる絶縁膜構造を簡単な工程で実現することができ
る。特に、セルトランジスタにおいては、その絶縁耐圧
を大幅に向上させることができる。 すなわち、セルトランジスタに対するデータ書き込み
は、制御ゲート電極に高電圧を印加して電子を基板から
浮遊ゲート電極にトラップすることによって行われる
が、このときには制御ゲート電極と浮遊ゲート電極との
間には高電界が誘発される。このため、基板からの電子
は浮遊ゲート電極に捕獲された後さらに、浮遊ゲート電
極と層間絶縁膜の界面に集中する。制御ゲート電極の正
孔についても、制御ゲート電極と層間絶縁膜の界面に集
中する。 シリコンオキシナイトライド膜を下層とし、シリコン
酸化膜を上層とする２層構造の層間絶縁膜を採用した場
合には、下層のシリコンオキシナイトライド膜は電子の
トラップ性が低いため、浮遊ゲート電極から層間絶縁膜
への電子の入り込みを阻止することができる。したがっ
て、電子の入り込みは浮遊ゲート電極と下層のシリコン
オキシナイトライド膜との界面までとなる。一方、上層
のシリコン酸化膜については一般に電子については透過
性が低いが、正孔については通り抜けやすいという特徴
を持つため、制御ゲート電極からの正孔を通過させてし
まうことになる。したがって、正孔の入り込みは上層の
シリコン酸化膜と下層のシリコンオキシナイトライド膜
との界面までとなる。 この場合、制御ゲート電極と浮遊ゲート電極との間に
誘発された高電界の多くは下層のシリコンオキシナイト
ライド膜に加えられることになるため、このシリコンオ
キシナイトライド膜１層でその高電界に耐えられるよう
にするために、その膜圧を比較的厚く形成しておくこと
などが必要となる。 シリコン酸化膜を下層とし、シリコンオキシナイトラ
イド膜を上層とした本願発明の特徴とする２層構造の層
間絶縁膜においては、下層のシリコン酸化膜は電子が通
り抜けにくいので、電子の入り込みは浮遊ゲート電極と
下層のシリコン酸化膜との界面までとなる。一方、上層
のシリコンオキシナイトライド膜はシリコン酸化膜のよ
うな正孔透過性はないので、正孔の入り込みは制御ゲー
ト電極と上層のシリコンオキシナイトライド膜との界面
近傍で抑制できる。したがって、制御ゲート電極と浮遊
ゲート電極との間に誘発された高電界は、シリコン酸化
膜とシリコンオキシナイトライド膜との２つの膜に分圧
された状態となるため、１つの膜で達成すべき耐圧は前
述の場合よりも低くなり、より薄膜化することが可能と
なる。特に、シリコンオキシナイトライド膜とシリコン
酸化膜との２層構造をセルトランジスタの層間絶縁層に
採用すると、十分な耐圧と消去特性を実現できる。さら
に、周辺MOSトランジスタについても、そのゲート絶縁
膜をシリコンオキシナイトライド膜とシリコン酸化膜と
の２層構造にすると、ゲート絶縁膜をシリコンナイトラ
イド膜で形成した場合よりも、電子のトラップが少ない
ので、そのシキイ値電圧の変動を抑制する事ができ良好
なスイッチング特性が得られるという効果が得られる。
したがって、セルトランジスタの層間絶縁膜と周辺トラ
ンジスタのゲート絶縁膜を、シリコンオキシナイトライ
ド膜とシリコン酸化膜との２層から成る同一の２層絶縁
膜によって同時形成すると、膜厚が薄く、高耐圧で、且
つ電子トラップ性を低く抑制できる絶縁膜構造を簡単な
工程で実現することができる。
【図面の簡単な説明】 第１図はこの発明の一実施例に係る半導体装置の製造工
程を示す断面図、第２図は前記半導体装置を第１図と直
交する方向から見た断面図、第３図は前記半導体装置の
別の製造工程を示す図、第４図および第５図はそれぞれ
この発明の他の実施例を説明する断面図、第６図は従来
の半導体装置を説明する断面図である。 21……シリコン基板、24……第１の多結晶シリコン層
（浮遊ゲート電極）、25……シリコンオキシナイトライ
ド膜、26……シリコン酸化膜、27……第２の多結晶シリ
コン層（制御ゲート電極）。

Claims (1)

  1. (57)【特許請求の範囲】 １．浮遊ゲート電極と制御ゲート電極を含むセルトラン
    ジスタと、MOSトランジスタを含む周辺回路とが１チッ
    プ上に集積形成された半導体装置の製造方法において、 前記セルトランジスタを形成するための半導体基板表面
    の第１領域上にゲート絶縁膜を介して前記浮遊ゲート電
    極となる第１の導電層を形成する工程と、 前記第１領域の前記第１の導電層上および前記MOSトラ
    ンジスタを形成するための前記半導体基板表面の第２領
    域上に、前記セルトランジスタの層間絶縁層および前記
    MOSトランジスタのゲート絶縁膜として機能する、シリ
    コン酸化膜を下層とし、シリコンオキシナイトライド膜
    を上層とする２層絶縁膜を形成する工程と、 前記第１および第２領域の前記２層絶縁膜上に、前記セ
    ルトランジスタの制御ゲート電極および前記MOSトラン
    ジスタのゲート電極として機能する、第２の導電層を形
    成する工程と、 前記第１および第２領域に、前記セルトランジスタのソ
    ースおよびドレイン領域、および前記MOSトランジスタ
    のソースおよびドレイン領域をそれぞれ形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
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