KR0135069B1 - 반도체 기억장치 및 그 제조방법 - Google Patents
반도체 기억장치 및 그 제조방법Info
- Publication number
- KR0135069B1 KR0135069B1 KR1019920017477A KR920017477A KR0135069B1 KR 0135069 B1 KR0135069 B1 KR 0135069B1 KR 1019920017477 A KR1019920017477 A KR 1019920017477A KR 920017477 A KR920017477 A KR 920017477A KR 0135069 B1 KR0135069 B1 KR 0135069B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- impurity diffusion
- semiconductor substrate
- region
- diffusion layers
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 238000007667 floating Methods 0.000 claims abstract description 58
- 238000009792 diffusion process Methods 0.000 claims description 100
- 239000012535 impurity Substances 0.000 claims description 81
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract description 12
- 238000010168 coupling process Methods 0.000 abstract description 12
- 238000005859 coupling reaction Methods 0.000 abstract description 12
- 230000001590 oxidative effect Effects 0.000 abstract description 4
- 230000008719 thickening Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 117
- 239000010410 layer Substances 0.000 description 81
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 부분적으로 부유게이트전극과 반도체기판 사이의 절연막을 두껍게 함으로써, 결합비를 적절히 크게 한 반도체 기억장치를 제공한다.
이를 위해 본 발명은, 선택게이트전극(4)을 부유게이트전극(5)의 아래에 두고 그 표면을 산화함으로써, 그 부분의 게이트산화막(81)을 다른 부분의 게이트산화막(8)보다 두껍게 할 수 있고, 그 결과 메모리 트랜지스터의 결합비를 크게 할 수 있다.
Description
제1도는 본 발명의 제1실시예의 반도체 기억장치의 단면도(제2도의 A-A′부의 단면).
제2도는 본 발명의 제1실시예의 반도체 기억장치의 평면도.
제3도 내지 제6도는 본 발명의 제1실시예의 반도체 기억장치의 제조공정 단면도.
제7도는 본 발명의 제2실시예의 반도체 기억장치의 단면도.
제8도는 본 발명의 제3실시예의 반도체 기억장치의 단면도(제9도의 A-A′부의 단면).
제9도는 본 발명의 제3실시예의 반도체 기억장치의 평면도.
제10도는 본 발명의 제4실시예의 반도체 기억장치의 단면도.
제11도는 반도체 기억장치의 결합비를 설명하는 단면도.
제12도는 본 발명의 반도체 기억장치의 동작전압과 결합비와의 관계를 나타낸 특성도.
제13도는 폴리실리콘과 단결정실리콘의 열산화속도의 차이를 나타낸 특성도.
제14도는 종래예의 반도체 기억장치의 평면도.
제15도는 제14도의 반도체 기억장치의 A-A′부 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 반도체기판 2 : 홈
3 : 제1 n+확산층 31 : 제2 n+확산층
32 : 제3 n+확산층 33 : n-확산층
4 : 선택게이트전극 5 : 부유게이트전극
6,6′: 제어게이트전극 7 : 얇은 게이트산화막
8 : 게이트산화막(제1 및 제2 게이트산화막)
81 : 두꺼운 게이트산화막 82 : 결합영역의 게이트산화막
10 : 채널부 불순물영역
11 : 층간절연막(제2게이트산화막) 12 : 소자분리영역.
[산업상의 이용분야]
본 발명은 선택게이트전극을 갖춘 절연게이트형 전계효과 트랜지스터를 구비한 불휘발성 반도체 기억장치의 구조 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체 기억장치중에서도 불휘발성 메모리는 널리 알려져 있는 디바이스이다. 특히, 전기적소거, 재기입 가능한 독출전용 메모리(Eiectrically Erasable and Programmable Read Only Memory; EEPROM)는 소거를 위해 자외선이 필요한 EPROM과는 달리, 보드(board)에 실장된 채로 재기록이 가능하고, 소거, 기입에 필요한 고압발생회로나 그 밖의 주변회로를 내장하고 있기 때문에 사용하기 쉽다는 특징이 있다.
EEPROM에서는 많은 셀(cell)구조가 제안되어 있지만, 부유게이트형과 MNOS형으로 크게 나눌 수 있다. 그중 부유게이트형은 부유트랜지스터를 갖추고서 EPROM과 마찬가지로 절연막으로 완전히 피복된 폴리실리콘(polisilicon)층에 전자를 축적하는 것이고, MNOS형은 산화막과 질화막의 경계면이나 질화막내의 트랩(trap)에 전자나 정공(hole)을 포획하는 것이다. 어느 구조나 MOS트랜지스터의 게이트와 기판 사이에 전자나 정공을 포획함으로써 MOS트랜지스터의 문턱값을 변화시켜 불휘발성 기억을 수행한다.
제14도 및 제15도는 게이트가 적층(stack)구조인 부유게이트형의 터널산화막을 이용한 EEPROM셀의 종래예를 나타낸 것으로, 제15도는 EEPROM의 셀부분의 단면도이고, 제14도는 그 평면도이다. 도면에 있어서, P형 실리콘 등의 반도체기판(1)에는 복수개의 n+불순물확산층(3.31,32)이 형성되어 있고, 그 위에 SiO2막 등의 절연막(8)이 형성되어 있다. 이 절연막(8) 위에 폴리실리콘으로 이루어진 부유게이트전극(5) 및 선택게이트전극(4)을 형성한다. 이 절연막의 두께는 약 4000Å이지만, 각 전극(4,5)을 각각 사이에 끼도록 반도체기판(1)내에는 앞의 불순물확산층(3,31,32)이 소오스, 드레인 영역으로서 배치되어 있다. 부유게이트전극(5) 위에는 층간절연막(11)을 매개로 하여 폴리실리콘으로 이루어진 제어게이트전극(6)이 적층되어 있다.
선택게이트전극(4)과 이를 사이에 끼는 소오스, 드레인영역(31,3)으로 제1의 절연게이트형 전계효과 트랜지스터(이하, 선택트랜지스터라 칭한다)를 구성하고, 부유게이트전극(5) 및 제어게이트전극(6)과 이들을 사이에 끼는 소오스, 드레인영역(32,3)으로 제2의 절연게이트형 전계효과 트랜지스터(이하, 메모리 트랜지스터라 칭한다)를 구성하고 있다. 이 메모리 트랜지스터의 반도체기판(1)과 부유게이트전극(5) 사이에 존재하는 절연막(8)의 일부영역에는 영역(31) 위에 100Å정도의 얇은 산화막(7)이 형성되어 있다. 이 얇은 절연막(7)은 터널산화막이라 불리우는 것으로, 이 산화막(7)내로 전자를 터널링시킴으로써, 부유게이트전극(5)에 전자를 주입하기도 하고 방출하기도 한다. 소거는, 제어게이트전극(6)에 15∼20V의 고전압을 인가하고, 드레인을 접지하며, 부유게이트전극(5)에 전자를 주입함으로써 수행된다.
그리고 기입은, 제어게이트전극(6)을 접지하고, 드레인에 고전압을 인가하며, 부유게이트전극(5)으로부터 전자를 방출함으로써 수행된다. 이상 설명한 셀의 복수개가 워드선 및 비트선에 접속되고, 고압발생회로와 같은 주변회로를 포함해서 상술한 EEPROM이 구성된다. 이 부유게이트형 EEPROM에 있어서는, 이 적층(stack)구조 외에 제어게이트전극을 부유게이트전극과 동일 평면에 배치하는 구조도 있다. 이 구조는 평탄(flat)하지만, 소자면적이 커진다.
EEPROM은, 부유게이트전극을 갖추고서, 얇은 산화막을 매개로 하여 터널전류에 의해 이 부유게이트전극에 전하를 주입하고, 방출하는 동작을 수행하는 장치이지만, 이 선택게이트전극이 존재하기 때문에, 고집적화를 기대할 수 없고, 비용적으로도 낮추는 것은 곤란하다. 즉, 고집적화에 따라 선택게이트전극과 부유게이트전극이 접근해 오기 때문에, 그 사이의 종횡(aspect)비가 높아진다. 이들 게이트전극은, 통상 예컨대 BPSG나 PSG 등의 퇴적절연막에 의해 절연되지만, 이 사이에서의 게이트전극단에 있어서 BPSG혹은 PSG의 퇴적모양이 국소적으로 얇아져 절연파괴를 일으키거나, 이후의 인분위기중의 리플로우(reflow) 공정에 있어서 분위기중의 고농도의 인이 BPSG내의 보론(B)과 반응하여 석출물이 생겨 이것이 돌기물로서 성장하게 되는 문제가 생긴다. 이 돌기물은 금속배선의 단선 혹은 단락을 일으키고, 반도체장치의 신뢰성의 저하 혹은 제조수율의 저하로 이어진다. 또, 부유게이트전극 위에 제어게이트전극을 형성할때는 폴리실리콘막을 마스크로 이용하여 에칭처리하지만, 그 마스크는 부유게이트전극 및 선택게이트전극을 형성할 때 이용한 마스크와 동일 패턴의 것을 이용하기 때문에, 도시는 하지 않았지만 실제로는 선택게이트전극 위에는 이것과 동일한 형의 폴리실리콘막이 형성되어 있다. 이 폴리실리콘막은, 공정의 증가를 방지하기 위해서 통상은 제거하지 않고, 더미(dummy)와 같은 상태로 해 둔다. 따라서, 여기에 BPSG, PSG와 같은 절연막을 형성하면, 부유게이트전극 및 선택게이트전극 사이의 절연막에는 깊은 요부(凹部)가 생겨 절연막이 한층 파괴되기 쉬워진다.
한편, 상술한 바와 같이 EEPROM 메모리를 동작시키기 위해서는 15∼20V의 고전압을 인가하지만, 각 게이트전극 사이의 결합캐패시턴스(capacitance)의 결합비를 크게 하면, 그 동작전압을 낮출 수 있다. 제11도에 종래의 EEPROM의 메모리 트랜지스터의 결합비(CR)를 나타낸다. CR은 제어게이트전극(6)과 부유게이트전극(5) 사이의 캐패시턴스(C2)와 부유게이트전극(5)과 반도체기판(1) 사이의 캐패시턴스 C1+CW+C31의 비(C2/C1+CW+C31)를 나타내고 있다. 현재의 결합비(CR)는 통상 2 전후이다. 이와 같이, EEPROM과 같은 선택게이트전극을 갖춘 반도체장치에 있어서는, 게이트전극 사이의 종횡비의 증대에 따른 절연물의 변형에 의한 금속배선의 단선이나 단락 등을 원인으로 하는 제조수율의 저하나 신뢰성의 저하라고 하는 문제가 있고, 더욱이 동작전압을 낮추고자 하는 요청이 크다.
[발명의 목적]
이에 본 발명은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 절연막의 파괴, 배선의 단선이나 단락을 없애 제조수율이나 신뢰성을 높이고, 결합비를 크게 할 수 있는 반도체 기억장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명은, 결합비를 크게 하기 위해서는 적어도 부분적으로 부유게이트전극과 반도체기판 사이의 절연막을 두껍게 할 필요가 있고, 이를 위해서는 반도체기판의 산화속도와 선택게이트전극의 재료인 폴리실리콘의 산화속도의 차이를 이용하는 것에 특징이 있다.
즉, 본 발명의 반도체 기억장치는, 반도체기판과; 상기 반도체기판에 형성된 제1 및 제2불순물확산층; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 위에 형성된 선택게이트전극; 상기 반도체기판의 상기 제 1 및 제2불순물확산층 사이의 영역 이외의 영역에 형성된 제3불순물확산층; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에 형성되고, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되며, 또한 상기 제2불순물확산층 위에 터널산화막을 갖춘 제1게이트산화막; 상기 제1게이트산화막 위에 형성되고, 또한 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에 헝성되며, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되는 부유게이트전극; 상기 부유게이트전극 위에 형성된 제2게이트산화막 및; 상기 부유게이트전극 위에 상기 제2게이트산화막을 매개로 하여 형성된 제어게이트전극을 구비하여 구성되고, 상기 제1 및 제2불순물확산층과 선택게이트전극이 선택트랜지스터를 구성하고, 상기 제2 및 제3불순물확산층, 상기 제1 및 제2게이트산화막, 상기 부유게이트전극 및 상기 제어게이트전극이 메모리 트랜지스터를 구성하고 있는 것을 제1의 특징으로 하고 있다.
또, 반도체기판과; 상기 반도체기판에 형성된 제1 및 제2불순물확산층; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 위에 형성된 선택게이트전극; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역에 형성된 제3불순물확산층; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역위에 형성되고, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되며, 또한 상기 제2불순물확산층 위에 터널산화막을 갖춘 제1게이트산화막; 상기 제1게이트산화막 위에 형성되고, 또한 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에 형성되며, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되는 부유게이트전극; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 이외의 영역 위에 형성된 제2게이트산화막 및; 상기 제2게이트산화막 위에 형성된 제어게이트전극을 구비하여 구성되고, 상기 제1 및 제2불순물확산층과 선택게이트전극이 선택트랜지스터를 구성하고, 상기 제2 및 제3불순물확산층, 상기 제1 및 제2게이트산화막, 상기 부유게이트전극 및 상기 제어게이트전극이 메모리 트랜지스터를 구성하고 있는 것을 제2의 특징으로 하고 있다.
상기 반도체기판은 실리콘단결정으로 이루어지고, 상기 선택게이트전극은 불순물을 함유한 폴리실리콘으로 이루어진 것을 특징으로 한다.
상기 반도체기판의 상기 제1 및 제2불순물확산층 사이에 홈을 형성하고, 상기 선택게이트전극을 이 홈에 설치할 수도 있다. 상기 제1게이트산화막의 상기 선택게이트전극 위에 형성된 부분의 두께는 상기 반도체기판 위에 형성된 부분보다 두껍게 되어 있다.
또, 상기 제1불순물확산층은 LDD구조로 할 수도 있다.
더욱이, 본 발명의 반도체 기억장치의제조방법은, 실리콘단결정으로 이루어진 반도체기판에 제1 및 제2불순물확산층을 형성하는 공정과; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 위에 선택게이트전극을 형성하는 공정; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역에 제3불순물확산층을 형성하는 공종; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되도록, 상기 제2불순물확산층 위에 터널산화막을 갖춘 제1게이트산화막을 형성하는 공정; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에, 상기 선택게이트전극위이에 적어도 부분적으로 중첩되도록, 상기 제1게이트산화막을 매개로 하여 부유게이트전극을 형성하는 공정; 상기 부유게이트전극 위 혹은 상기 반도체기판의 상기제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 이외의 영역 위에 제2게이트산화막을 형성하는 공정 및; 상기 제2게이트산화막 위에 제어게이트전극을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
상기 폴리실리콘으로 이루어진 선택게이트전극의 불순물농도를 변화시킴으로써, 이 선택게이트전극 위의 제1게이트산화막의 두께를 조정할 수 있다.
(작용)
결합비를 크게 하기 위해서는, 부유게이트전극과 반도체기판 사이의 캐패시턴스를 작게 하지 않으면 안된다. 그 때문에, 폴리실리콘으로 이루어진 선택게이트전극의 적어도 일부가 부유게이트전극의 아래로 되도록 하여 반도체기판과 이 폴리실리콘의 표면을 산화하지만, 양자의 산화속도의 차이에 의해 산화막의 두께가 적절히 조정된다. 더욱이, 선택게이트전극이 부유게이트전극의 아래로 잠입하는 형태로 되기 때문에, 셀면적이 축소되어 고집적화가 한층 진척된다. 또, 선택게이트전극을 반도체기판에 형성한 홈내에 수납한 경우에는, 선택게이트전극과 반도체기판의 표면이 거의 균일하게 되므로, 그들 위에 형성되는 산화막에는 격별히 현저한 단차는 발생하지 않게 되고, 그 위에 형성되는 게이트전극으로 되는 폴리실리콘막에 단절 등이 생기지 않게 된다.
(실시예)
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도 내지 제6도는 본 발명의 제1실시예를 설명하는 것으로, 제1도는 실시예에서의 반도체 기억장치인 EEPROM 메모리의 셀구조를 나타낸 단면도이고, 제2도는 그 평면도이며, 제3도 내지 제6도는 그 제조공정 단면도이다. 도면에 있어서, 반도체기판(1)으로는, 예컨대 p형 실리콘 반도체를 이용한다. 여기서는, 미세가공기술은 0.1μm룰(rule)을 기본으로 하고 있다.
이 반도체기판(1)에는 3영역에, 제1, 제2 및 제3의 불순물농도가 약 1020/㎤이고, 반도체기판 표면으로부터의 깊이가 0.5∼1.0μm정도인 n+불순물확산층(3,31,32: 이하, n+확산층이라 한다)이 형성되어 있다. 1쌍의 제1 및 제2불순물확산층(3,31) 사이에는 이 확산층이 들어갈 수 있는 정도의 깊이의 홈(2)이 형성되어 있고, 그 안에는 두께가 약 0.04μm의 산화막으로 둘러 쌓인 선택게이트전극(4)이 형성되어 있다. 이 선택게이트전극(4)의 폭은 약 1.6μm이고, 두께는 약 0.4μm이다. 이 선택게이트전극(4)과 1쌍의 제1 및 제2확산층(3,31)은 선택트랜지스터를 구성한다. 제1확산층(3)이 드레인영역, 제2확산층(31)이 소오스영역으로 된다. 확산층(3,31)은 0.2μm정도 선택게이트전극(4)의 아래로 잠입해 있다.
이들 확산층이 형성된 활성영역의 위에는, 약 4000Å 두께의 제1게이트산화막(8), 약 100Å 두께의 얇은 게이트산화막(7) 및 약 8000Å 두께의 두꺼운 게이트산화막(81)이 형성되어 있다. 게이트산화막(8)은 제2 및 제3확산층(31,32)의 사이, 즉 실리콘단결정의 반도체기판에 형성되고, 얇은 산화막(7)은 제2확산층(31)의 위에 형성되며, 두꺼운 산화막(81)은 폴리실리콘으로 이루어진 선택게이트전극(4)의 위에 형성되어 있다. 이들 산화막의 위에는 폴리실리콘으로 이루어진 부유게이트전극(5)이 형성되어 있다. 이 위에 층간절연막(제2게이트산화막;11)이 형성되고, 더욱이 그 위에 폴리실리콘으로 이루어진 제어게이트전극(6)이 형성된다. 도시하지 않았지만, 이들 각 층을 피복하도록 BPSG 혹은 PSG의 절연막이 형성된다. 본 발명의 EEPROM의 셀부는 이와 같은 구성으로 되어 있다. 이상 설명한 셀의 복수개가 워드선 및 비트선에 접속되고, 고압발생회로와 같은 주변회로를 포함해서 EEPROM이 구성된다.
본 발명에서는, 이와 같이 부유게이트전극(5) 아래의 게이트산화막에 두꺼운 부분[두꺼운 게이트산화막(81)]을 쉽게 형성할 수 있으므로, 결합비를 필요에 따라 크게하는 것이 가능하게 된다(실시예의 경우 약 70%). 본 발명의 반도체 기억장치의 결합비(CR)는, 제11도에 나타낸 바와 같이 C2/C1+CW+C3로 표현되는바, C3를 변화시킴으로써 CR을 크게 할 수 있다. 또, 종래 병치(倂置)했던 부유게이트전극과 선택게이트전극을, 선택게이트전극이 부유게이트전극의 아래에 오도록 배치했으므로, 상술한 바와 같이 종횡비를 고려할 필요가 없고, 더욱이 소자면적을 10%이상이나 작게 할 수 있으므로, 고집적화가 현저하게 진척된다.
이어서, 제3도 내지 제6도를 참조해서 본 실시예의 반도체 기억장치의 제조공정을 설명한다. 기존의 에칭기술을 이용하여 p형 실리콘 반도체기판(1)에 포토 레지스트 마스크에 의해 패터닝된 홈(2)을 형성하고, 홈(2)의 저부로부터 반도체기판(1)으로, 예컨대 보론 등과 같은 불순물을 이온주입하여 채널부 불순물영역(이하, 채널영역이라 칭한다;10)을 형성한다. 계속해서, 홈(2)의 내표면에 열산화에 의해 0.04μm정도의 두께의 산화막을 형성하고, 그 위에 폴리실리콘으로 이루어진 선택게이트전극(4)을 형성한다.
이 실시예에서는, 반도체기판(1)의 표면과 선택게이트전극(4)의 표면은 거의 동일 평면에 있지만, 선택게이트전극(4)의 표면은 반도체기판(1)보다 높아도 좋고, 반도체기판(1)내에 잠겨 있어도 좋다(제3도). 다음에는, 홈(2)의 한 측면을 따라 반도체기판(1)에, 예컨대 As등과 같은 불순물을 이온주입한다. 그리고 나서, 주입된 이온을 열확산시켜 고농도의 제2 n+확산층(31)을 형성한다.이 열확산에 의해 확산층(31)이 0.2μm정도 선택게이트전극(4)쪽으로 늘어난다. 이 확산층의 늘어난 부분은, 경사인플러에 의해 바깥으로부터 형성할 수도 있다.
이어서, 반도체기판(1) 표면과 선택게이트전극(4)의 표면을 약 950℃, 산소분위기내에서 열산화한다. 반도체기판(1)의 실리콘단결정과 선택게이트전극(4)의 폴리실리콘에서는 산화속도가 다르기 때문에, 반도체기판(1) 위의 산화막(8)이 약 4000Å정도 성장하면, 선택게이트전극(4) 위의 산화막(81)은 약 8000Å 정도로 된다. 확산층(31) 위의 산화막은 포토에칭에 의해 제거하고, 다시 약 100Å 정도의 막두께가 얇은 터널산화막(7)을 열산화에 의해 형성한다. 이들 산화막의 위에 폴리실리콘막을, 예컨대 CVD에 의해 퇴적시킨다. 이어서, 이 폴리실리콘막 표면을 열산화하여 충간절연막으로 되는 산화막(11)을 형성한다(제4도). 더욱이, 이 산화막(11) 위에 폴리실리콘막을, 예컨대 CVD에 의해 퇴적시킨다(제5도). 계속해서, 포토에칭에 의해 산화막(8,81), 폴리실리콘막 및 그 사이의 산화막(11)을 패터닝해서 반도체기판(1) 위에 게이트산화막(7,8,81), 부유게이트전극(5), 층간절연막(11) 및 제어게이트전극(6)을 순차적으로 적층한 적층구조를 형성한다(제6도). 그리고, 상술한 것과 동일한 방법으로 As등과 같은 불순물을 상기 적층구조의 양측면의 반도체기판(1)에 이온주입하여 제1 및 제3 n+확산층(3,32)을 형성한다.상기 게이트산화막, 그 위의 부유게이트전극 및 제어게이트전극, 소오스영역으로 되는 n+확산층(32) 및 드레인영역으로 되는 제2 n+확산층(31)으로 메모리 트랜지스터를 구성한다. 또, 선택게이트전극, 소오스영역으로 되는 n+확산층(31) 및 드레인영역으로 되는 n+확산층(3)으로 선택트랜지스터를 구성한다. 그후, 반도체기판이나 게이트전극 등은, 예컨대 CVD법에 의해 PSG 등의 절연막(도시하지 않음)으로 코팅(coating)된다.
다음으로, 제7도를 참조하여 본 발명의 제2실시예를 설명한다. 제1실시예에서는, 선택게이트전극은 반도체기판에 형성한 홈(2)내에 수납되지만, 반드시 이와 같이 할 필요는 없다. 선택게이트전극을 홈에 매립하면, 게이트산화막이 비교적 평탄하게 형성된다는 잇점은 있지만, 홈을 형성하는 공정이 증가하고, 확산층의 형성도 2번으로 나누어 실행되기 때문에 제조공정이 복잡해진다. 이 실시예는, 선택게이트전극을 반도체기판의 홈에 매립하지 않고 반도체기판의 위에 형성한다. 반도체기판(1)으로는 p형 실리콘을 이용한다. 도시한 바와 같이, 반도체기판(1)의 3영역에 n+확산층(3,31,32)이 형성되어 있다. 반도체기판(1) 위에는 게이트산화막을 매개로 하여 선택게이트전극(4)과 이것에 나란히 적층구조의 부유게이트전극(5) 및 제어게이트전극(6)이 형성되어, 선택트린지스터 및 메모리 트랜지스터를 구성하고 있다. 부유게이트전극(5)의 아래에는 게이트산화막(8)내에 터널산화막(7)이 포함되어 있다. 부유게이트전극(5) 아래의 게이트산화막중 선택게이트전극(4)의 위에 형성되어 있는 부분은, 두꺼운 산화막(81)을 사용하고 있다. 제조공정으로서는, 먼저 반도체기판(1)에 확산층(3,31,32)을 형성하고나서, 선택게이트전극(4)을 게이트산화막을 매개로 하여 반도체기판(1) 위에 형성하고, 그후 반도체기판(1) 표면 및 선택게이트전극(4) 표면을 열산화하여 게이트산화막(8,81)을 성장시킨다. 이어서, 터널영역의 게이트산화막을 제거하고, 거기에 터널산화막(7)을 형성한다. 그 다음에, 부유게이트전극(5), 층간절연막(11) 및 제어게이트전극(6)을 순차 적층하여 적층형 EEPROM의 셀을 형성한다. 부유게이트전극은 선택게이트전극을 거의 완전하게 피복하도록 형성한다. 산화막의 단차가 홈을 이용한 것보다 커지지만, 제조공정이 간단해진다.
다음에는 제8도 및 제9도를 참조하여 본 발명의 제3실시예를 설명한다.
이 실시예에서는, 선택게이트전극이 반도체기판의 홈에 형성되고, 제어게이트전극과 부유게이트전극은 동일 평면에 형성된다. 따라서 제1실시예에서의 것과는 달리, 1회의 리소그라피(lithography)공정으로 양 게이트전극이 형성된다. 그러나, 셀면적은 적층구조의 것보다 커진다. p형 실리콘 반도체기판(1) 표면에 소자분리영역(12)을 형성하고, 1개의 소자영역에 홈(2)을 형성하며, 그 안에 게이트산화막 및 선택게이트전극(4)을 매립하고, 더욱이 홈(2)의 측면의 반도체기판(1)에는 소오스/드레인영역으로 되는 제1 및 제2 n+확산층(3,31)을 형성하여 선택트린지스터를 구성한다. 이어서, 반도체기판(1)과 선택게이트전극(4)의 표면을 열산화하고, 그들의 산화속도의 차이를 이용하여 반도체기판(1) 위에는 게이트산화막(8), 선택게이트전극(4) 위에는 두꺼운 게이트산화막(81)을 각각 형성한다. 그리고, 선택트랜지스터의 소오스영역으로 되는 제2 n+확산층(31) 위의 산화막을 부분적으로 제거하고 그곳에 얇은 산화막(7)인 터널산화막을 형성한다. 이어서, 터널산화막(7), 두꺼운 산화막(81) 등의 위에 부유게이트전극(5), 다른 소자분리영역(12)의 게이트산화막(82)의 위에 제어게이트전극(6′)을 각각 형성한다.
제9도와 같이, 부유게이트전극(5)과 제어게이트전극(6′)은 동일한 폴리실리콘막으로 형성되어 있고, 양자는 연결되어 있다. 여기에서 n+확산층(31,32) 사이의 영역 위의 산화막(8)은 제1게이트산화막이고, 제8도에 도시된 결합영역 위의 산화막(82)은 제2게이트산화막으로 된다. 그리고, 이 확산층(31,32)과 제1 및 제2게이트산화막, 부유게이트전극(5) 및 제어게이트전극(6′)은 메모리 트랜지스터를 구성하고 있다. 그리고, 적층형에서는 전자의 주입(소거)시에는 제어게이트전극(6′)에 고전압을 걸지만, 이 형에서는 반도체기판에 고전압을 가해 제어게이트전극(6′)의 전위를 올려 전자의 주입을 행한다. 따라서, 제11도에 나타낸 결합(C2)은 이 영역에서 형성된다. 이 결합영역 위의 산화막(82)의 두께는 얇은 편이 좋은 바, 확산층(31,32) 사이의 영역 위의 산화막(8)보다 얇고, 터널산화막(7)과 같거나 이것보다 두껍게 한다.
이와 같이, 이실시예에 있어서도, 두꺼운 게이트산화막을 얻을 수 있기 때문에, 결합비(CR)를 높일 수 있다. 본 발명과 같은 메모리의 동작전압(VPP)과 이 결합비(CR)는 VPP=(1+CR-1)VFG라는 관계에 있다. 여기서, VFG는 부유게이트에 가해지는 전압이다. VFG에 12V를 가한 경우의 VPP와 CR의 관계를 제12도에 나타낸다. 도면에 나타낸 바와 같이, CR을 크게 하면 동작전압(VPP)을 현저하게 낮출 수 있는 바, 동작전압을 종래와 비교하여 3V이상 낮출 수 있다. 또, 메모리 사이즈도 10%이상 작게 할 수 있다.
본 발명은 폴리실리콘과 단결정실리콘의 열산화속도의 차이를 이용하는 것을 특징으로 한다. 폴리실리콘(다결정실리콘)은 산화성 분위기중에서 열처리함으로써 양호한 SiO2막을 표면에 생성한다. 또, 불순물을 고농도로 폴리실리콘에 도프(dope)하면, 그 산화속도는 단결정실리콘과 비교하여 현저하게 커진다. 제13도를 참조하여, 상술한 실시에에서의 폴리실리콘과 단결정실리콘의 산화속도의 차이를 설명한다. 도면은, 종축에 실리콘의 열처리에 의한 산화막 두께(Å)를 취하고, 횡축에 열처리시간(분)을 취하는 산화속도-열처리시간 특성도를 나타내고 있다. 이 예에서는, 열처리를 산소를 포함하는 질소분위기에서 수행하고 있다. 가열조건은, 1000℃이지만, 850℃로 가열한 산화로에 피처리기판을 넣은 다음, 10℃/분으로 1000℃까지 가열하고, 처리가 종표하고 나서 2℃/분의 속도로 850℃까지 냉각한다. 도시한 바와 같이, 폴리실리콘의 산화속도는 단결정실리콘의 산화속도보다 빠르다. 더욱이, 폴리실리콘의 산화속도는 불순물농도에 의해서도 상당히 변화하기 때문에, 본 발명과 같이 구성함으로써 반도체기판 위의 열산화막 두께와 선택게이트전극 위의 열산화막 두께의 차를 필요에 따라 자유로이 변화시킬 수 있다. 또, 이 실시예에서는 반도체기판의 홈에 선택게이트전극을 매립하지 않아도 좋은 바, 반도체기판 위에 선택게이트전극을 실을 수도 있다.
계속해서, 제10도를 참조하여 제4실시예를 설명한다. 상술한 바와 같이, EEPROM 메모리가 기입상태일 때에는 선택트랜지스터의 드레인영역인 n+확산층(3)에, 예컨대 20V와 같은 고전압이 가해지기 때문에, 이 영역의 채널에서부터 게이트전극과 드레인영역의 사이에 불순물농도가 낮은 n-확산층 (33)을 형성하여 LDD구조로 한다. 이와 같은 구조로 하여, 드레인 근방의 전계를 완화시켜 드레인영역의 내압(耐壓)을 높인다.
이상, 각 실시예에서는 p형 실리콘 반도체기판을 이용했지만, 본 발명은 물론 이에 한정되지 않고, 예컨대 n형 실리콘 반도체기판을 사용해도 좋으며, 실리콘 이외의 반도체재료를 이용할 수도 있다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면의 참조번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 부유게이트전극 아래의 게이트산화막을 적절히 두껍게 하기 때문에, 결합비를 높일 수 있다. 더욱이, 선택게이트전극을 부유게이트전극의 아래에 배치하기 때문에, 셀사이즈를 충분히 작게 할 수 있고, 반도체 기억장치의 집적도를 크게 할 수 있다.
Claims (5)
- 반도체기판(1)과; 상기 반도체기판에 형성된 제1 및 제2불순물확산층(3,31); 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 위에 형성된 선택게이트전극(4); 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역에 형성된 제3불순물확산층(32); 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에 형성되고, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되며, 또한 상기 제2불순물확산층 위에 터널산화막(7)을 갖춘 제1게이트산화막(8,81); 상기 제1게이트산화막 위에 형성되고, 또한 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에 형성되며, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되는 부유게이트전극(5); 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 이외의 영역 위에 형성된 제2게이트산화막(82) 및; 상기 제2게이트산화막(82) 위에 형성된 제어게이트전극(6′)을 구비하여 구성되고, 상기 제1 및 제2불순물확산층과 선택게이트전극이 선택트랜지스터를 구성하고, 상기 제2 및 제3불순물확산층, 상기 제1 및 제2게이트산화막, 상기 부유게이트전극 및 상기 제어게이트전극이 메모리 트랜지스터를 구성하며, 상기 제1게이트산화막의 상기 선택게이트전극 위에 형성된 부분(81)의 두께가 상기 반도체기판 위에 형성된 부분(8)보다 두껍게 되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 반도체기판은 실리콘단결정으로 이루어지고, 상기 선택게이트전극은 불순물을 함유한 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이에 홈(2)을 형성하고, 상기 선택게이트전극이 이 홉에 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제1불순물확산층이 LDD구조로 되어 있는 것을 특징으로 하는 반도체 기억장치.
- 실리콘단결정으로 이루어진 반도체기판에 제1 및 제2불순물확산층을 형성하는 공정과; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 위에 선택게이트전극을 형성하는 공정; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 이외의 영역에 제3불순물확산층을 형성하는 공정; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에, 상기 선택게이트전극 위에 적어도 부분적으로 중첩되도록, 상기 제2불순물확산층 위에 터널산화막을 갖춘 제1게이트산화막을 형성하는 공정; 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 위에, 상기 선택게이트전극의 위에 적어도 부분적으로 중첩되도록, 상기 제1게이트산화막을 매개로 하여 부유게이트전극을 형성하는 공정; 상기 부유게이트전극 위 혹은 상기 반도체기판의 상기 제1 및 제2불순물확산층 사이의 영역 및 상기 제2 및 제3불순물확산층 사이의 영역 이외의 영역 위에 제2게이트산화막을 형성하는 공정 및; 상기 제2게이트산화막 위에 제어게이트전극을 형성하는 공정을 구비하고, 상기 폴리실리콘으로 이루어진 선택게이트전극의 불순물농도를 변화시킴으로써, 이 선택게이트전극 위의 제1게이트산화막의 두께를 조정하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920017477A KR0135069B1 (ko) | 1991-10-03 | 1992-09-25 | 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91-281911 | 1991-10-03 | ||
| KR1019920017477A KR0135069B1 (ko) | 1991-10-03 | 1992-09-25 | 반도체 기억장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0135069B1 true KR0135069B1 (ko) | 1998-04-20 |
Family
ID=19340090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920017477A KR0135069B1 (ko) | 1991-10-03 | 1992-09-25 | 반도체 기억장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0135069B1 (ko) |
-
1992
- 1992-09-25 KR KR1019920017477A patent/KR0135069B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940009644B1 (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| JP2664685B2 (ja) | 半導体装置の製造方法 | |
| JP3124334B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6232182B1 (en) | Non-volatile semiconductor memory device including memory transistor with a composite gate structure and method of manufacturing the same | |
| KR910000022B1 (ko) | 자외선소거형 불휘발성반도체기억장치와 그 제조방법 | |
| CA1232365A (en) | Dual electron injection structure and process with self-limiting oxidation barrier | |
| KR0183484B1 (ko) | 과소거 동작 보상용으로서 측벽 분할 게이트를 갖는 비휘발성 반도체 장치 | |
| JPH021988A (ja) | 電気的にプログラム可能なメモリ・セル | |
| KR100402703B1 (ko) | 반도체장치 및 반도체장치의 제조방법 | |
| US5493139A (en) | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor | |
| KR0183730B1 (ko) | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 | |
| KR930001888B1 (ko) | 불휘발성 반도체 기억장치 | |
| JPH06163921A (ja) | 不揮発性半導体記憶装置 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| KR0135069B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US20020017679A1 (en) | Semiconductor device including nonvolatile semiconductor memory devices | |
| KR100536799B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH09330988A (ja) | 積層ゲート型不揮発性半導体記憶装置 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR19980053442A (ko) | 플래쉬 메모리 셀 제조방법 | |
| JPH02180079A (ja) | 半導体不揮発性記憶装置とその製造方法 | |
| KR100253582B1 (ko) | 플레쉬 메모리 소자의 제조방법 | |
| JPH09129756A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0550147B2 (ko) | ||
| KR20000001034A (ko) | 프로그램 및 소거 효율이 개선된 불휘발성 메모리장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19920925 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19920925 Comment text: Request for Examination of Application |
|
| AMND | Amendment | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19960629 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 19961219 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 19960629 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
| PB0901 | Examination by re-examination before a trial |
Comment text: Request for Trial against Decision on Refusal Patent event date: 19970228 Patent event code: PB09011R01I Comment text: Amendment to Specification, etc. Patent event date: 19960829 Patent event code: PB09011R02I Comment text: Amendment to Specification, etc. Patent event date: 19921229 Patent event code: PB09011R02I |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19970409 Patent event code: PE09021S01D |
|
| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
Patent event date: 19971010 Comment text: Decision to Grant Registration Patent event code: PB07012S01D Patent event date: 19970318 Comment text: Transfer of Trial File for Re-examination before a Trial Patent event code: PB07011S01I |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19980109 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19980109 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20001228 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20011231 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20021231 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20021231 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20041009 |