KR910000022B1 - 자외선소거형 불휘발성반도체기억장치와 그 제조방법 - Google Patents

자외선소거형 불휘발성반도체기억장치와 그 제조방법 Download PDF

Info

Publication number
KR910000022B1
KR910000022B1 KR1019880002079A KR880002079A KR910000022B1 KR 910000022 B1 KR910000022 B1 KR 910000022B1 KR 1019880002079 A KR1019880002079 A KR 1019880002079A KR 880002079 A KR880002079 A KR 880002079A KR 910000022 B1 KR910000022 B1 KR 910000022B1
Authority
KR
South Korea
Prior art keywords
oxide film
silicon oxide
phosphorus
film
memory device
Prior art date
Application number
KR1019880002079A
Other languages
English (en)
Other versions
KR880010502A (ko
Inventor
세이치 모리
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62042925A external-priority patent/JPS63211766A/ja
Priority claimed from JP62174111A external-priority patent/JPH0642549B2/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880010502A publication Critical patent/KR880010502A/ko
Application granted granted Critical
Publication of KR910000022B1 publication Critical patent/KR910000022B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Abstract

내용 없음.

Description

자외선소거형 불휘발성반도체기억장치와 그 제조방법
제1a도 내지 제1e도는 본 발명의 제1실시예에 따른 자외선소거형 불휘발성반도체기억장치의 제조공정을 나타낸 단면도.
제2도는 본 발명의 제2실시예에 따른 자외선소거형 불휘발성반도체기억장치에 대해 설명하는 단면도.
제3도는 본 발명의 제3실시예에 따른 자외선소거형 불휘발성반도체기억장치를 나타낸 단면도.
제4도는 본 발명의 제4실시예에 따른 자외선소거형 불휘발성반도체기억장치에 대한 설명하는 도면.
제5a도 내지 제5f도는 본 발명의 제5실시예에 따른 자외선소거형 불휘발성반도체기억장치의 제조공정을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11-1,11-2 : 메모리셀트랜지스터 12 : 반도체기판(실리콘기판)
13-1,13-2 : 제1게이트절연막 14-1,14-2 : 부유게이트
15-1,15-2 : 제2게이트절연막(제2게이트산화막)
16-1,16-2 : 제어게이트 17 : 산화막(열산화막)
18-1,18-2,18-3 : 소오스.드레인영역(N+형 확산층)
19 : PSG 막
20,20-1,20-2,20-3 : BPSG막(BPSG) 21 : 접촉구멍
22 : 금속배선층 23-1,23-2 : 실리콘질화막
본 발명은 적층형 게이트(stacked gate) 구조의 반도체 기억장치에 관한 것으로,특히 자외선을 조사해서 데이터를 소거시킬 수 있는 자외선소거형 불휘발성반도체기억장치와 그 제조방법에 관한 것이다.
일반적으로 자외선소거형 불휘발성반도체기억장치(EPROM)는 부유게이트(Floating gate)와 제어게이트(Control gate)로서 기능하는 2층의 다결정실리콘트층이 절연막을 매개로 겹쳐 쌓여진 구조를 갖추고 있고, 상기 층의 다결정실리콘층과 이들 2층의 상부층에 형성되는 금속배선층 사이의 절연막으로는 열산화막과 인(P)을 1×1020㎝-3정도로 도우프시켜 준 SiO2막(PSG 막)의 적층구조막이 이용되고 있다. 이 경우, 상기 PSG 막은 나중에 수행되는 열처리공정(950℃ 이상)에서 용융되고, 상기 2층의 다결정실리콘게이트의 존재에 의해 반도체기판의 주표면상에 형성된 요철(凹凸)이 용융된 PSG로 매몰되어 평탄하게 되며, 이러한 평탄화에 의해 상기 절연막의 상층에 형성되는 금속배선층의 가공이 용이하게 됨과 더불어 단절등과 같은 불량도 방지해 줄 수 있게 된다.
그러나, 근년의 기억소자에 대한 미세화에 동반하여 상기 평탄화를 위한 열처리가공에서 허용되는 온도가 낮아지고 있기 때문에 상기 PSG 막을 용융시켜 평탄화해 주기가 곤란하게 되는바, 이러한 문제를 해결하는 기술로서 보론(B)과 인(P)을 모두 1×1020㎝-3이상 함유하는 SiO2막(BPSG 막)을 상기 PSG 막 대신에 이용하는 방법이 검토되고 있다.
그런데, 이러한 BPSG 막은 융점이 낮다(900℃ 이하)는 이점을 갖는 반면에 자외선이 통과되기가 어렵다는 성질을 갖고 있기 때문에 상기 BPSG 막을 예컨대 자외선소거형 EPROM에 이용하게 되면 데이터의 소거속도가 저하된다는 문제점이 발생하게 된다.
본 발명은 상기한 종래 기술상에서 발생되는 문제점을 해결하기 위한 것으로, 데이터소거속도의 저하를 최소로 억제시켜주면서 제조공정의 저온화를 도모하도록 된 자외선소거형 불휘발성반도체기억장치와 그 제조방법을 제공함에 그 목적이 있다.
이와 같은 본 발명의 제1실시태양에 의하면 제1도전형의 반도체기판과, 이 반도체기판상에 형성되는 적층형게이트구조의 기억소자, 상기 반도체기판의 상부와 상기 기억소자의 주위에 각각 형성되는 열산화막, 이 열산화막상에 형성되는 인(P)이 도우프된 실리콘산화막에서 상기 적층형게이트측면의 표면 凹부내에 형성되는 보론(B)과 인(P)이 도우프된 실리콘산화막을 구비하여서 된 자외선소거형 불휘발성반도체기억장치를 제공하게 되고, 또 본 발명의 1실시태양에 의하면, 반도체기판상에 적층형게이트구조의 기억소자를 형성시켜주는 공정과, 상기 반도체기판상과 상기 기억소자의 주위에 각각 열산화막을 형성시켜주는 공정, 상기 열산화막상에 인(P)이 도우프된 실리콘산화막을 형성시켜주는 공정, 상기 인(P)이 도우프된 실리콘산화막상에 보론(B)과 인(P)이 도우프된 실리콘산화막을 형성시켜주는 공정, 열처리를 수행하여 상기 보론(B)과 인(P)이 도우프된 실리콘산화막의 표면 凹부내에 매몰시켜주는 공정을 구비하여서 된 자외선소거형 불휘발성반도체기억장치의 제조방법을 제공하게 된다.
이와 같은 본 발명의 구성과 제조방법에 의하면 제2층의 게이트상부와 2층의 게이트측벽부의 근방이 자외선의 투과율이 높은 인(P)을 도우프시켜 준 실리콘산화막으로 형성되게 되므로 데이터의 소거속도의 저하를 최소한으로 억제시켜줄 수 있게 되고, 또한 융점이 높은 인을 도우프해준 산화막의 표면 凹부내를 융점이 높은 인을 도우프해준 실리콘산화막으로 매몰시켜주게 되므로 저온의 열처리에 의해 표면의 계단형상 차이를 평탄하게 해줄 수 있게 된다.
이하, 본 발명의 실시예에 대해 예시도면을 참조하여 상세히 설명한다.
제1a도 내지 제1e도는 본 발명의 제1실시태양에 따른 자외선소거형 불휘발성반도체기억장치의 제조공정을 순차적으로 나타낸 단면도로서, 제1a도는 2개의 메모리셀트랜지스터(11-1,11-2)가 형성된 상태가 나타내어져 있는바, 이들 메모리셀트랜지스터(11-1,11-2)는 예컨대 다음에 설명하는 바와 같이 형성되게 된다. 먼저, P형의 반도체기판(실리콘기판 : 12)의 주표면을 열산화시켜준 다음 그 반도체기판(12) 상에 제1절연막을 형성시켜주는데 이어, 이 절연막상에 제1다결정실리콘층을 형성시켜주고, 이 제1다결정실리콘층을 열산화시켜 그 표면에 제2절연막을 형성시켜주며, 이 제2절연막상에는 제2다결정실리콘층을 형성시켜주게 된다.
이어, 포토엣칭공정(photo-etching process)에 의해 상기 제2다결정실리콘층과 제2절연막, 제1다결정 실리콘층 및 제1절연층을 동일한 패턴으로 엣칭시켜 상기 메모리셀트랜지스터(11-1)의 제1게이트절연막(13-1)과 부유게이트(14-1), 제2게이트절연막(15-1) 및 제어게이트(16-1)를 형성시켜주게 됨과 더불어 상기 메모리셀트랜지스터(11-2)의 제1게이트절연막(13-2)과 부유게이트(14-2), 제2게이트절연막(15-2) 및 제어게이트(16-2)를 형성시켜주게 된다.
계속해서 상기와 같은 결과적인 구조의 전체면을 열산화시켜 반도체기판(12) 및 제어게이트(16-1,16-2)의 상부와, 상기 제어게이트(16-1,16-2)와 부유게이트(14-1,14-2)의 측벽에 산화막(17)을 형성시켜 줌에 이어 상기 제어게이트(16-1,16-2)와 부유게이트(14-1,14-2)로 이루어진 2층의 다결정실리콘게이트를 각각 마스크로 하여 상기 반도체기판(12)중에 N형 불순물을 이온주입시켜주게 됨에 따라, 상기 반도체기판(12)의 표면영역에 소오스.드레인영역(18-1,18-2,18-3)이 형성된다. 여기서, 제1a도에는 2개의 메모리셀트랜지스터(11-1,11-2)가 소오스영역(18-2 ; 또는 드레인영역)을 공용하도록 된 경우에 대해 나타내어져 있다. 다음, 제1b도에 도시된 바와 같이 상기한 공정의 결과적인 구조의 전체 표면에 CVD법에 의해 PSG 막(19)을 퇴적형성시켜주게 되는데, 이 PSG 막(19)은 인(P)을 1×1020m-3정도 함유하게 되며, 이어, PSG 막(19)상에는 제1c도에 나타낸 바와 같이 BPSG 막(20)이 형성된 다음 예컨대 900℃의 온도에서 1시간 정도로 어닐링처리(annealing) 시켜주게 된다. 이에 따라 상기 BPSG 막(20)이 용융되는 반면 이 온도에서는 상기 PSG 막(19)은 용융되지 않게 되므로 제1d도에 도시한 바와 같이 메모리셀트랜지스터(11-1,11-2)의 적층형게이트상에 대응되는 PSG 막(19)상의 BPSG가 적층형게이트 사이의 凹부에 유입되게 되어 PSG 막(19)의 凹부가 BPSG(20-1,20-2,20-3)에 의해 매몰되어 평탄하게 된다.
이어, 제1e도에 도시된 바와 같이 메모리셀트랜지스터(11-1,11-2)의 소오스영역(18-2 ; 또는 드레인영역)상에서 상기 BPSG(20-2)에 의해 평탄화된 PSG 막(19)과 산화막(17)에 접촉구멍을 뚫어준 다음 상기 PSG 막(19)과 BPSG 막(20)상에 Al-Si 층을 스퍼터(sputter)법에 의해 형성시켜줌에 이어 상기 Al-Si층을 포토엣칭에 의해 패터닝해서 배선층(22)을 형성시켜주고, 이러한 결과적인 구조의 전체면에 도시되지 않은 패시베이션(passivation)막을 형성시켜 EPROM을 완성하게 된다.
이와 같은 구성 및 제조방법에 의하여 제어게이트(16-1,16-2)의 상부와, 2층의 부유게이트(14-1,14-2) 및 제어게이트(16-1,16-2)의 측벽부의 절연막이 자외선의 투과율이 높은 PSG 막(18)으로 형성되게 되므로 데이터의 소거속도는 절연막이 PSG 막으로만 형성되는 종래의 방법과 거의 동일하게 되고, 이에 따라 데이터의 소거속도저하가 최소한으로 억제될 수 있으면서 융점이 높은 PSG 막(19) 표면의 凹부의 내부에다 융점이 낮은 BPSG 막(20)을 매몰시켜주게 되므로 열처리의 온도를 절연막이 BPSG 막으로 형성되는 경우와 동일하게 설정해 줄 수 있게 되어 저온의 열처리에 의해 표면의 계단형상차이를 평탄하게 해줄수 있게 되고, 또 상기와 같이 제조공정의 저온화가 달성됨에 따라 소자의 미세화 및 고집적화가 가능해지게 된다.
그리고, 상기 제1실시태양에서는 적층형게이트상에 있는 BPSG 막(20)을 모두 2개의 게이트영역사이의 凹부내에 유입시켜준 경우에 대해 설명했지만, 제2도에 나타낸 바와 같이 적층형게이트상에 잔존되는 BPSG 막(20)의 두께가 예컨대 4000Å 이하로 얇으면 자외선투과율의 저하가 적어지게 되므로 다소 잔존시켜주더라도 특별한 문제는 없다.
또, 상기 제1실시태양에서는 부유게이트(14-1,14-2)와 제어게이트(16-1,16-2) 사이의 제2게이트절연막(15-1,15-2)이 1층의 산화막으로 형성되는 경우를 예를 들어 설명했지만, 제3도에 나타낸 바와 같이 실리콘산화막(15-1A, 15-2A)과 실리콘질화막(23-1,23-2) 및 실리콘산화막(15-1B, 15-2B)으로 이루어지는 3층구조막으로 형성시켜주어도 동일한 효과를 얻을 수 있게 되고, 이러한 3층구조막은 부유게이트(14-1,14-2)와 제어게이트(16-1,16-2) 사이의 결합용량을 증가시켜주기 위해 사용되게 되며, 또한 이 3층구조막을 이용하는 경우에는 데이터의 소거속도가 저하됨을 알 수 있지만 본 발명의 적용에 의해 상기와 같은 경우에도 소거속도의 저하를 최소한으로 해 줄수 있게 된다.
그리고, 상기 제1실시태양에서는 BPSG 막(20)을 적층형게이트사이의 凹부내에 전체적으로 형성시켜주는 경우를 설명했지만, 배선층의 단선을 방지해 줄 수 있는 정도의 평탄도를 얻을 수 있도록 해주게 되면 반드시 전체적으로 형성시키지 않고 제4도에 나타낸 바와같이 BPSG 막(20-1~20-4)를 최소한 적층형게이트의 측벽부에만 설치해주어도 좋다.
제5a도 내지 제5f도는 본 발명의 제5실시태양에 따른 자외선소거형 반도체기억장치의 제조공정을 순차적으로 나타낸 것으로, 이 제5a도 내지 제5f도에서는 상기 제1실시태양에서의 메모리셀트랜지스터(11-1)에 대한 부분을 발췌해서 나타내고 있다.
먼저, 제5a도에는 통상의 2층 다결정실리콘게이트공정을 이용해 소오스.드레인영역으로서의 N+형 확산층(18-1,18-2)과, 제1게이트산화막(13-1), 부유게이트(14-1), 제2게이트산화막(15-1), 제어게이트(16-1) 및 열산화막(17)이 형성된 후의 상태가 나타내어져 있다. 즉, 예컨대 반도체기판(12 ; 실리콘기판) 상에 제1절연막과, 제1층에 해당하는 다결정실리콘층, 제2절연막 및 제2층에 해당하는 다결정실리콘층을 순차적으로 적층형성시켜준 다음 동일한 패턴으로 패터닝해서(게이트전극폭 △L=1㎛정도) 부유게이트(14-1)와 제어게이트(16-1)를 형성시켜주고, 이어 상기 부유게이트(14-1)와 제어게이트(16-1)의 적층형 게이트를 마스크로하여 반도체기판(12)중에 N형 불순물의 이온주입을 수행함에 이어 열처리를 수행해서 활성화시켜줌에 따라 소오스드레인영역으로서의 N+형 확산층(18-1,18-2)이 형성된다. 이 경우 반도체기판(12)의 상부와, 부유게이트(14-1) 및 제어게이트(16-1)의 노출면에 열산화막(17)이 형성된다.
다음, 제5b도에 도시된 바와 같이 인을 함유하는 SiO2막(19 ; PSG 막)을 1㎛ 정도의 두께로 퇴적 형성시켜주게 되는데, 이 PSG 막(19)은 자외선이 통과하기 쉽도록 인의 함유량이 1×1020㎝-3이하로 되는 것이 바람직하게 된다. 계속해서, 이방성엣칭법 예컨대 RIE 법에 의해 상기 PSG 막(19)을 엣칭시켜줌에 따라 제어게이트(16-1)와 반도체기판(12)상의 두께(△Y)가 부유게이트(14)와 제어게이트(16-1)의 측벽부의 폭(△X)보다도 얇게 되면 제5(c)도에 나타낸 바와같이 되고, 여기서 이 공정은 나중에 형성되는 접촉 구멍의 종횡비를 가능한한 작게 유지시켜주기 위해 수행된다.
이어, 제5d도에 도시된 바와 같이 PSG 막(19)의 표면을 평탄하게 해주기 위해 상기 PSG 막(19)상에 보론과 인을 고농도(모두 1×1020㎝-3이상)로 함유하는 SiO2막(BPSG 막 ; 20)을 퇴적형성시켜 예컨대 900℃ 온도의 N2분위기중에서 열처리를 수행해줌으로써 상기 BPSG 막(20)이 용융되어 PSG 막(19)의 표면 凹부의 내부가 BPSG(20-1,20-2)에 의해 매몰되므로 제5e도에 나타낸 바와 같이 층간절연막의 표면이 평탄화된다.
그후, 상기 N+형 확산층(18-2)상의 상기 층간절연막에 접속구멍(21)을 뚫여준 다음 상기 층간절연막상에 금속배선층(22)을 형성시켜 패터닝해주게 되면 제5f도에 나타낸 바와 같은 구조로 된다.
이와 같이 상기한 본 발명의 제5실시태양에서는 층간절연막을 반도체기판(12)의 주표면 상부와, 부유게이트(14-1) 및 제어게이트(16-1)의 주위에 형성된 열산화막(17), PSG 막(19), BPSG(20-1,20-2)로 형성시켜주고 있고, 상기 PSG 막(19)은 제어게이트(16-1)의 상부와 반도체기판(12)상의 막두께를 부유게이트(14-1)와 제어게이트(16-1)의 측벽부보다도 얇게 형성시켜주고 있는데, 이는 상기 측벽부의 PSG 막(19)의 두께(△X)가 두꺼운 편이 자외선을 쉽게 통과시켜주기 때문이다. 그 외에는 상기 제1실시태양과 동일하게 이루어지게 되면서 상기 PSG 막(19)의 표면 凹부내를 BPSG(20-1,20-2)로 매몰시켜 평탄하게 해준 구성으로 된다.
이와 같은 구성과 제조방법에 의하면 상기 제1실시태양과 동일하게 메모리셀트랜지스터부(부유게이트(14-1)와 제어게이트(16-1))의 주위는 거의 대부분이 자외선을 용이하게 통과시키는 PSG 막(19)으로 덮여지기 때문에 데이터소거속도의 저하를 최소한으로 해줄 수 있게 되고, 또 이 PSG 막(19)의 표면에 형성되는 계단형상차이가 융점이 낮은 BPSG(20-1,20-2)로 매몰되어 평탄화되게 되므로 제조공정의 저온화도 달성할 수 있게 되어 소자의 미세화와 더불어 고집적화를 실현할 수 있게 된다.
한편, 상기 제1내지 제5실시태양에서는 부유게이트(14-1,14-2)와 제어게이트(16-1,16-2)에 의해 2층의 다결정실리콘층을 형성시켜준 경우에 대해 설명했지만, 다른 재료 예컨대 고융점금속이라던지 그의 실리사이드 또는 이들과 다결정실리콘층의 조합에 의해서도 동일한 효과를 얻을 수 있게 되고, 또 PSG 막(19)의 엣치백(etch back)으로 RIE법을 이용하고 있지만 다른 이방성엣칭법을 이용해도 좋으며, 더욱이 상기 제5(e)도의 공정에서는 PSG 막(19)상에 BPSG 막(20)이 잔존되고 있지 않지만 다소 잔존시켜주어도 본 발명의 효과가 대폭적으로 저하되지는 않게 된다. 그리고, PSG 막(19)에서 인의 농도를 1×1020㎝-3이상이면 좋다.
상기한 바와 같이 본 발명에 의하면 데이터의 소거속도의 저하를 최소한으로 억제시켜주면서 제조공정의 저온화가 달성되는 자외선소거형 반도체기억장치와 그 제조방법을 얻을 수 있게 된다.

Claims (19)

  1. 적층형게이트구조를 갖추고서 자외선을 조사하여 데이터의 소거를 수행하게 되어 있는 불휘발성반도체기억장치에 있어서, 제1도전형의 반도체기판(12)과 이 반도체기판(12)상에 형성되는 적층형게이트구조의 기억소자(11-1), 상기 반도체기판(12)의 상부 및 상기 기억소자(11-1)의 주위에 각각 형성되는 열산화막(17), 이 열산화막(17)상에 형성되는 인(P)이 도우프된 실리콘산화막(19), 상기 인(P)이 도우프된 실리콘 산화막(19)에서의 상기 적층형게이트측면의 표면 凹부내에 형성되는 보론 및 인이 도우프된 실리콘산화막(20)을 구비한 구조로 되어 있는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  2. 제1항에 있어서, 상기 기억소자(11-1)는 상기 제1도전형 반도체기판(12)의 주표면영역에 소정의 간격으로 떨어져 형성되는 제2도전형의 제1 및 제2불순물영역(18-1,18-2)과, 이 제1 및 제2불순물영역(18-1,18-2) 사이의 상기 반도체기판(12)상에 형성되는 제1절연막(13-1), 상기 제1절연막(13-1)상에 형성되는 부유게이트(14-1), 상기 부유게이트(14-1)상에 형성되는 제2절연막(15-1), 상기 제2절연막(15-1)상에 형성되는 제어게이트(16-1)를 구비하여서 된 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  3. 제2항에 있어서, 상기 제1 및 제2절연막(13-1,15-1)은 각각 실리콘산화막으로 이루어지는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  4. 제2항에 있어서, 상기 제1절연막(13-1)은 실리콘산화막으로 이루어지고, 상기 제2절연막(15-1)은 제1실리콘산화막(15-1A)과 실리콘질화막(23-1) 및 제2실리콘산화막(15-1B)의 적층구조막으로 이루어진 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  5. 제2항에 있어서, 상기 부유게이트(14-1)와 상기 제어게이트(16-1)는 각각 다결정실리콘, 고융점금속, 고융점금속의 실리사이드를 포함하는 그룹중에서 선택되는 재질로 이루어지는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  6. 제1항에 있어서, 상기 인을 함유하는 실리콘산화막(19)에 포함되는 인의 농도는 1×1018㎝-3이상인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  7. 제1항에 있어서, 상기 인과 보론을 함유하는 실리콘산화막(20)에 포함되는 인과 보론의 농도는 모두 1×1018㎝-3이상인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  8. 제1항에 있어서, 상기 보론과 인이 도우프된 실리콘산화막(20)이 형성되어지는 상기 인이 도우프된 실리콘산화막(19)의 표면 凹부내 및 상기 열산화막(17)에 형성되는 접촉구멍(21)과, 상기 인이 도우프된 실리콘산화막(19)의 상부 및 상기 보론과 인이 도우프된 실리콘산화막(20)상에 형성되는 상기 접촉구멍(21)내에 매몰되어져 상기 기억소자(11-1)에 전기적으로 접속되는 배선층(22)을 구비하는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  9. 제1항에 있어서, 상기 인이 도우프된 실리콘산화막(19)에서의 상기 적층형게이트의 측면의 막두께(△X)는 상기 적층형게이트상부와 상기 반도체기판(12)상의 막두께(△Y)보다 두껍게 되어 있는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  10. 적층형게이트구조를 갖추면서 자외선을 조사하여 데이터의 소거를 실행하는 불휘발성반도체기억장치의 제조방법에 있어서, 반도체기판(12)상에 적층형게이트구조의 기억소자(11-1)를 형성시켜주는 공정과, 상기 반도체기판(12)의 상부 및 상기 기억소자(11-1)의 주위에 각각 열산화막(17)을 형성시켜주는 공정, 상기 열산화막(12)상에 인이 도우프된 실리콘산화막(19)을 형성시켜주는 공정, 상기 인이 도우프된 실리콘산화막(19)상에 보론과 인이 도우프된 실리콘산화막(20)을 형성시켜주는 공정, 열처리를 수행해서 상기 보론과 인이 도우프된 실리콘산화막(20)을 용융시켜 상기 인이 도우프된 실리콘산화막(19)의 표면 凹부내에 매몰시켜주는 공정을 구비한 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  11. 제10항에 있어서, 상기 기억소자(11-1)는 상기 반도체기판(12)의 주표면영역에 소정의 간격으로 분리되게 형성된 상기 반도체기판(12)과 역도전형의 제1 및 제2불순물영역(18-1,18-2)과, 상기 제1 및 제2불순물영역(18-1,18-2) 사이의 상기 반도체기판(12)상에 형성되는 제1절연막(13-1) 상기 제1절연막(13-1)상에 형성되는 부유게이트(14-1), 상기 부유게이트(14-1)상에 형성되는 제2절연막(15-1), 상기 제2절연막(15-1)상에 형성되는 제어게이트(16-1)를 구비하고 있는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2절연막(13-1,15-1)은 각각 실리콘산화막으로 이루어지는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  13. 제11항에 있어서, 상기 제1절연막(13-1)은 실리콘산화막으로 이루어지고, 상기 제2절연막은 제1실리콘산화막(15-1A)과 실리콘질화막(23-1) 및 제2실리콘산화막(15-1B)의 적층 구조막으로 이루어진 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  14. 제11항에 있어서, 상기 부유게이트(14-1)와 상기 제어게이트(16-1)는 각각 다결정실리콘, 고융점금속, 고융점금속의 실리사이드를 포함하는 그룹중에서 선택되는 재질인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  15. 제10항에 있어서, 상기 인을 함유하는 실리콘산화막(19)에 포함되는 인의 농도는 1×1018㎝-3이상인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  16. 제10항에 있어서, 상기 인과 보론을 함유하는 실리콘산화막(20)에 포함되는 인과 보론의 농도는 모두 1×1018㎝-3이상인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  17. 제10항에 있어서, 상기 열처리의 온도는 900℃ 이하인 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  18. 제10항에 있어서, 상기 열처리를 수행하여 상기 보론과 인이 도우프된 실리콘산화막(20)을 용융시켜 상기 인이 도우프된 실리콘산화막(19)의 표면 凹부내에 매몰시켜 주는 공정후에 상기 보론과 인이 도우프된 실리콘산화막(20)에 의해 매몰된 상기 인이 도우프된 실리콘산화막(19)에 접촉구멍을 형성시켜주는 공정과, 상기 인이 도우프된 실리콘산화막(19)의 상부와 상기 보론과 인이 도우프된 실리콘산화막(20)상에 배선층(22)을 형성시켜 이 배선층(22)을 접촉구멍(21)을 통해 상기 기억소자(11-1)에 전기적으로 접속시켜주는 공정을 추가로 구비하게 되는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
  19. 제10항에 있어서, 상기 열산화막(17)상에 인이 도우프된 실리콘산화막(19)을 형성시켜주는 공정후에 상기 실리콘산화막(19)을 이방상엣칭법에 의해 엣치백시켜 상기 적층형게이트상 및 상기 반도체기판(12) 상의 막두께(△Y)를 상기 적층형게이트의 측벽부의 막두께(△X)보다 얇게 해주는 공정을 추가로 구비하고, 이 공정후에 상기 인이 도우프된 실리콘산화막(19)상에 보론과 인이 도우프된 실리콘산화막(20)을 형성시켜 주는 공정을 수행하는 것을 특징으로 하는 자외선소거형 불휘발성반도체기억장치의 제조방법.
KR1019880002079A 1987-02-27 1988-02-27 자외선소거형 불휘발성반도체기억장치와 그 제조방법 KR910000022B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP62-42925 1987-02-27
JP62042925A JPS63211766A (ja) 1987-02-27 1987-02-27 半導体装置
JP62-042925 1987-02-27
JP62-174111 1987-07-13
JP62174111A JPH0642549B2 (ja) 1987-07-13 1987-07-13 紫外線消去型不揮発性半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR880010502A KR880010502A (ko) 1988-10-10
KR910000022B1 true KR910000022B1 (ko) 1991-01-19

Family

ID=26382662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002079A KR910000022B1 (ko) 1987-02-27 1988-02-27 자외선소거형 불휘발성반도체기억장치와 그 제조방법

Country Status (4)

Country Link
US (1) US4847667A (ko)
EP (1) EP0280276B1 (ko)
KR (1) KR910000022B1 (ko)
DE (1) DE3881074T2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120719B2 (ja) * 1987-12-02 1995-12-20 三菱電機株式会社 半導体記憶装置
EP0409107B1 (en) * 1989-07-18 1996-09-25 Sony Corporation A nonvolatile semiconductor memory device and a method of manufacturing thereof
US5106772A (en) * 1990-01-09 1992-04-21 Intel Corporation Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US4996167A (en) * 1990-06-29 1991-02-26 At&T Bell Laboratories Method of making electrical contacts to gate structures in integrated circuits
JPH07123146B2 (ja) * 1990-07-05 1995-12-25 株式会社東芝 不揮発性半導体記憶装置の製造方法
JPH04239723A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体装置の製造方法
US5200358A (en) * 1991-11-15 1993-04-06 At&T Bell Laboratories Integrated circuit with planar dielectric layer
JPH05243581A (ja) * 1992-02-28 1993-09-21 Mitsubishi Electric Corp 不揮発性メモリ装置
FR2708146A1 (fr) * 1993-07-19 1995-01-27 Sgs Thomson Microelectronics Cellule à grille flottante à durée de stockage accrue.
DE69417211T2 (de) * 1994-04-12 1999-07-08 St Microelectronics Srl Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen
KR20000027838A (ko) * 1998-10-29 2000-05-15 김영환 플래시 메모리의 게이트 형성방법
KR100543636B1 (ko) * 1998-12-28 2006-03-23 주식회사 하이닉스반도체 플래쉬 메모리 장치 제조 방법
US6969654B1 (en) * 2000-06-19 2005-11-29 Advanced Micro Devices, Inc. Flash NVROM devices with UV charge immunity
US7436020B2 (en) * 2004-06-30 2008-10-14 Micron Technology, Inc. Flash memory with metal-insulator-metal tunneling program and erase
JP5047625B2 (ja) * 2004-10-25 2012-10-10 スパンション エルエルシー 半導体装置及びその製造方法
GB2601104B (en) * 2020-09-18 2023-08-23 Paragraf Ltd Method of providing an air- and/or moisture-barrier coating on a two-dimensional material

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2040180B2 (de) * 1970-01-22 1977-08-25 Intel Corp, Mountain View, Calif. (V.St.A.) Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht
JPS5642377A (en) * 1979-09-14 1981-04-20 Fujitsu Ltd Ultraviolet ray erasable type rewritable read-only memory
JPS594170A (ja) * 1982-06-30 1984-01-10 Mitsubishi Electric Corp 半導体装置の製造方法
US4582745A (en) * 1984-01-17 1986-04-15 Rca Corporation Dielectric layers in multilayer refractory metallization structure
JPS61136274A (ja) * 1984-12-07 1986-06-24 Toshiba Corp 半導体装置
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
JPS62125679A (ja) * 1985-11-26 1987-06-06 Nec Corp Ｍｏｓ半導体記憶装置

Also Published As

Publication number Publication date
EP0280276A3 (en) 1989-04-26
EP0280276B1 (en) 1993-05-19
US4847667A (en) 1989-07-11
DE3881074D1 (de) 1993-06-24
EP0280276A2 (en) 1988-08-31
DE3881074T2 (de) 1993-09-02
KR880010502A (ko) 1988-10-10

Similar Documents

Publication Publication Date Title
KR910000022B1 (ko) 자외선소거형 불휘발성반도체기억장치와 그 제조방법
US4720323A (en) Method for manufacturing a semiconductor device
JP3124334B2 (ja) 半導体記憶装置およびその製造方法
JPH1126728A (ja) 半導体装置及びその製造方法
KR900003875B1 (ko) 소거가능 프로그래머블 판독전용 메모리장치 및 그의 제조방법
US5972752A (en) Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile
JPH10511511A (ja) メモリアレーのための自己整列型分離及び平坦化方法
JPH06252412A (ja) 半導体装置及びその製造方法
JPH0817948A (ja) 半導体装置及びその製造方法
US4616402A (en) Method of manufacturing a semiconductor device with a stacked-gate-electrode structure
US5891775A (en) Method of making nonvolatile semiconductor device having sidewall split gate for compensating for over-erasing operation
KR20010062172A (ko) 반도체 기억장치의 제조방법 및 반도체 기억장치
US5493139A (en) Electrically erasable PROM (E2 PROM) with thin film peripheral transistor
JPH09205154A (ja) 半導体装置及びその製造方法
JPH06163921A (ja) 不揮発性半導体記憶装置
US5932910A (en) Flash memory cell structure having electrically isolated stacked gate
JPS60113460A (ja) ダイナミックメモリ素子の製造方法
JP4057081B2 (ja) 不揮発性半導体記憶装置の製造方法
JP3400231B2 (ja) 半導体記憶装置及び製造方法
JP2001284557A (ja) 不揮発性半導体記憶装置の製造方法
JPH1140780A (ja) 半導体集積回路装置およびその製造方法
JPH05251711A (ja) 半導体集積回路及びその製造方法
KR0135069B1 (ko) 반도체 기억장치 및 그 제조방법
KR100309139B1 (ko) 비휘발성 메모리 소자 제조방법
JPH06318710A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee