KR20010062172A - 반도체 기억장치의 제조방법 및 반도체 기억장치 - Google Patents

반도체 기억장치의 제조방법 및 반도체 기억장치 Download PDF

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KR20010062172A
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마스오카 후지오
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Abstract

본 발명은,
(a) 유전막을 갖는 반도체 기판상에 플로팅 게이트를 형성하는 공정;
(b) 상기 플로팅 게이트의 일방의 측벽에 절연막을 포함하는 사이드 월 스페이서를형성하는 공정;
(c) 상기 사이드 월 스페이서를 마스크로 사용하여 반도체 기판을 에칭하는 것에 의해 홈을 형성하는 공정; 및
(d) 수득한 반도체 기판에 대하여 경사 이온주입하는 것에 의해 홈의 일방의 측벽으로부터 저면으로 저농도 불순물층을 형성하고, 또 역경사 이온주입에 의해 홈의 다른 방향의 측벽으로부터 저면으로 고농도 불순물층을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법에 관한 것이다.

Description

반도체 기억장치의 제조방법 및 반도체 기억장치{Process for producing semiconductor memory device and semiconductor memory device}
본 발명은 반도체 기억장치의 제조방법 및 반도체 기억장치에 관한 것이고, 보다 상세하게는 플로팅 게이트 및 콘트롤 게이트를 갖고 소스/드레인 영역이 비대칭인 반도체 기억장치의 제조방법 및 반도체 기억장치에 관한 것이다.
소스/드레인 영역이 비대칭인 반도체 기억장치의 제조방법은 예컨대 일본 특개평 4(1992)-137558호 공보에 제안되어 있다.
이하에 이 방법에 따른 반도체 기억장치의 제조방법을 설명한다. 도 16a 내지 도 17g는 도 15a에서 X-X'선 단면도이고, 도 16aa 내지 도 17gg는 도 15a에서 Y-Y'선 단면도이다.
도 16a 및 도 16aa에 도시한 바와 같이, P형 반도체 기판(21)의 활성 영역상에 막 두께 약 10 nm의 터널 산화막, 막 두께 약 100 nm의 인 도핑된 다결정 실리콘막(3) 및 막 두께 약 100 nm의 실리콘 질화막(4)을 순차 퇴적하고, 포토리소그래피 기술에 의해 패터닝된 레지스트 (R21)(도 15b 참조)를 마스크로 사용하여 반응성 이온에칭에 의해 실리콘 질화막(4), 다결정 실리콘막(3) 및 터널 산화막(2)을 순차 에칭하여 플로팅 게이트의 가공을 실시한다.
레지스트(R21)를 제거한 후, 도 16b 및 도 16bb에 도시한 바와 같이, 플로팅 게이트를 마스크로 이용하여 예컨대 비소 이온을 기판의 법선에 대하여 0° (이하, "0°"로 기재함), 약 5 내지 약 40 keV의 주입 에너지, 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온주입하여 저농도 불순물층(25)을 형성한다.
그후, 도 16c 및 도 16cc에 도시한 바와 같이, 포토리소그래피 기술에 의해 저농도 불순물층(25)을 레지스트(R24)로 피복한 후 비소 이온을 0°, 약 5 내지 약 40 keV의 주입 에너지, 약 1 x 1015내지 약 1x1016이온/cm2의 주입량으로 이온주입하여 고농도 불순물층(26)을 형성한다.
레지스트(R24)를 제거한 후, 도 16d 및 도 16dd에 도시한 바와 같이, CVD(화학 기상 성장)법에 의해 절연막으로될 실리콘 산화막을 약 150 nm 퇴적하고, 반응성 이온 에칭에 의해 에칭백하여 플로팅 게이트 측벽에 사이드 월 스페이서(28)를 형성한다. 이때 저농도 불순물층(25)측의 사이드 월 스페이서(28) 바로 아래에 고농도 불순물층(26)이 존재하지 않도록 사이드 월 스페이서(28)의 폭이 규정된다.
이어 도 16e 및 도 16ee에 도시한 바와 같이, 사이드 월 스페이서(28)를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 5 내지 약 40 keV의 주입 에너지, 약 1 x 1015내지 약 1 x 1016이온/cm2의 주입량으로 이온주입하여 고농도 불순물층(29)을 형성한다.
이후, 열처리에 의해 불순물을 활성화하고, 절연막으로될 실리콘 산화막을CVD법에 의해 약 400 nm 내지 약 600 nm 두께로 퇴적하고, CMP법(화학적 기계적 연마법)에 처리시켜 플로팅 게이트 사이의 공간에 실리콘 산화막(30)을 매립한다. 이어서 뜨거운 인산을 사용하여 실리콘 질화막(24)을 제거한다. 이어서 도 17f 및 도 17ff에 도시한 바와 같이 게이트 커플링비를 높이기 위해 인 도핑된 다결정 실리콘막(31)을 약 100 nm 두께로 퇴적한다.
이어서 도 17g 및 도 17gg에 도시한 바와 같이, 포토리소그래피 기술에 의해 패터닝된 레지스트(R22)(도 15b 참조)를 사용하여 반응성 이온 에칭에 의해 다결정 실리콘막(31)의 가공을 실시하여 다결정 실리콘막(23)상에 스택킹된 플로팅 게이트를 형성한다. 레지스트(R22)를 제거한 후, 스택킹된 플로팅 게이트 표면에 열산화법에 의해 실리콘 산화막을 6 nm 두께로 퇴적하고 CVD법에 의해 8 nm의 실리콘 질화막 및 6 nm의 실리콘 산화막을 순차 퇴적하여 플로팅 게이트와 콘트롤 게이트 사이의 유전막으로될 ONO막(32)(실리콘 산화막/실리콘 질화막/실리콘 산화막)을 형성한다. 콘트롤 게이트 재료로되는 폴리사이드막(인이 불순물로 도핑된 다결정 실리콘막 100 nm와 텅스텐 실리사이드막 100 nm)을 약 200 nm 두께로 퇴적하고 포토리소그래피 기술에 의해 패터닝된 레지스트(R23)(도 15b 참조)를 마스크로 사용하여 반응성 이온에칭에 의해 폴리사이드막, ONO막(32) 및 다결정 실리콘막(31), 다결정 실리콘막(23)을 순차 에칭하여 콘트롤 게이트(33) 및 플로팅 게이트(34)를 형성한다. 레지스트(R23)을 제거한 후 콘트롤 게이트(33)를 마스크로 사용하여 예컨대 비소 이온을 0°, 약 10 내지 약 40 keV의 주입 에너지, 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온주입하여 메모리 소자 분리용의 불순물층(35)을 형성한다.
그후 공지 기술에 의해 층간 절연막을 형성하고 콘택트 홀 및 금속 배선을 형성한다.
이와 같이하여 형성된 소스/드레인 비대칭 반도체 기억장치의 등가회로를 도 18에 나타낸다.
도 18에서, Tr.00 내지 Tr.32는 플로팅 게이트를 갖는 메모리 셀이고, WL0 내지 WL3은 메모리 셀의 콘트롤 게이트와 접속된 워드선, BL0 내지 BL3은 메모리 셀의 드레인/소스 공통 확산 배선층과 접속된 비트선이다. 워드선 WL0은 Tr.00, Tr.01 및 Tr.02의 콘트롤 게이트에 접속되어 있고 워드선 WL1은 Tr.10, Tr.11 및 Tr.12의 콘트롤 게이트에 접속되어 있다(나머지 생략). 또한 비트선 BL1은 Tr.01, Tr.11, Tr.21 및 Tr.31의 드레인 또는 Tr.00, Tr.10, Tr.20 및 Tr.30의 소스에 접속되어 있고, 비트선 BL2는 Tr.02, Tr.12, Tr.22 및 Tr.32의 드레인 또는 Tr.01, Tr.11, Tr.21 및 Tr.31의 소스에 접속되어 있다.
또한 도 18에서 Tr.11을 선택한 경우의 독출, 서입 및 소거의 동작 전위를 표 1에 나타낸다. 또한 도 19는 Tr.11을 선택하여 독출한 상태, 도 20은 Tr.11을 선택하여 서입한 상태, 또 도 21은 Tr.11을 포함하는 워드선 WL1에 접속된 Tr.10 내지 Tr.12를 소거하는 상태를 도시한다.
선택 WL 비선택 WL 선택 BL 비선택 BL SL 기판
WL1 WL0, 2 BL1 BL0, 3 BL2 PW
독출 3 0 0 open 1 0
서입 -12 open 4 open open 0
소거 12 open -8 -8 -8 -8
메모리 셀의 서입은 예컨대 Vth < 2V로 정의되고, 소거는 예컨대 Vth > 4V로 정의된다.
서입 방법을 도 19 및 표 1에 기초하여 설명한다. 콘트롤 게이트에 3V의 전압을 인가하고, 기판과 드레인을 접지시키고 소스에 1V의 전압을 인가하는 것에 의해 소스/드레인 간에 전류(i)가 흐르는지 여부를 검출하는 것에 의해 메모리 셀의 정보를 독출할 수 있다.
독출 방법을 도 20 및 표 1에 기초하여 설명한다. Tr.11의 서입에는 표 1에 나타낸 바와 같이 콘트롤 게이트에 -12V의 전압을 인가하고, 기판을 접지시키고, 드레인에 4V의 전압을 인가하는 것에 의해 드레인과 플로팅 게이트의 중첩 영역에서 얇은 산화막에 흐르는 FN 터널 전류를 사용하여 플로팅 게이트로부터 전자를 빼내는 것에 의해 실시할 수 있다. 이때 정의 전압이 인가된 드레인과 공통의 TR.10의 소스에도 4V의 전압이 인가되지만, 불순물 농도가 얇기 때문에 기판측에 공핍층이 퍼져서 실제로 소스와 플로팅 게이트의 중첩영역에서 얇은 산화막에 가해지는 전류는 FN 터널 전류가 발생하기에 불충분하다. 그 결과, 드레인 측(고농도 불순물측)과 중첩하고 있는 플로팅 게이트를 갖는 메모리 셀에서만 선택적으로 서입이 실시될 수 있다.
소거 방법을 도 21 및 표 1에 기초하여 설명한다. Tr.11의 소거시에는 콘트롤 게이트에 12V의 전압을 인가하고 소스/드레인 및 기판에 -8V의 전압을 인가하는경우, 터널 전체에 흐르는 FN 터널 전류를 사용하여 플로팅 게이트에 전자를 주입할 수 있다. 이때 Tr.11과 워드선 WL1을 통하여 접속된 Tr.10 내지 Tr.12의 콘트롤 게이트와 소스/드레인/기판 사이의 인가전압 상태는 서로 동일하고 선택된 워드선에 접속된 메모리 셀은 동일하게 소거된다.
상기 반도체 기억장치에서 미세화를 위하여 플로팅 게이트(34) 사이의 폭을 협소하게하는 경우, 단순히 저농도 불순물층(25)의 폭을 작게하면 저농도이어야하는 소스 영역과 플로팅 게이트(34)의 중첩 영역의 불순물 농도가 고농도 불순물층(29)으로부터의 불순물 확산에 의해 상승하기 때문에 인접하는 비선택 셀에서 오서입이 생길 수 있다. 따라서 저농도 불순물층(25)과 고농도 불순물층(26)의 비대칭성을 확보하고 인접하는 비선택 셀의 오서입을 방지하기 위해 사이드 월 스페이서의 폭을 약 150 nm로 할 필요가 있다.
또한 비트선은 배선 저항을 억제하기 위해 충분한 불순물 농도와 단면적을 필요로한다. 또한 드레인 영역과 플로팅 게이트(34)의 중첩 영역이 서입에 충분한 불순물 농도를 가질 필요가 있고, 불순물 농도가 극단적으로 저하되지 않는 불순물 농도와 단면적을 필요로한다. 따라서 고농도 불순물층의 폭은 약 300 nm로 할 필요가 있다.
더구나, 저농도 불순물층(25)측의 사이드 월 스페이서 바로 아래 위치로 고농도 불순물층(26)이 확대되지 않도록 포토레지스트(R24)의 위치를 규정하면서 고농도 불순물층(26)측의 사이드 월 스페이서 바로 아래에 고농도 불순물층(26)을 확실하게 배치하지 않으면 안된다. 따라서 플로팅 게이트와 포토레지스트(R24)의 중첩 정도를 엄밀하게 고려하지 않으면 안된다. 즉, 중첩 정도를 약 150 nm로 한 경우 플로팅 게이트(34)의 폭은 최하 약 600 nm일 필요가 있다.
상술한 바와 같은 이유로 인하여, 플로팅 게이트(34)의 폭, 즉 비트선의 폭을 축소하는 것은 곤란하고 또 반도체 기억장치의 미세화에는 다양한 문제가 유발되고 있다.
도 1a 및 도 1b는 본 발명에 따른 반도체 기억장치의 제조방법을 설명하는 개략도.
도 2a 내지 도 2e 및 도 2aa 내지 도 2ee는 본 발명에 따른 반도체 기억장치의 제조방법의 제1 실시예를 설명하는 개략도.
도 3f 내지 도 3g 및 도 3ff 내지 도 3gg는 본 발명에 따른 반도체 기억장치의 제조방법의 제1 실시예를 설명하는 개략도.
도 4a 내지 도 4e 및 도 4aa 내지 도 4ee는 본 발명에 따른 반도체 기억장치의 제조방법의 제2 실시예를 설명하는 개략도.
도 5f 내지 도 5g 및 도 5ff 내지 도 5gg는 본 발명에 따른 반도체 기억장치의 제조방법의 제1 실시예를 설명하는 개략도.
도 6a 내지 도 6c 및 도 6aa 내지 도 6cc는 본 발명에 따른 반도체 기억장치의 제조방법의 제3 실시예를 설명하는 개략도.
도 7a 내지 도 7e 및 도 7aa 내지 도 7ee는 본 발명에 따른 반도체 기억장치의 제조방법의 제4 실시예를 설명하는 개략도.
도 8f 내지 도 8i 및 도 8ff 내지 도 8ii는 본 발명에 따른 반도체 기억장치의 제조방법의 제4 실시예를 설명하는 개략도.
도 9a 내지 도 9d 및 도 9aa 내지 도 9dd는 본 발명에 따른 반도체 기억장치의 제조방법의 제5 실시예를 설명하는 개략도.
도 10e 내지 도 10f 및 도 10ee 내지 도 10ff는 본 발명에 따른 반도체 기억장치의 제조방법의 제5 실시예를 설명하는 개략도.
도 11a 내지 도 11d 및 도 11aa 내지 도 11dd는 본 발명에 따른 반도체 기억장치의 제조방법의 제6 실시예를 설명하는 개략도.
도 12e 내지 도 12h 및 도 12ee 내지 도 12hh는 본 발명에 따른 반도체 기억장치의 제조방법의 제6 실시예를 설명하는 개략도.
도 13a 내지 도 13d 및 도 13aa 내지 도 13dd는 본 발명에 따른 반도체 기억장치의 제조방법의 제7 실시예를 설명하는 개략도.
도 14e 내지 도 14g 및 도 14ee 내지 도 14gg는 본 발명에 따른 반도체 기억장치의 제조방법의 제7 실시예를 설명하는 개략도.
도 15a 및 도 15b는 종래 기술에 따른 반도체 기억장치의 제조방법을 설명하는 개략도.
도 16a 내지 도 16e 및 도 16aa 내지 도 16ee는 종래 기술에 따른 반도체 기억장치의 제조방법을 설명하는 개략도.
도 17f 내지 도 17g 및 도 17aa 내지 도 17gg는 종래 기술에 따른 반도체 기억장치의 제조방법을 설명하는 개략도.
도 18은 종래 기술에 따른 반도체 기억장치의 동작 원리를 설명하는 등가회로도.
도 19는 종래 기술에 따른 반도체 기억장치의 독출 원리를 설명하는 모식적 단면도.
도 20은 종래 기술에 따른 반도체 기억장치의 서입 원리를 설명하는 모식적 단면도.
도 21은 종래 기술에 따른 반도체 기억장치의 소거 원리를 설명하는 모식적 단면도.
도면의 주요부분에 대한 부호의 설명
1...P형 반도체 기판
2...터널 산화막(절연막)
3, 13...인 도핑된 다결정 실리콘 막(플로팅 게이트)
4...실리콘 질화막
5a, 5, 6...실리콘 산화막
8...사이드 월 스페이서
9...홈
10...저농도 불순물층
11a, 11b, 11...고농도 불순물층
12...실리콘 산화막
14...ONO 막
15...콘트롤 게이트
16...메모리 소자 분리용 불순물층
17...플로팅 게이트
R1, R2, R3...레지스트
본 발명은 종래 기술과 관련한 상술한 문제점을 고려하여 개발된 것으로 그 목적은 플로팅 게이트 및 콘트롤 게이트를 갖고 소스/드레인 영역이 비대칭인 반도체 기억장치에서 플로팅 게이트간에 배치되는 비트선 저항의 증대를 피하고 또 비트선 폭을 축소할 수 있는 반도체 기억장치의 제조방법 및 반도체 기억장치를 제공하는 것이다.
본 발명은,
(a) 반도체 기판상에 유전막을 통하여 플로팅 게이트를 형성하는 공정;
(b) 상기 플로팅 게이트의 일방의 측벽에 절연막을 포함하는 사이드 월 스페이서를형성하는 공정;
(c) 상기 사이드 월 스페이서를 마스크로 사용하여 반도체 기판을 에칭하는 것에 의해 홈을 형성하는 공정; 및
(d) 수득한 반도체 기판에 대하여 경사 이온주입하는 것에 의해 홈의 일방의 측벽으로부터 저면으로 저농도 불순물층을 형성하고, 또 역경사 이온주입에 의해홈의 다른 방향의 측벽으로부터 저면으로 고농도 불순물층을 형성하는 공정;
을 포함하는 반도체 기억장치의 제조방법을 제공할 수 있다.
또한 본 발명에 의하면,
(a) 반도체 기판상에 유전막을 통하여 플로팅 게이트를 형성하는 공정;
(x) 상기 플로팅 게이트를 마스크로 사용하여 이온주입하는 것에 의해 상기 반도체 기판 표면에 저농도 불순물층을 형성하고, 또 상기 반도체 기판 표면에 대하여 경사 이온 주입하는 것에 의해 상기 플로팅 게이트의 다른 방향측에만 고농도 불순물층을 형성하는 공정;
(b') 상기 플로팅 게이트의 일방측 바로 아래에 상기 저농도 불순물층만이 배치되도록 상기 플로팅 게이트의 측벽에 절연막을 포함하는 사이드 월 스페이서를 형성하는 공정;
(c') 상기 사이드 월 스페이서를 마스크로 사용하여 상기 저농도 불순물층 및 고농도 불순물층의 접합 보다 더 깊게 반도체 기판을 에칭하여 홈을 형성하는 공정; 및
(d') 상기 홈내에 이온주입하는 것에 의해 상기 저농도 불순물층과 고농도 불순물층을 전기적으로 접속시키는 공정;
을 포함하는 반도체 기억장치의 제조방법이 제공된다.
또한 본 발명에 의하면,
(a) 반도체 기판상에 유전막을 통하여 플로팅 게이트를 형성하는 공정;
(w) 상기 플로팅 게이트의 측벽을 산화막으로 피복하는 공정;
(x) 상기 플로팅 게이트를 마스크로 사용하여 이온주입하는 것에 의해 상기 반도체 기판 표면에 저농도 불순물층을 형성하고 또 상기 반도체 기판 표면에 대하여 경사 이온주입하는 것에 의해 상기 플로팅 게이트의 다른 방향측에만 고농도 불순물층을 형성하는 공정;
(y) 열처리하는 것에 의해 상기 저농도 불순물층 및 고농도 불순물층을 상기 플로팅 게이트 아래 위치로 확대하는 공정;
(c') 상기 산화막을 마스크로 사용하여 상기 저농도 불순물층 및 고농도 불순물층의 접합 보다 깊게 반도체 기판을 에칭하여 홈을 형성하는 공정; 및
(d') 상기 홈내에 이온 주입하는 것에 의해 상기 저농도 불순물층과 고농도불순물층을 전기적으로 접속시키는 공정;
을 포함하는 반도체 기억장치의 제조방법이 제공된다.
또한 본 발명에 의하면,
2개 이상의 홈과 이 홈의 측벽에 형성되어 있는 소스/드레인 영역을 갖는 기판;
상기 홈간의 반도체 기판상에 터널 산화막을 통하여 형성된 플로팅 게이트;
상기 플로팅 게이트상에 층간 용량막을 통하여 형성된 콘트롤 게이트를 포함하는 복수의 메모리 셀로 구성되며,
상기 소스/드레인 영역은 저농도 불순물층 및 고농도 불순물층을 포함하고, 상기 저농도 불순물층은 각 홈의 일방의 측벽에 형성되며, 또 상기 고농도 불순물층은 각 홈의 다른 방향의 측벽에 형성되며,
각각의 홈에서, 저농도 불순물층 및 고농도 불순물층은 상기 홈의 저면에 형성된 불순물층을 통하여 서로 접속되어 있는 것을 특징으로 하는, 반도체 기억장치가 제공된다.
본 발명에 따른 반도체 기억장치의 제조방법에 있어서, 공정(a)에서 먼저 반도체 기판상에 유전막을 통하여 플로팅 게이트를 형성한다.
여기서 사용되는 반도체 기판은 통상 반도체 기억장치에 사용되는 것이면 특히 한정되지 않으며, 그 예는 실리콘 및 게르마늄과 같은 원소 반도체, GaAs, InGaAs 및 ZnSe와 같은 화합물 반도체를 들 수 있다. 그중에서도 실리콘이 바람직하다. 또한 반도체 기판은 저항치를 미리 소정 값으로 설정하기 위하여 불순물이 도핑되어 있는 것이 바람직하다.
유전막은 통상 터널 산화막으로서 사용되는 것이 적당하고 공지의 방법, 예컨대 열산화법 및 CVD법에 의해 막 두께 약 7 nm 내지 약 15 nm의 실리콘 산화막으로 기판상에 형성될 수 있다.
플로팅 게이트는 도전막으로 구성되며, 그 예로 폴리실리콘; 동 및 알루미늄 과 같은 금속; 텅스텐, 탄탈 및 티탄과 같은 고융점 금속; 고융점 금속과의 실리사이드; 및 폴리사이드를 들 수 있지만, 그중에서도 P형 또는 N형 불순물이 도핑된 폴리실리콘이 바람직하다. 플로팅 게이트는 스퍼터링법, 증착법 또는 CVD법에 의해 막 두께 약 50 nm 내지 약 150 nm의 도전막으로 형성된 후 공지의 포토리소그래피 및 에칭 기술에 의해 소망하는 형상의 레지스트 마스크를 이용하여 패터닝하는 것에 의해 형성될 수 있다. 여기서 형성되는 플로팅 게이트는 최종적으로 반도체 장치의 플로팅 게이트로서 작용하는 패턴을 가질 수 있지만, 추가의 패터닝을 필요로하는 예비적 패턴을 가질 수도 있다.
공정(b)에서, 절연막을 포함하는 사이드 월 스페이서를 플로팅 게이트의 측벽에 형성한다. 사이드 월 스페이서는 실리콘 산화막, 실리콘 질화막 및 이들의 적층과 같은 절연막으로 형성할 수 있다. 사이드 월 스페이서는 약 25 nm 내지 약 75 nm 두께의 절연막을 열산화법, CVD법, 플라즈마 CVD법 및 고밀도 플라즈마 CVD(HDP-CVD)법과 같은 공지 방법에 의해 반도체 기판의 전면에 퇴적한 다음 에칭백 처리하는 것에 의해 형성할 수 있다. 상기 과정에 따르면, 약 25 nm 내지 약 75 nm 의 폭을 갖는 사이드 월 스페이서를 반도체 기판 바로 위에 형성할 수 있다.
사이드 월 스페이서를 형성하는 다른 방법으로서, 플로팅 게이트가 형성된 반도체 기판을 산소 분위기중 또는 공기중, 약 800℃ 내지 약 1000℃의 온도 범위에서 약 1 내지 약 100분간 열처리하는 것에 의해 형성할 수 있다. 열처리법에 의해 형성된 산화막의 두께는 예컨대 약 2 nm 내지 약 50 nm이다. 산화막은 플로팅 게이트의 측벽에서 뿐만 아니라 반도체 기판의 노출면상에도 형성되기 때문에, 반도체 기판의 표면상의 산화막은 열처리 완료후에 예컨대 건식 에칭에 의해 제거하는 것이 바람직하다.
사이드 월 스페이서는 상술한 바와 같은 공정 모두를 실시하는 것에 의해 2층 구조로 형성될 수 있다. 이 경우, 열산화막으로 형성된 사이드 월 스페이서를 제1 층, 그리고 유전막 형성에 의해 형성된 사이드 월 스페이서를 제2층으로 하는 것이 바람직하다.
공정 (c)에서, 사이드 월 스페이서를 마스크로 사용하여 반도체 기판을 에칭하여 홈을 형성한다. 홈을 형성하는 방법의 예는 RIE법과 같은 등방성 또는 이방성 건식 에칭법을 들 수 있다. 홈의 깊이는 특별히 제한되지 않으나, 나중 공정에서 홈의 측벽에 형성된 저농도 불순물층 및 고농도 불순물층의 위치와 폭을 고려하는 것에 의해 바람직하게 결정한다. 특히, 홈의 깊이는 약 100 nm 내지 약 200 nm 일 수 있다. 홈의 크기는 특별히 제한되지 않는다. 홈은 반도체 기판 표면과 수직하는 측벽을 갖도록 또는 테이퍼링된 측벽을 갖도록 에칭하는 것에 의해 형성될 수 있다.
공정 (d)에서, 수득한 반도체 기판에 대하여 경사이온 주입하는 것에 의해 홈의 일방의 측벽으로부터 저면으로 저농도 불순물층을 형성한다. 경사 이온 주입은 반도체 기판에 대하여 법선 방향으로부터 예컨대 약 5° 내지 약 30°, 바람직하게는 약 5° 내지 약 10°경사진 방향으로부터의 이온주입을 의미한다. 이것에 의해 먼저 형성된 플로팅 게이트와 사이드 월 스페이서를 마스크로 이용할 수 있어 홈의 일방의 측벽으로부터 저면으로 불순물을 주입할 수 있다. 여기서 불순물은 반도체 기판에 미리 도핑되어 있는 불순물과는 상이한 도전형의 불순물인 것이 바람직하다. 이온 주입 조건은 수득하고자하는 반도체장치의 성능, 크기, 플로팅 게이트 및 사이드 월 스페이서의 막 두께 등에 의해 적당히 조정할 수 있고, 예컨대 약 5 내지 약 100 keV 주입 에너지, 약 1 x 1014내지 약 1 x 1015이온/cm2주입량일 수 있다.
역경사 이온주입에 의해 홈의 다른 방향의 측벽으로부터 저면으로 고농도 불순물층을 형성한다. 역경사 이온주입은 반도체 기판에 대하여 법선 방향으로부터 예컨대 약 -5° 내지 약 -30°, 바람직하게는 약 -7° 내지 약 -25° 경사진 방향으로부터의 이온주입을 의미한다. 역경사 이온주입에 의해, 형성된 플로팅 게이트와 사이드 월 스페이서를 마스크로 이용할 수 있어 홈의 다른 방향의 측벽으로부터 저면으로 불순물을 주입할 수 있다. 여기서 불순물은 반도체 기판에 미리 도핑되어 있는 불순물과는 상이한 도전형의 불순물인 것이 바람직하다. 역경사 이온주입 조건은 수득하고자하는 반도체 장치의 성능, 크기, 플로팅 게이트 및 사이드 월 스페이서의 막 두께 등에 의해 적당히 조정할 수 있고, 예컨대 약 5 내지 100 keV 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2주입량을 들 수 있다.
경사 이온주입 및 역경사 이온주입중 어떤 것이나 먼저 실시할 수 있다. 이들 이온 입에 의해 실질적으로 홈의 일방의 측벽에는 저농도 불순물층, 다른 방향의 측벽에는 고농도 불순물층을 형성할 수 있고 또 홈의 저면에는 불순물의 농도가 고농도 불순물층의 불순물 농도와 동일하거나 또는 더 높은 불순물층을 형성할 수 있다.
상기 이온 주입후, 쌍방의 이온주입을 완료한 후 또는 상술한 바와 같이 후술한 소정의 적당한 시기에 불순물을 활성화 및 확산시키기 위한 열처리를 실시하는 것이 바람직하다. 열처리는 공지의 방법에 따라 적합한 조건을 선택하여 실시하는 것이 바람직하다.
앞의 공정에서 사이드 월 스페이서가 2층 구조로 형성되어 있는 경우에는 경사 이온 주입과 역경사 이온 주입 사이에 제2 층의 사이드 월 스페이서를 선택적으로 제거하는 것이 바람직하다. 이 경우 제1층과 제2층의 사이드 월 스페이서의 절연막 재료의 차를 기초하여 에칭율의 차를 이용하는 방법, 예컨대 플루오르화수소산, 뜨거운 인산, 질산 또는 황산을 사용한 습식 에칭법, 및 RIE 공정과 같은 건식 에칭법에 의해 사이드 월 스페이서의 제2층만을 선택적으로 제거할 수 있다. 이 경우, 먼저 경사 이온 주입에 의해 저농도 불순물층을 형성한 후 제2층 사이드 월 스페이서를 제거하고 역경사 이온주입에 의해 고농도 불순물층을 형성하는 것이 바람직하다. 또한 상술한 고농도 불순물층의 이온주입 각도는 저농도 불순물층에 불순물이 주입되지 않도록 각도를 선택할 필요가 있다.
본 발명의 다른 반도체 기억장치의 제조방법에서는 공정 (a)에서 상술한 방식과 유사하게 플로팅 게이트를 형성한 후 공정 (x)에서 플로팅 게이트를 마스크로 이용하여 이온주입을 실시한다. 여기서 이온 주입은 반도체 기판에 대한 법선 방향으로부터 예컨대 약 0° 내지 약 10°경사진 방향으로부터의 이온주입을 의미한다. 이온주입에 따르면, 적어도 플로팅 게이트의 일방측에 또는 플로팅 게이트 사이의 반도체 기판 표면 전면에 저농도 불순물층을 형성할 수 있다. 여기서 불순물은 반도체 기판에 미리 도핑되어 있는 불순물과는 상이한 도전형의 불순물인 것이 바람직하다. 이온 주입 조건은 상기와 유사하게 적당히 선정할 수 있고, 예컨대 약 5 내지 약 100 keV의 주입 에너지 및 약 1 x 1012내지 약 1 x 1013이온/cm2의 주입량을 들 수 있다.
반도체 기판에 대하여 역경사 이온주입을 실시한다. 여기서 경사 이온 주입은 반도체 기판에 대한 법선 방향으로부터 예컨대 약 -1° 내지 약 -30°, 바람직하게는 약 -7° 내지 약 -25° 경사진 방향으로부터의 이온 주입을 의미한다. 상기 이온주입에 의해 플로팅 게이트의 적어도 다른 방향측, 즉 저농도 불순물층이 형성된 측과는 상이한 측에 고농도 불순물층을 형성할 수 있다. 여기서 불순물은 반도체 기판에 미리 도핑되어 있는 불순물과는 상이한 도전형의 불순물인 것이 바람직하다. 이온 주입 조건은 상기와 동일하게 적당히 선정할 수 있고, 예컨대 약 5 내지 약 100 keV의 주입 에너지 및 약 1 x 1015내지 약 1 x 1016이온/cm2의 주입량을 들 수 있다.
상기 이온 주입은 어떤 것이나 먼저 실시할 수 있다. 이온 주입 후, 쌍방의 이온 주입을 실행한 후 또는 후술한 바와 같은 나중 공정의 적당한 시기에 불순물을 활성화 및 확산시키기 위해 열처리를 실시하는 것이 바람직하다. 열처리는 공지방법에 따라 공지 조건을 선택하여 실시하는 것이 바람직하다.
공정 (x) 이전에 미리 플로팅 게이트의 측벽을 산화막으로 피복할 수 있다. 산화막으로 피복하는 방법으로서는 상술한 공정(b)에서 사이드 월 스페이서를 형성하는 방법을 들 수 있다.
공정(b')에서 플로팅 게이트의 측벽에 사이드 월 스페이서를 형성한다. 여기서 사이드 월 스페이서는 플로팅 게이트의 일방측에 있는 사이드 월 스페이서 바로 아래에 저농도 불순물층만이 배치되도록 한 이외에는 재료 및 형성 방법면에서 공정(b)와 동일하다. 즉, 상기 공정에서는 반도체 기판상의 사이드 월 스페이서의 폭이 플로팅 게이트의 적어도 일방측, 바람직하게는 양측에서 저농도 불순물층의 폭보다 작은 것이 필요하다. 구체적으로는 반도체 기판상의 사이드 월 스페이서의 폭은 뒤이은 공정에 의해 형성된 저농도 불순물층의 폭 등에 따라 적당히 선택할 수 있지만, 바람직하게는 약 25 nm 내지 약 75 nm이다.
공정(c')에서 사이드 월 스페이서를 마스크로 이용하여 저농도 불순물층 및 고농도 불순물층의 접합 보다 더 깊게 반도체 기판을 에칭하여 홈을 형성한다. 여기서 홈은 저농도 불순물층 및 고농도 불순물층의 접합 깊이 보다 더 깊게 설정하는 이외는 공정 (c)에서와 동일하게 형성할 수 있다. 공정(x)에서의 주입 에너지 및 주입량에 의해 저농도 불순물층 및 고농도 불순물층을 형성하는 경우에는 그 깊이는 이후에 실시하는 열처리 조건 등에 따라서 적당히 선택할 수 있지만, 예컨대 약 100 nm 내지 약 200 nm가 적합하다.
공정 (d')에서 홈내에 이온 주입을 실시한다. 여기서 이온 주입은 홈 저면에 대한 법선방향으로부터 예컨대 약 0°내지 약 -10°경사진 방향으로부터의 경사 이온 주입을 의미한다. 상기 이온 주입에 따르면, 홈의 저면으로부터 홈의 양측벽에 대하여 불순물층을 형성할 수 있고, 후속 공정에서 형성된 저농도 불순물층과 고농도 불순물층을 서로 전기적으로 접속시킬 수 있다. 여기서 불순물은 저농도 불순물층 및 고농도 불순물층의 불순물과 동일한 도전형의 불순물인 것이 바람직하다. 이온 주입 조건은 상기와 동일하게 적당히 선택할 수 있고, 예컨대 약 5 내지 약 100 keV의 주입 에너지 및 약 1 x 1015내지 약 1 x 1016이온/cm2의 주입량을 들 수 있다.
이렇게 수득한 홈의 표면을 공정(d') 이전에 산화막으로 피복할 수 있다. 여기서 산화막으로 피복하는 방법으로서는 상술한 공정(b)에서 사이드 월 스페이서를형성하는 다른 방법과 실질적으로 동일한 방법을 들 수 있다.
본 발명에 따른 다른 반도체 기억장치의 제조방법에서는 공정(a)에서 상술한 것과 동일하게 플로팅 게이트를 형성한 후 공정(w)에서 플로팅 게이트의 측벽을 산화막으로 피복한다. 여기서 산화막으로 피복하는 방법의 예로서는 상술한 공정(b)에서 별도의 사이드 월 스페이서의 형성방법과 실질적으로 동일한 방법을 들 수 있다.
공정(x)에서 플로팅 게이트를 마스크로 이용하여 이온 주입하는 것에 의해 반도체 기판 표면에 저농도 불순물층을 형성하고 또 반도체 기판 표면에 대하여 경사 이온 주입하는 것에 의해 플로팅 게이트의 다른 방향측에만 고농도 불순물층을 형성한다. 이 공정은 상술한 공정(x)과 동일하게 실시할 수 있다.
공정(y)에서 수득한 반도체 기판을 열처리한다. 이 열처리에 따르면, 저농도 불순물층 및 고농도 불순물층을 상기 플로팅 게이트 바로 아래까지 확대할 수 있다. 상기 열처리 조건은 특히 저농도 불순물층측은 서입에 관여하지 않고 독출시에 고저항으로되지 않을 정도로 불순물 농도를 확보할 수 있도록 공지 방법에 따라서 적당히 선정하는 것이 바람직하다. 예컨대 질소 분위기하 또는 공기중, 약 800℃ 내지 약 1000℃ 온도 범위에서 약 1 내지 약 100분간을 들 수 있다.
공정(c') 및 공정(d')는 상술한 것과 동일하게 실시할 수 있다.
본 발명의 반도체 기억장치의 제조방법에 있어서, 소망하는 공정 전, 중, 후에 통상 반도체 장치를 형성하기 위해 실시되는 공정, 예컨대 열처리, 절연막의 형성, 도전막의 형성, 플로팅 게이트 및/또는 콘트롤 게이트의 패터닝, 층간절연막의형성, 콘택트홀의 형성, 배선층의 형성, 소자분리용 이온주입 등의 공정을 적당히 실시할 수 있다.
구체적으로, 각 제조 방법에 따른 모든 공정을 실시한 후, 홈을 포함하는 반도체 기판상에 유전막을 형성하고 이 유전막을 플로팅 게이트와 동일한 표면을 갖도록 평탄화시키는 것이 바람직하다. 여기서 유전막의 예는 실리콘 산화막, 실리콘 질화막 및 이들의 적층을 포함한다. 예컨대 열산화법, CVD법, 플라즈마 CVD법 또는 HDP-CVD법에 의해 플로팅 게이트 보다 더 두꺼운 두께, 예컨대 약 400 nm 내지 약 600 nm의 두께를 갖는 유전막을 형성하는 것이 바람직하다. 플로팅 게이트와 동일한 표면을 갖도록 유전막을 평탄화하는 방법의 예는 건식 에칭 또는 습식 에칭에 의한 표면 에칭백 및 CMP법을 들 수 있다.
수득한 반도체 기판상에 플로팅 게이트와 콘트롤 게이트 사이에 위치하는 절연용량막으로될 절연막을 형성한다. 층간용량막의 예는 상기와 유사한 방식으로 형성될 수 있는 실리콘 산화막, 실리콘 질화막 및 이들의 적층 막을 포함한다. 층간 용량막의 두께는 약 10 nm 내지 약 30 nm 가 바람직하다. 유전막을 형성하기 전에 게이트 커플링비를 상승시키기 위해 플로팅 게이트상에 도전막을 형성하고 소망하는 형상으로 패터닝하여 미리 형성된 플로팅 게이트와 일체화하여 작용하는 상층 플로팅 게이트를 형성할 수 있다. 이때 상층 플로팅 게이트는 공정(a)에서 플로팅 게이트와 실질적으로 동일한 재료로 형성할 수 있다.
또한 유전막상에 콘트롤 게이트로될 도전막을 형성한다. 여기서 도전막은 플로팅 게이트에서 예시된 것과 동일한 재료를 포함하는 플로팅 게이트와 동일한 방식으로 형성할 수 있다. 플로팅 게이트와 콘트롤 게이트는 동일한 종류 또는 상이한 종류의 막일 수 있다. 이들 중에서, 고융점 금속의 폴라사이드 막이 바람직하다. 콘트롤 게이트의 두께는 특별히 제한되지 않으나, 예컨대 약 100 nm 내지 약 300 nm 이다.
그후, 콘트롤 게이트로될 도전막, 층간 용량막으로될 유전막, 경우에 따라 제공되는 상층 플로팅 게이트, 및 플로팅 게이트를 순차적으로 패터닝한다. 상기 패터닝은 상기 공정(a)에서 플로팅 게이트를 형성하기 위한 패터닝에서와 실질적으로 동일한 방식으로 실시할 수 있다. 상기 패터닝에 따르면, 공정(a)에서 미리 패터닝된 플로팅 게이트, 층간용량막 및 콘트롤 게이트를 자기정합 방식으로 형성할 수 있다.
본 발명의 반도체 기억장치의 제조방법으로 수득한 반도체 기억장치는 종래예에서 기술한 동작원리에 따라서 실질적으로 동일하게 동작시킬 수 있다.
이하에 본 발명의 반도체 기억장치의 제조방법 및 이 방법에 의해 형성된 반도체 기억장치의 실시예를 도면을 참조하여 설명한다.
실시예 1
본 실시예에서 형성될 반도체 기억장치는 도 1a에 도시한 바와 같이 저층 플로팅 게이트와 상층 플로팅 게이트를 포함하는 플로팅 게이트(17) 및 이 플로팅 게이트 상에 형성된 콘트롤 게이트(15)를 갖는다.
즉, 도 3g에 도시한 바와 같이, P형 반도체 기판의 활성 영역상에 터널 산화막(2)을 통하여 플로팅 게이트(17), ONO 막(14) 및 콘트롤 게이트(15)를 형성한다.
플로팅 게이트(17) 사이의 P형 반도체 기판(1)에는 홈(9)이 형성되어 있고, 홈(9)의 측벽 및 저면에 비대칭으로 불순물층이 형성되어 있다. 불순물층은 플로팅 게이트(17)와 중첩하는 반도체 기판(1)에 배치된 저농도 불순물층(10)과 플로팅 게이트(17)와 중첩하는 반도체 기판(1) 및 홈 저면에 배치된 고농도 불순물층(11)이다. 저농도 불순물층(10)과 고농도 불순물층(11)간의 농도 차이는 2 디지트 이상인 것이 바람직하다. 또한 홈의 깊이는 홈 저면에 배치된 고농도 불순물층(11)으로부터 확산에 의해 저농도 불순물층(10)의 농도가 영향을 받지 않을 정도로하고, 홈의 내부 주변 길이(길이+폭+깊이)는 불순물 확산 배선층의 배선저항이 충분히 낮은 저항(약 50 Ω/□ 이하)으로되는 값(약 100 nm 내지 200 nm )이다.
이와 같은 반도체장치는 이하의 제조방법에 의해 형성할 수 있다. 도 2a 내지 도 3g는 도 1a에서 X-X'선 단면도이고, 도 2aa 내지 도 3gg는 도 1a에서 Y-Y'선 단면도이다.
먼저, 도 2a 및 도 2aa에 도시한 바와 같이, P형 반도체 기판(1)의 활성영역상에 종래방법에 의해 약 10 nm의 실리콘 산화막으로된 터널 산화막(2), 플로팅 게이트로될 약 100 nm의 도핑된 다결정 실리콘막(3) 및 절연막으로될 약 100 nm의 실리콘 질화막(4)을 퇴적한다. 이어서, 포토리소그래피 기술(도 1b 참조)에 의해 패터닝된 레지스트(R1)(도 1b 참조)를 마스크로 이용하여 반응성 이온 에칭에 의해 실리콘 질화막(4), 다결정 실리콘막(3) 및 터널 산화막(2)을 순차 에칭하여 플로팅 게이트를 형성한다.
이어서, 도 2b 및 도 2bb에 도시한 바와 같이, 레지스트(R1)를 제거한 후CVD법에 의해 절연막으로될 실리콘 산화막을 약 25 내지 약 75nm 두께로 퇴적하고 반응성 이온 에칭에 의해 실리콘 산화막을 에칭백하여 플로팅 게이트 측벽에 사이드 월 스페이서(8)를 형성한다.
이어서, 도 2c 및 도 2cc에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 반도체 기판(1)을 약 100 nm 내지 약 200 nm 깊이로 에칭하여 홈(9)을 형성한다.
그후, 도 2d 및 도 2dd에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 +5°, 약 5 내지 약 40 keV의 주입 에너지 및 약 1 x 1014내지 약 1 x 1015이온/cm2의 주입량으로 이온 주입하여 반도체 기판(1)의 홈(9)의 일방의 측벽으로부터 저면에 이르는 저농도 불순물층(10)을 형성한다.
이어서, 도 2e 및 도 2ee에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 -10°, 약 5 내지 약 40 keV의 주입 에너지 및 약 1 x 1015내지 약 1 x 1016이온/cm2의 주입량으로 이온 주입하여 반도체 기판(1)의 홈(9)의 다른 방향의 측벽으로부터 저면에 이르는 고농도 불순물층(11)을 형성한다.
그후, 열처리에 의해 불순물을 활성화하고, 도 3f 및 도 3ff에 도시한 바와 같이, HDP-CVD법에 의해 유전막으로 될 실리콘 산화막을 약 400 nm 내지 약 600 nm 두께로 퇴적하여 CMP법에 의해 홈(9) 및 플로팅 게이트간 공간에 실리콘산화막(12)을 매립한다. 이어서, 실리콘 질화막(4)을 뜨거운 인산에 의해 제거한다(이때, 실리콘 막(3)과 실리콘 산화막(12)의 상면은 반드시 동일 평면일 필요는 없다). 이어, 수득한 반도체 기판(1)상에 게이트 커플링비를 높이기 위해 인 도핑된 다결정 실리콘막(13)을 약 100 nm로 퇴적한다.
또한 도 3g 및 도 3gg에 도시한 바와 같이, 포토리소그래피 기술에 의해 패터닝된 레지스트(R2)(도 1b 참조)를 마스크로 이용하여 반응성 이온 에칭에 의해 다결정 실리콘 막(13)의 가공을 실시하여 스택킹된 플로팅 게이트를 다결정 실리콘 막(3)상에 형성한다. 레지스트를 제거한 후, 열산화법에 의해, 스택킹된 플로팅 게이트 표면에 6 nm의 실리콘 산화막을 퇴적하고, CVD법에 의해 8 nm의 실리콘 질화막과 6 nm의 실리콘 산화막을 순차 퇴적하는 것에 의해 플로팅 게이트(6)와 콘트롤 게이트 간의 유전막으로될 ONO 막(14)(실리콘 산화막/실리콘 질화막/실리콘 산화막)을 형성한다. 이어, 콘트롤 게이트 재료로될 폴리사이드 막(인이 불순물로서 도핑된 다결정 실리콘 막 100 nm와 텅스텐 실리사이드 막 100 nm)을 약 200 nm 퇴적하고, 포토리소그래피 기술에 의해 패터닝된 레지스트(R3)(도 1b 참조)를 마스크로 이용하여 반응성 이온 에칭에 의해 폴리사이드 막, ONO 막(14) 및 다결정 실리콘막(13) 및 다결정 실리콘 막(3)을 순차 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성한다. 레지스트(R3)를 제거한 후 콘트롤 게이트(15)를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 10 내지 약 40 keV의 주입 에너지 및 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온 주입하여 메모리 소자분리용 불순물층(16)을 형성한다.
그후, 공지 기술에 의해 층간절연막, 콘택트 홀 및 금속 배선을 형성한다.
실시예 2
실시예 1과 유사하게, P형 반도체 기판(1)의 활성 영역상에 터널 산화막(2), 인 도핑된 다결정 실리콘막(3) 및 실리콘 질화막(4)을 퇴적한 다음 패터닝하여 플로팅 게이트를 형성한다. 이어, 도 4a 및 도 4aa에 도시한 바와 같이, 상기 플로팅 게이트를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온 주입하여 저농도 불순물층(10)을 형성한다.
도 4b 및 도 4bb에 도시한 바와 같이, 상기 플로팅 게이트를 마스크로 이용하여 약 -7°내지 약 -25°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 플로팅 게이트의 다른 측상에만 고농도 불순물층(11a)을 형성한다.
그후, CVD법에 의해 유전막으로될 실리콘 산화막을 약 25 nm 내지 약 75 nm 두께로 퇴적하고 또 도 4c 및 도 4cc에 도시한 바와 같이, 실리콘 산화막을 반응성 이온 에칭에 의해 에칭백하는 것에 의해 플로팅 게이트의 측벽상에 사이드 월 스페이서(8)를 형성한다. 이때, 사이드 월 스페이서(8)의 폭은 고농도 불순물층(11a)이 사이드 월 스페이서(8)의 한측면 바로 아래에 존재하지 않도록 규정한다.
이어, 도 4d 및 도 4dd에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 반도체 기판(1)을 약 100 내지 약 200 nm 깊이로 에칭하여 홈(9)을형성한다. 이때, 홈(9)의 깊이는 저농도 불순물층(10) 및 고농도 불순물층(11a)을 분리하도록 규정한다.
그후, 도 4e 및 도 4ee에 도시한 바와 같이, 상기 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 홈(9)의 저면상에 고농도 불순물층(11b)을 형성한다. 이어, 열처리에 의해 불순물을 확산 및 활성화시켜 고농도 불순물층(11a, 11b)을 서로 접속시켜 고농도 불순물층(11)을 형성하고 또 저농도 불순물층(10) 및 고농도 불순물층(11)을 전기적으로 접속한다.
도 5f 및 도 5ff에 도시한 바와 같이, 실시예 1과 유사하게, 플로팅 게이트간의 공간 및 홈(9)에 실리콘 산화막(12)을 매립하고 또 플로팅 게이트와 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘막(13)을 퇴적한다.
도 5g 및 도 5gg에 도시한 바와 같이, 실시에 1과 유사하게, 스택킹된 플로팅 게이트를 다결정 실리콘 막(3)상에 형성하고 또 ONO 막(14) 및 폴리사이드 막을 형성한다. 폴리사이드막, ONO막(14), 다결정성 실리콘 막(13) 및 다결정 실리콘 막(3)을 순차적으로 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 또한 메모리 소자 분리용 분순물층(16)을 형성한다.
그후, 공지 기술에 따라서, 층간 유전막을 형성하고, 또 콘택트 홀 및 금속 배선을 형성한다.
실시예 3
실시예 2에서 도 4a 및 도 4aa 내지 도 4d 및 도 4dd에서와 동일한 방식으로, P형 반도체 기판(1)상에 플로팅 게이트, 사이드 월 스페이서(8), 저농도 불순물층(10) 및 고농도 불순물층(11a)을 형성하고 또 반도체 기판(1) 표면에 홈(9)을 형성한다.
그후, 도 6a 및 도 6aa에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 -10°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 홈(9)의 저면에 고농도 불순물층(11b)을 형성한다.
이어, 도 6b 및 도 6bb에 도시한 바와 같이, 열처리에 의해 불순물의 확산 및 활성화를 실시하고, 고농도 불순물층(11a, 11b)을 서로 접속시켜 고농도 불순물층(11)을 만들고, 또한 저농도 불순물층(10)과 고농도 불순물층(11)을 각각 전기적으로 접속시킨다. 이어서, 실시예 1과 유사하게 플로팅 게이트간의 공간 및 홈(9) 에 실리콘 산화막(12)을 매립하여 플로팅 게이트 및 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘막(13)을 퇴적한다.
이어, 도 6c 및 도 6cc에 도시한 바와 같이, 실시예 1과 동일하게 스택킹된 플로팅 게이트를 다결정 실리콘막(3)상에 형성하고 ONO막(14) 및 폴리사이드막을 형성한다. 폴리사이드막, ONO막(14), 다결정 실리콘 막(13) 및 다결정 실리콘막(3)을 순차적으로 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 또 메모리 소자분리용 불순물층(16)을 형성한다.
그후, 공지 기술에 따라 층간 유전막을 형성하고 콘택트 홀 및 금속 배선을 형성한다.
실시예 4
실시예 1과 유사하게, P형 반도체 기판(1)의 활성 영역상에 터널 산화막(2), 인 도핑된 다결정 실리콘막(3) 및 실리콘 질화막(4)을 퇴적하고, 이들을 패터닝하여 플로팅 게이트를 형성한다. 이어 도 7a 및 도 7aa에 도시한 바와 같이, 반도체 기판(1)의 노출 부분과 다결정 실리콘막(3)의 플로팅 게이트 측벽을 열산화하여 막 두께 약 2 내지 약 50 nm의 실리콘 산화막(5)을 형성한다.
그후, 도 7b 및 도 7bb에 도시한 바와 같이, 반도체 기판(1)상의 실리콘 산화막(5)을 건식 에칭에 의해 제거하고, 플로팅 게이트 측벽에만 실리콘 산화막(5a)을 잔존시킨다. 이 실리콘 산화막(5a) 및 플로팅 게이트를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 10 내지 약 40 keV의 주입 에너지 및 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온 주입하여 저농도 불순물층(10)을 형성한다.
이어, 도 7c 및 도 7cc에 도시한 바와 같이, 실리콘 산화막(5a) 및 플로팅 게이트를 마스크로 이용하여 예컨대 비소 이온을 약 -7° 내지 약 -25°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 고농도 불순물층(11a)을 형성한다.
그후, CVD법에 의해 절연막으로될 실리콘 산화막을 약 25 nm 내지 약 75 nm로 퇴적하고, 도 7d 및 도 7dd에 도시한 바와 같이, 반응성 이온 에칭에 의해 실리콘 산화막을 에칭백하여 플로팅 게이트 측벽에 사이드 월 스페이서(8)를 형성한다. 이때 사이드 월 스페이서(8)의 일방측 바로 아래에는 고농도 불순물층(11a)이 존재하지 않도록 사이드 월 스페이서(8)의 폭을 규정한다.
이어서, 도 7e 및 도 7ee에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 반도체 기판(1)을 약 100 nm 내지 약 200 nm 에칭하여 홈(9)을 형성한다. 이때 저농도 불순물층(10)과 고농도 불순물층(11a)을 분리하도록 홈(9)의 깊이를 규정한다.
이어, 도 8f 및 도 8ff에 도시한 바와 같이, 홈(9)내에 약 2 내지 약 50 nm의 두께를 갖는 실리콘 산화막(6)을 형성한다.
그후, 도 8g 및 도 8gg에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 0°, 약 15 내지 약 60 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 홈(9)의 저면에 고농도 불순물층(11b)을 형성한다.
이어, 도 8h 및 도 8hh에 도시한 바와 같이, 열처리에 의해 불순물의 확산 및 활성화를 실시하여 고농도 불순물층(11a, 11b)을 서로 접속시켜 고농도 불순물층(11)을 만들고 이어 저농도 불순물층(10)과 고농도 불순물층(11)을 각각 전기적으로 접속시킨다. 이어서, 실시예 1과 유사하게 플로팅 게이트간의 공간 및 홈(9)에 실리콘 산화막(12)을 매립하여 플로팅 게이트 및 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘 막(13)을 퇴적한다.
이어, 도 5i 및 도 5ii에 도시한 바와 같이, 실시예 1과 유사하게 스택킹된 플로팅 게이트를 다결정 실리콘 막(3)상에 형성하고, ONO 막(14) 및 폴리사이드막을 형성한다. 폴리사이드막, ONO막(14), 다결정 실리콘 막(13) 및 다결정실리콘막(3)을 순차적으로 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 또한 메모리 소자 분리용 불순물층(16)을 형성한다.
그후, 공지 기술에 의해 층간유전막을 형성하고, 콘택트홀 및 금속 배선을 형성한다.
실시예 5
도 9a 및 도 9aa에 도시한 바와 같이, 실시예 4와 유사하게 P형 반도체 기판(1)상에 터널 산화막(2), 인 도핑된 다결정 실리콘막(3) 및 실리콘 질화막(4)을 퇴적하고, 이들을 패터닝하여 플로팅 게이트를 형성하고, 반도체 기판(1)의 노출 부분과 다결정 실리콘막(3)의 플로팅 게이트 측벽에 실리콘 산화막(5)을 형성한다.
이어서, 도 9b 및 도 9bb에 도시한 바와 같이, 반도체 기판(1)상의 실리콘 산화막(5)을 건식 에칭에 의해 제거하여 플로팅 게이트 측벽에만 실리콘 산화막(5a)을 잔존시키고 또한 플로팅 게이트 및 실리콘 산화막(5a)을 마스크로 이용하여 반도체 기판(1)을 약 100 nm 내지 약 200 nm 깊이로 에칭하여 홈(9)을 형성한다.
이어서 도 9c 및 도 9cc에 도시한 바와 같이, 실리콘 산화막(5a) 및 플로팅 게이트를 마스크로 이용하여 예컨대 비소 이온을 약 +5°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1014내지 약 5 x 1015이온/cm2의 주입량으로 이온 주입하여 반도체 기판(1)의 홈(9)의 일방의 측벽으로부터 저면에 이르는 저농도 불순물층(10)을 형성한다.
도 9d 및 도 9dd에 도시한 바와 같이, 실리콘 산화막(5a)을 마스크로 이용하여 예컨대 비소 이온을 약 -10°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 반도체 기판(1)의 홈(9)의 다른 방향의 측벽으로부터 저면에 이르는 고농도 불순물층(11)을 형성한다.
그후, 열처리에 의해 불순물을 활성화하여 도 10e 및 도 10ee에 도시한 바와 같이, 실시예 1과 유사하게 플로팅 게이트간의 공간 및 홈(9)에 실리콘 산화막(12)을 매립하고 플로팅 게이트 및 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘막(13)을 퇴적한다.
이어, 도 10f 및 도 10ff에 도시한 바와 같이, 실시예 1과 유사하게 스택킹된 플로팅 게이트를 다결정 실리콘막(3)상에 형성하고, ONO막(14) 및 폴리사이드막을 형성한다. 폴리사이드막, ONO막(14), 다결정 실리콘막(13) 및 다결정 실리콘막(3)을 순차 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 이어 메모리 소자분리용 불순물층(16)을 형성한다.
그후 공지 기술에 의해 층간 유전막을 형성하여 콘택트 홀 및 금속 배선을 형성한다.
실시예 6
도 11a 및 도 11aa에 도시한 바와 같이, 실시예 4와 유사하게, P형 반도체 기판(1)상에 터널 산화막(2), 인 도핑된 다결정 실리콘막(3) 및 실리콘 질화막(4)을 퇴적하고, 이들을 패터닝하여 플로팅 게이트를 형성하고, 반도체 기판(1)의 노출 부분과 다결정 실리콘막(3)의 플로팅 게이트 일방의 측벽에 실리콘 산화막(5)을 형성한다. 이어 반도체 기판(1)상의 실리콘 산화막(5)을 건식 에칭에 의해 제거하여 플로팅 게이트 일방의 측벽에만 실리콘 산화막(5a)을 잔존시킨다.
이어서, 도 11b 및 도 11bb에 도시한 바와 같이, CVD법에 의해 절연막으로될 실리콘 산화막을 약 25 내지 약 75 nm 퇴적하고, 반응성 이온 에칭에 의해 실리콘 산화막을 에칭백하여 플로팅 게이트 일방의 측벽에 사이드 월 스페이서(8)를 형성한다. 이어서 도 11c 및 도 11cc에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 반도체 기판(1)을 약 100 내지 약 200 nm 깊이로 에칭하여 홈(9)을 형성한다.
그후, 도 11d 및 도 11dd에 도시한 바와 같이, 사이드 월 스페이서(8)를 마스크로 이용하여 예컨대 비소 이온을 +5°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1014내지 약 5 x 1015이온/cm2의 주입량으로 이온 주입하여 반도체 기판(1)의 홈(9)의 일방의 측벽으로부터 저면에 이르는 저농도 불순물층(10)을 형성한다.
이어, 도 12e 및 도 12ee에 도시한 바와 같이, CVD 실리콘 산화막을 포함하는 사이드 월 스페이서(8)와 열산화막을 포함하는 실리콘 산화막(5a)간의 습식 에칭비 차를 이용하여 선택적으로 사이드 월 스페이서(8)만을 제거한다.
이어, 도 12f 및 도 12ff에 도시한 바와 같이, 플로팅 게이트 및 실리콘 산화막(5a)을 마스크로 이용하여 예컨대 비소 이온을 -10°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여반도체 기판(1)의 홈(9)의 다른 방향의 측벽으로부터 저면에 이르는 고농도 불순물층(11)을 형성한다.
그후, 열처리에 의해 불순물을 활성화하여 도 12g 및 도 12gg에 도시한 바와 같이, 실시예 1과 유사하게 플로팅 게이트간의 공간 및 홈(9)에 실리콘 산화막(12)을 매립하고 플로팅 게이트 및 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘막(13)을 퇴적한다.
이어, 도 12h 및 도 12hh에 도시한 바와 같이, 실시예 1과 유사하게 스택킹된 플로팅 게이트를 다결정 실리콘막(3)상에 형성하고, ONO막(14) 및 폴리사이드막을 형성한다. 폴리사이드막, ONO막(14), 다결정 실리콘막(13) 및 다결정 실리콘막(3)을 순차 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 이어 메모리 소자분리용 불순물층(16)을 형성한다.
그후 공지 기술에 의해 층간유전막을 형성하고 콘택트 홀 및 금속 배선을 형성한다.
실시예 7
도 13a 및 도 13aa에 도시한 바와 같이, 실시예 4와 유사하게, P형 반도체 기판(1)의 활성 영역상에 터널 산화막(2), 인 도핑된 다결정 실리콘막(3) 및 실리콘 질화막(4)을 퇴적하고, 이들을 패터닝하여 플로팅 게이트를 형성한 다음 반도체 기판(1)의 노출 부분과 다결정 실리콘막(3)의 플로팅 게이트의 일방의 측벽에 실리콘 산화막(5)을 형성한다. 이어, 건식 에칭법에 의해 반도체 기판상의 실리콘 산화막을 제거하여 플로팅 게이트의 일방의 측벽에만 실리콘 산화막(5a)을 잔존시킨다.플로팅 게이트와 실리콘 산화막(5a)을 마스크로 이용하여 예컨대 비소 이온을 0°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1012내지 약 5 x 1013이온/cm2의 주입량으로 이온 주입하여 저농도 불순물층(10)을 형성한다.
이어, 도 13b 및 도 13bb에 도시한 바와 같이, 상기 플로팅 게이트 및 실리콘 산화막(5a)을 마스크로 이용하여 예컨대 비소 이온을 약 -7°내지 약 -25°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 플로팅 게이트의 일측에만 고농도 불순물층(11a)을 형성한다.
계속해서, 도 13c 및 도 13cc에 도시한 바와 같이, 열처리에 의해 불순물의 확산 및 활성화를 실시하고 저농도 불순물층(10)과 고농도 불순물층(11)을 각각 플로팅 게이트 아래에 중첩시킨다.
그후, 도 13d 및 도 13dd에 도시한 바와 같이, 플로팅 게이트와 실리콘 산화막(5a)을 마스크로 이용하여 반도체 기판(1)을 약 100 nm 내지 약 200 nm 깊이로 에칭하여 홈(9)을 형성한다. 이때, 저농도 불순물층(10)과 고농도 불순물층(11a)을 분리하도록 홈(9)의 깊이를 규정한다.
이어서, 도 14e 및 도 14ee에 도시한 바와 같이, 플로팅 게이트와 실리콘 산화막(5a)을 마스크로 이용하여 예컨대 비소 이온을 -10°, 약 5 내지 약 40 keV의 주입 에너지 및 약 5 x 1015내지 약 5 x 1016이온/cm2의 주입량으로 이온 주입하여 홈(9)의 저면에 고농도 불순물층(11b)을 형성한다.
이어, 도 14f 및 도 14ff에 도시한 바와 같이, 열처리에 의해 불순물의 확산 및 활성화를 실시하고 고농도 불순물층(11a, 11b)을 서로 접속시켜 고농도 불순물층(11)을 만들고, 이어 저농도 불순물층(10)과 고농도 불순물층(11)을 각각 전기적으로 접속시킨다. 그후, 실시예 1과 유사하게 플로팅 게이트간의 공간 및 홈(9)에 실리콘 산화막(12)을 매립하여 플로팅 게이트 및 실리콘 산화막(12)상에 인 도핑된 다결정 실리콘 막(13)을 퇴적한다.
이어, 도 14g 및 도 14gg에 도시한 바와 같이, 실시예 1과 유사하게 스택킹된 플로팅 게이트를 다결정 실리콘 막(3)상에 형성하고, ONO 막(14) 및 폴리사이드막을 형성한다. 폴리사이드막, ONO막(14), 다결정 실리콘 막(13) 및 다결정 실리콘막(3)을 순차적으로 에칭하여 콘트롤 게이트(15) 및 플로팅 게이트(17)를 형성하고 또한 메모리 소자 분리용 불순물층(16)을 형성한다.
그후, 공지 기술에 의해 층간유전막을 형성하고, 콘택트홀 및 금속 배선을 형성한다.
본 발명의 반도체 기억장치의 제조방법에 의하면, 반도체 기판에 형성된 홈의 저면에서 고농도의 불순물층이 형성되기 때문에 이 불순물층이 확산 배선층으로서 작용하기에 충분한 단면적을 확보할 수 있다. 따라서 확산배선층의 설계 선폭의 미세화를 용이하게 실시할 수 있고 단위 길이당 비트 선의 수를 증대시킬 수 있어 셀 어레이의 면적을 미세화할 수 있다.
또한 홈을 따라 형성되는 저농도 불순물층 및 고농도 불순물층은 레지스트마스크 등을 사용하지 않고 플로팅 게이트 측벽의 사이드 월 스페이서에 대하여 자기정합적으로 불순물을 이온 주입하는 것에 의해 형성할 수 있기 때문에 제조 공정의 간략화를 실현하면서 플로팅 게이트간의 폭을 축소시킬 수 있다. 또한 역경사 이온주입의 각도를 작은 각도로 실시하는 것에 의해 플로팅 게이트간의 폭을 축소시킨 경우에서도 홈 측벽 및 저면의 쌍방에 불순물 주입을 용이하게 할 수 있다.
더구나, 홈 측벽에 대한 불순물의 주입 깊이를 아주 얕게할 수 있기 때문에 이온 주입후의 불순물 분포의 불균일이 없고 플로팅 게이트 아래의 불순물 농도를 용이하게 제어할 수 있어 서입 속도 등의 셀 특성의 불균일을 억제할 수 있다.
또한 홈 측벽의 경사 각도와 이온 주입 각도를 조작하는 것에 의해 일회 주입으로 홈 측벽의 불순물 농도와 저면의 불순물 농도가 1디지트 이상 차를 갖도록 설정할 수 있다. 또한 고농도 불순물층의 이온 주입 각도와 저농도 불순물층의 주입 각도를 상반하는 방향으로 주입하는 것에 의해 홈내의 양측벽 및 저면의 3평면에 2회의 이온 주입만으로도 비대칭성(약 2 디지트 이상의 농도차)을 충분히 확보할 수 있다. 따라서 공정수의 간략화에 의해 공정비용을 저하시킬 수 있어 1 칩당 제조 비용을 억제할 수 있다.
또한 홈 저면에는 서입에 필요한 불순물 농도보다 약 1 디지트 이상 높은 불순물 농도, 즉 고농도 불순물층에서 불순물 농도보다 약 1 디지트 이상 높은 불순물 농도를 갖는 불순물층을 동시에 형성할 수 있기 때문에 확산배선층의 저항을 낮게할 수 있어 1 블록당 워드선 개수, 즉 셀수를 증가시켜 블록당 배치되는 선택 트랜지스터의 총 개수를 감소시킬 수 있기 때문에 셀 어레이의 면적의 미세화를 실현할 수 있다.
또한 플로팅 게이트 측벽의 사이드 월 스페이서에 대하여 자기정합적으로 불순물을 이온 주입하는 것에 의해 터널 산화막으로서 작용하는 유전막에 불순물이 주입되거나 통과하지 않아 터널 산화막의 막질의 열화를 피할 수 있게되어 셀 특성의 신뢰성을 향상시킬 수 있다. 또한 종래의 수법에서는 사이드 월 스페이서 폭의 불균일에 의한 저농도 불순물층의 불균일을 고려하여 사이드 월 스페이서의 폭을 설정하지 않으면 안되었던 것에 비하여 본 발명의 수법에서는 사이드 월 스페이서의 폭에 관계없이 홈의 깊이에 의해 저농도 불순물층의 폭을 규정할 수 있기 때문에 사이드 월 스페이서의 폭의 미세화를 용이하게 할 수 있다. 또한 고농도 불순물층과 저농도 불순물층을 경사 이온 주입 및 역경사 이온주입에 의해 접속할 수 있기 때문에 열처리공정을 생략할 수 있어, 열처리 공정에 기인한 터널 산화막의 막질 저하를 억제할 수 있으며 서입/소거의 반복에 대한 셀 특성의 열화를 억제할 수 있어 높은 신뢰성을 확보할 수 있다.
또한 사이드 월 스페이서의 폭을 조정하는 것에 의해 플로팅 게이트 바로 아래의 불순물층의 불순물 농도를 용이하게 제어할 수 있기 때문에 셀 특성, 예컨대 서입속도를 손상하지 않고 플로팅 게이트와 고농도 불순물층의 중첩 폭을 미세화하고, 즉, 플로팅 게이트의 미세화를 실현할 수 있어 단위 길이당 비트선의 개수를 증대시킬 수 있고 셀 어레이의 면적을 감소시켜 대용량화를 용이하게 실현할 수 있다.
특히, 사이드 월 스페이서와 마찬가지로 플로팅 게이트의 측벽을 열처리하는것에 의해 열산화막으로 피복하는 경우에는 열산화막의 막질을 용이하게 제어할 수 있기 때문에 홈의 폭의 제어가 용이하게되어 플로팅 게이트 간의 폭을 보다 용이하게 축소시킬 수 있다.
또한 사이드 월 스페이서로서 열산화막(제1 층)과 절연막(제2 층)의 2층 구조를 이용하여 경사 이온주입과 역경사 이온 주입 사이에 제2층의 사이드 월 스페이서를 선택적으로 제거하는 경우에는 플로팅 게이트 근방의 평면인 반도체 기판 표면, 홈 측벽 및 홈 저면의 3면에 고농도의 불순물을 동시에 주입할 수 있어 서입에 필요한 고농도 불순물층을 플로팅 게이트 근방으로 제어하여 형성할 수 있기 때문에 고농도 불순물층의 단면적을 확보할 수 있음과 함께 플로팅 게이트 간의 폭을 축소시킬 수 있다. 그 결과, 서입 속도 등의 셀 특성의 불균일을 더욱 억제할 수 있다. 더구나 고농도 불순물을 주입하는 경우에 제2층의 유전막이 제거되어도 플로팅 게이트 측벽이 열산화막으로 피복되어 있기 때문에 얕은 각도로 불순물을 주입하여도 터널 산화막으로 불순물이 주입되거나 통과하지 않아 이온 주입에 의한 터널 산화막의 막질 열화를 피할 수 있어 셀 특성의 신뢰성을 한층 더 향상시킬 수 있다.
또한 본 발명의 다른 반도체 기억장치의 제조방법에 의하면, 상기의 반도체 기억장치의 제조방법에 의한 효과 이외에 사이드 월 스페이서의 형성전에 플로팅 게이트 근방에 고농도 불순물층과 저농도 불순물층을 형성하기 위해 제어성 좋게 비대칭 불순물 확산층을 형성할 수 있어 플로팅 게이트 아래의 불순물층의 불순물 농도를 보다 용이하게 제어할 수 있어, 서입 속도 등의 셀 특성의 불균일을 억제할수 있다. 더구나, 사이드 월 스페이서 바로 아래와 홈 저면에 형성되는 불순물층을 개별적으로 제어할 수 있기 때문에 공정의 변경을 유연하게 실시할 수 있고 다른 공정과의 정합 또는 셀 특성의 개량이 용이하다. 또한 저농도 확산층과 고농도 확산층을 형성한 후에 그 경계부를 제거하도록 반도체 기판에 홈을 형성하기 위해서는 그 경계부에 기인하는 오서입, 서입 불균일 또는 배선 저항 등의 불균일을 방지할 수 있어, 보다 신뢰성이 높은 셀 특성을 얻을 수 있다.
특히 홈 저면에 수직 방향으로부터 이온 주입하는 경우에는 홈의 폭이 미세화되어도 홈 저면에 충분한 농도의 불순물을 주입할 수 있다.
또한 홈 저면에 경사 이온주입하는 경우에는 저농도 불순물층과 고농도 불순물층의 거리를 조정할 수 있어 저농도 불순물층에서 적당한 불순물 농도를 확보할 수 있다.
또한 홈의 표면을 산화막으로 피복하는 경우에는 그의 산화막의 막 두께에 의해 사이드 월 스페이서 바로 아래에 형성된 저농도 불순물층과 홈 저면에 형성된 불순물층의 거리를 조정할 수 있다. 또 홈의 측벽이 경사진 경우에는 홈 저면에 대하여 수직방향으로부터 이온 주입하면, 홈 측벽에서 주입 각도에 대한 겉보기상의 산화막의 막 두께는 저면의 막 두께에 비하여 극단적으로 두껍게되어 이전에 사이드 월 스페이서 바로 아래에 형성된 저농도 불순물층의 불순물 농도를 확보하기가 용이하게된다.
본 발명의 다른 반도체 기억장치의 제조방법에 의하면, 상기의 반도체 기억장치의 제조방법에 의한 효과에 더하여 플로팅 게이트 측벽을 산화막으로 피복한후 불순물을 이온 주입하는 것에 의해 터널 산화막의 막질의 열화를 회피할 수 있어 셀 특성의 신뢰성을 향상시킬 수 있다. 또한 홈을 형성하기 전에 열처리에 의해 저농도 불순물층과 고농도 불순물층을 플로팅 게이트 아래까지 확대하는 것에 의해 플로팅 게이트 간의 폭을 또한 축소할 수 있다.
또한 본 발명의 반도체 기억장치에 의하면, 플로팅 게이트간의 홈에 비대칭적인 불순물층을 갖기 때문에 비트선과 소스선을 공유할 수 있어 셀 면적을 작게할 수 있다. 또한 플로팅 게이트간의 홈의 깊이, 홈 저면의 고농도 불순물층의 불순물 농도, 홈 측벽의 고농도 불순물층 및 저농도 불순물층의 불순물 농도를 개별적으로 제어할 수 있기 때문에 셀 특성의 변경이 용이하고 다른 공정과의 정합 또는 개량이 용이하게되어 신뢰성이 높은 반도체 기억장치를 제공할 수 있다. 또한 고농도 불순물층에 의해 홈의 저면에 배선층을 배치하는 것에 의해 고농도 불순물층의 단면적을 증대시킬 수 있어 배선저항을 저하시킬 수 있다. 따라서 1 블록당 워드선의 개수, 즉 셀수를 증대시킬 수 있어 블록당 배치되는 선택 트랜지스터의 총 개수를 감소시킬 수 있고, 셀 어레이의 면적도 또한 작게할 수 있다. 따라서 웨이퍼당 칩 개수가 증대되어 1칩당 제조비용이 저하되기 때문에 저렴한 반도체 기억장치를 제공할 수 있다.

Claims (13)

  1. 다음 공정을 포함하는 반도체 기억장치의 제조방법:
    (a) 유전막을 갖는 반도체 기판상에 플로팅 게이트를 형성하는 공정;
    (b) 상기 플로팅 게이트의 일방의 측벽에 절연막을 포함하는 사이드 월 스페이서를형성하는 공정;
    (c) 상기 사이드 월 스페이서를 마스크로 사용하여 반도체 기판을 에칭하는 것에 의해 홈을 형성하는 공정; 및
    (d) 수득한 반도체 기판에 대하여 경사 이온주입하는 것에 의해 홈의 일방의 측벽으로부터 저면으로 저농도 불순물층을 형성하고, 또 역경사 이온주입에 의해 홈의 다른 방향의 측벽으로부터 저면으로 고농도 불순물층을 형성하는 공정.
  2. 제1항에 있어서, 상기 공정(b)에서 사이드 월 스페이서를 플로팅 게이트가 형성된 반도체 기판상 전면에 절연막을 형성하고 이 절연막을 에칭백하여 형성되든가 플로팅 게이트의 측벽을 열처리하는 것에 의해 형성되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  3. 제1항에 있어서, 상기 공정(b)에서 사이드 월 스페이서를 플로팅 게이트의 측벽에 열처리에 의해 제1층 사이드 월 스페이서를 형성하고 이어 수득한 반도체 기판상 전면에 절연막을 형성하고, 이 절연막을 에칭백하여 제2층 사이드 월 스페이서를 형성하고 공정(d)에서 경사 이온 주입과 역경사 이온 주입 사이에 제2층 사이드 월 스페이서를 선택적으로 제거하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  4. 하기 공정을 포함하는 반도체 기억장치의 제조방법:
    (a) 유전막을 갖는 반도체 기판상에 플로팅 게이트를 형성하는 공정;
    (x) 상기 플로팅 게이트를 마스크로 사용하여 이온주입하는 것에 의해 상기 반도체 기판 표면에 저농도 불순물층을 형성하고, 또 상기 반도체 기판 표면에 대하여 경사 이온 주입하는 것에 의해 상기 플로팅 게이트의 다른 방향측에만 고농도 불순물층을 형성하는 공정;
    (b') 상기 플로팅 게이트의 일방측 바로 아래에 상기 저농도 불순물층만이 배치되도록 상기 플로팅 게이트의 측벽에 절연막을 포함하는 사이드 월 스페이서를 형성하는 공정;
    (c') 상기 사이드 월 스페이서를 마스크로 사용하여 상기 저농도 불순물층 및 고농도 불순물층의 접합 보다 더 깊게 반도체 기판을 에칭하여 홈을 형성하는 공정; 및
    (d') 상기 홈내에 이온주입하는 것에 의해 상기 저농도 불순물층과 고농도 불순물층을 전기적으로 접속시키는 공정.
  5. 제4항에 있어서, 공정(d')에서 이온 주입이 홈저면에 대하여 수직방향으로부터 이온주입이든가 경사이온 주입인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  6. 제4항에 있어서, 공정(x) 전에 플로팅 게이트의 측벽을 산화막으로 피복하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 제4항에 있어서, 공정 (d') 이전에, 상기 수득한 홈의 표면을 산화막으로 피복하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  8. 하기 공정을 포함하는 반도체 기억장치의 제조방법:
    (a) 유전막을 갖는 반도체 기판상에 플로팅 게이트를 형성하는 공정;
    (w) 상기 플로팅 게이트의 측벽을 산화막으로 피복하는 공정;
    (x) 상기 플로팅 게이트를 마스크로 사용하여 이온주입하는 것에 의해 상기 반도체 기판 표면에 저농도 불순물층을 형성하고 또 상기 반도체 기판 표면에 대하여 경사 이온주입하는 것에 의해 상기 플로팅 게이트의 다른 방향측에만 고농도 불순물층을 형성하는 공정;
    (y) 열처리하는 것에 의해 상기 저농도 불순물층 및 고농도 불순물층을 상기 플로팅 게이트 아래 위치로 확대하는 공정;
    (c') 상기 산화막을 마스크로 사용하여 상기 저농도 불순물층 및 고농도 불순물층의 접합 보다 더 깊게 반도체 기판을 에칭하여 홈을 형성하는 공정; 및
    (d') 상기 홈내에 이온 주입하는 것에 의해 상기 저농도 불순물층과 고농도불순물층을 전기적으로 접속시키는 공정.
  9. 2개 이상의 홈과 이 홈의 측벽에 형성되어 있는 소스/드레인 영역을 갖는 기판;
    상기 홈간의 반도체 기판상에 터널 산화막을 통하여 형성된 플로팅 게이트;
    상기 플로팅 게이트상에 층간 용량막을 통하여 형성된 콘트롤 게이트를 포함하는 복수의 메모리 셀로 구성되며,
    상기 소스/드레인 영역은 저농도 불순물층 및 고농도 불순물층을 포함하고, 상기 저농도 불순물층은 각 홈의 일방의 측벽에 형성되며, 또 상기 고농도 불순물층은 홈의 다른 방향의 측벽에 형성되며,
    각각의 홈에서, 저농도 불순물층 및 고농도 불순물층은 상기 홈의 저면에 형성된 불순물층을 통하여 서로 접속되어 있는 것을 특징으로 하는, 반도체 기억장치.
  10. 제9항에 있어서, 홈의 저면에 형성된 불순물층의 불순물 농도가 고농도 불순물층의 불순물 농도와 실질적으로 동일하거나 더 높은 반도체 기억장치.
  11. 제9항에 있어서, 저농도 불순물층과 고농도 불순물층간의 농도차가 2 디지트 이상인 반도체 기억장치.
  12. 제9항에 있어서, 저농도 불순물층의 농도가 홈저면에 배치된 고농도 불순물층으로부터 확산에 의한 영향을 받지 않도록 홈의 깊이가 규정되는 것을 특징으로 하는 반도체 기억장치.
  13. 제9항에 있어서, 불순물이 확산 배선으로 작용하는 저항을 갖도록 깊이와 폭을 갖도록 홈이 형성되는 것을 특징으로 하는 반도체 기억장치.
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