CN108878430A - 一种nor型浮栅存储器及制备方法 - Google Patents
一种nor型浮栅存储器及制备方法 Download PDFInfo
- Publication number
- CN108878430A CN108878430A CN201710329509.4A CN201710329509A CN108878430A CN 108878430 A CN108878430 A CN 108878430A CN 201710329509 A CN201710329509 A CN 201710329509A CN 108878430 A CN108878430 A CN 108878430A
- Authority
- CN
- China
- Prior art keywords
- source electrode
- drain electrode
- channel region
- insulating layer
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
本发明实施例提供了一种NOR型浮栅存储器及制备方法，包括：衬底；形成在衬底表面的源极、漏极与沟道区，源极和漏极分别位于沟道区的两侧；形成在沟道区上方的隧穿氧化层和浮栅；形成在浮栅侧壁的侧壁绝缘层；形成在源极和所述漏极上方的隔离绝缘层；浮栅高于所述侧壁绝缘层和所述隔离绝缘层；形成在隔离绝缘层、侧壁绝缘层和浮栅的上方的层间绝缘层；形成在层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；源极和漏极复用为位线。本发明实施例提供了一种NOR浮栅存储器及制备方法，将源极和漏极复用为位线，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。
Description
技术领域
本发明涉及半导体制造技术领域，尤其设计一种NOR型浮栅存储器及制备方法。
背景技术
NOR型浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。
但随着微电子技术的发展，NOR型浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。
现有NOR型浮栅结构，每个存储单元至少需要包含一个从有源区到位线金属连接层的金属接触孔，源极和漏极的电阻过大，对器件性能造成不好的影响。
发明内容
有鉴于此，本发明实施例提供了一种NOR浮栅存储器及制备方法，去除了传统结构中有源区到位线的接触孔，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。
第一方面，本发明实施例提供了一种NOR型浮栅存储器，包括：
衬底；
形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
形成在所述沟道区上方的隧穿氧化层和浮栅；
形成在所述浮栅侧壁的侧壁绝缘层；
形成在所述源极和所述漏极上方的隔离绝缘层；
所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；
形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅的上方的层间绝缘层；
形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；
所述源极和所述漏极复用为位线。
可选地，所述层间绝缘层为的介电常数大于或等于9。
可选地，所述层间绝缘层的材料为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
可选地，所述层间绝缘层的厚度范围为小于等于
第二方面，本发明实施例提供了一种针对权利要求上述NOR型浮栅存储器的制备方法，包括：
提供衬底；
在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
在所述沟道区上方依次形成隧穿氧化层和浮栅；
在所述浮栅侧壁形成侧壁绝缘层；
在所述源极和所述漏极的上方形成隔离绝缘层；
所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；
在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方形成层间绝缘层；
在所述层间绝缘层上方形成控制栅；在所述控制栅的上方形成字线；
所述源极和所述漏极复用为位线。
可选地，在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；在所述沟道区上方依次形成隧穿氧化层和浮栅具体包括：
在所述衬底依次上方形成隧穿氧化层和临时隔离绝缘层；
刻蚀所述隧穿氧化层和临时隔离绝缘层形成多个凹槽，露出所述衬底；
在所述衬底表面依次形成沟道区、隧穿氧化层和浮栅；
去除所述临时隔离绝缘层和所述临时隔离绝缘层下方的所述隧穿氧化层，在所述衬底表面形成源极和漏极，所述源极和所述漏极分别位于所述沟道区的两侧。
可选地，在所述源极和所述漏极的上方形成隔离绝缘层；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层具体包括：
在所述源极和所述漏极的上方形成隔离绝缘层；
刻蚀所述隔离绝缘层，使所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。
可选地，在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；在所述沟道区上方依次形成隧穿氧化层和浮栅；在所述浮栅侧壁形成侧壁绝缘层具体包括：
在所述衬底表面形成沟道区；
在所述沟道区上方依次形成隧穿氧化层、浮栅和保护绝缘层；
刻蚀所述隧穿氧化层、所述浮栅和所述保护绝缘层形成多个凹槽，露出所述凹槽两侧的所述沟道区；
在所述浮栅的侧壁形成侧壁绝缘层；
在所述凹槽两侧的所述沟道区表面形成源极和漏极，所述源极和漏极分别位于所述沟道区的两侧。
可选地，在所述凹槽两侧的所述沟道区表面形成源极和漏极，所述源极和漏极分别位于所述沟道区的两侧之后，还包括：
在所述源极和所述漏极上方形成隔离绝缘层；
去除所述保护绝缘层，部分所述隔离绝缘层和部分所述侧壁绝缘层，露出所述浮栅；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。
可选地，所述层间绝缘层为的介电常数大于等于9。
本发明实施例提供了一种NOR型浮栅存储器及制备方法，通过将源极和漏极复用为位线(Bit Line，BL)，去除了传统结构中有源区到位线的接触孔，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。
附图说明
通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将变得更明显。
图1a为本发明实施例一提供的一种NOR型浮栅存储器的俯视图；
图1b为图1a中A-A方向的剖面图；
图1c为图1a中B-B方向的剖面图；
图1d为图1a中C-C方向的剖面图；
图1e为图1a中D-D方向的剖面图；
图2为本发明实施例二提供一种NOR型浮栅存储器制备方法的流程示意图；
图3a-图3o为本发明实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1a为本发明实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图。
参见图1b，本发明实施例提供了一种NOR型浮栅存储器，该NOR型浮栅存储包括：衬底10；形成在衬10底表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在沟道区13上方的隧穿氧化层14和浮栅15；形成在浮栅15侧壁的侧壁绝缘层16；形成在源极11和漏极12上方的隔离绝缘层17；浮栅15高于侧壁绝缘层16和隔离绝缘层17；形成在隔离绝缘层17、侧壁绝缘层16和浮栅的上方的层间绝缘层18；形成在层间绝缘层18上方的控制栅19；形成在控制栅19上方的字线20；源极11和漏极12复用为位线。
现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本发明实施例提供了一种NOR型浮栅存储器，通过将源极11和漏极12复用为位线(Bit Line，BL)，去除了传统结构中源极11和漏极12到位线的接触孔，简化了器件结构，并且浮栅15高于侧壁绝缘层16和隔离绝缘层17，增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。
参见图1a，本发明提供了一种NOR型浮栅存储器，可以看到该NOR型浮栅存储器包括多个字线20和多个间隔绝缘层21。间隔绝缘层21的设置是为了保护裸露的源极11和漏极12。参见图1c，是图1a中B-B方向的剖面图，从图中可以看到，衬底10；形成在衬底10表面的源极11或者漏极12，形成在源极11或者漏极12上方的隔离绝缘层17和间隔绝缘层21；形成在隔离绝缘层17上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅的19上方的字线20。参见图1d，从图中可以看到，形成在衬底10表面的沟道区13，形成在沟道区13上方的隧穿氧化层14、浮栅15和间隔绝缘层21；形成在浮栅15上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅19上方的字线20。参见图1e，图1e为图1a中D-D方向的剖面图，从图中可以看到，衬底10，形成在衬底10表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在源极11、漏极12与沟道区13上方的间隔绝缘层21。
参见图1a，图1b，图1c和图1d，本发明实施例示例性地示出了两行四列的NOR型存储器，包括8个存储单元的结构，其中每一个存储单元由字线和位线垂直确定。参见图1a中的区域30，一个存储单元的平面示意图，示例性地，L1的长度为50nm，L2的长度为110nm，L3的长度为25nm，L4的长度为30nm，每一个存储单元30的平面尺寸0.017um2。
可选地，在上述技术方案的基础上，层间绝缘层18为的介电常数大于或等于9。高介电常数材料对比常规介电常数材料，在缩小同样的物理厚度情况下，可以获得更大的电容密度。从另一个角度说，在需要获得相同电容密度的情况下，高介电常数材料可以维持更大的膜厚，相应的膜的漏电级别也就会较低。在NOR型浮栅存储器中，浮栅15和控制栅19之间采用介电常数大于或等于9的层间绝缘层18，可以满足目前对存储器件的微缩需求，使得各个存储单元都有相应的物理缩小尺寸，但电性能尽量保持。可选地，层间绝缘层18的材料可以为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种，需要说明的是，并不仅限于这些材料。可选地，在上述技术方案的基础上，层间绝缘层18的厚度范围为小于或等于
实施例二
图2为本发明实施例二提供的一种NOR型浮栅存储器的制备方法的流程示意图；图3a-图3o为本发明实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。基于同一构思发明，本发明实施例提供了一种NOR型浮栅存储器的制备方法，以图1a、图1b、图1c和图1d示出的NOR浮栅存储器为例，参见图2，NOR浮栅存储器的制备方法包括如下步骤：
步骤110、提供衬底；
参见图3a，提供衬底10，提供衬底10，衬底10的材料选取示例性地可以为硅、氮化镓砷化镓等半导体材料。其导电类型可以为P型，也可以为N型。
步骤120、在衬底表面形成源极、漏极与沟道区，源极和漏极分别位于沟道区的两侧。
步骤130、在沟道区上方依次形成隧穿氧化层和浮栅。
可选地步骤120和步骤130具体包括如下步骤：
参见图3b，在衬底10依次上方形成隧穿氧化层14和临时隔离绝缘层22；
参见图3c，刻蚀隧穿氧化层14和临时隔离绝缘层22形成多个凹槽23，露出衬底10；
参见图3d，在衬底10表面依次形成沟道区13、隧穿氧化层14和浮栅15；
参见图3e，去除临时隔离绝缘层22和临时隔离绝缘层22下方的隧穿氧化层14，在衬底10表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧。
经过上述步骤在衬底表面形成源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；以沟道区13上方依次形成隧穿氧化层14和浮栅15为掩膜版，在沟道区的两侧形成源极11和漏极12的方法，有利于降低源极11和漏极12的电阻和结深，更好满足源极11和漏极12复用为位线需要尽可能低的电阻的情况。
步骤140、在浮栅侧壁形成侧壁绝缘层；
在上述技术方案的技术上，参见图3f，在浮栅15侧壁形成侧壁绝缘层16。
步骤150、在源极和漏极的上方形成隔离绝缘层；浮栅高于侧壁绝缘层和隔离绝缘层；
可选地，步骤150具体包括如下步骤：
参见图3g，在源极11和漏极12的上方形成隔离绝缘层17；
参见图3h，刻蚀隔离绝缘层17，使浮栅15高于侧壁绝缘层16和隔离绝缘层17。
可选地，在上述技术方案的技术上，步骤120、步骤130、步骤140和步骤150还可以具体包括如下步骤：
参见图3i，在衬底10表面形成沟道区13；
参见图3j，在沟道区13上方依次形成隧穿氧化层14、浮栅15和保护绝缘层24；
参见图3k，刻蚀隧穿氧化层14、浮栅15和保护绝缘层24形成多个凹槽23，露出凹槽23两侧的沟道区13；
参见图3l，在浮栅15的侧壁形成侧壁绝缘层16；
参见图3m，在凹槽23两侧的沟道区13表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧。需要说明的是，源极11和漏极12的离子类型一般与沟道区13的离子类型相反，因此在凹槽23两侧的沟道区13表面形成源极11和漏极12，示例性地可以在沟道区13对应源极11和漏极12的区域注入与沟道区导电类型相反的离子。
可选地，在上述技术方案的基础上，在凹槽23两侧的沟道区13表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧之后还包括：
参见图3n，在源极11和漏极12上方形成隔离绝缘层17；
参见图3o，去除保护绝缘层24、部分隔离绝缘层17和部分侧壁绝缘层16，露出浮栅15。浮栅15高于侧壁绝缘层16和隔离绝缘层17。
步骤160、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；
以图1b为例，在隔离绝缘层17、侧壁绝缘层16和浮栅15上方形成层间绝缘层18。可选地，层间绝缘层18为的介电常数大于或等于9。可选地，层间绝缘层18的材料可以为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
步骤170、在层间绝缘层上方形成控制栅；
以图1b为例，在层间绝缘层18上方形成控制栅19。
步骤180、在控制栅的上方形成字线；
以图1b为例，在控制栅19上方形成字线20。字线20的材料示例性地可以选择金属硅化物。
需要说明的是，源极11和漏极12复用为位线。现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本发明实施例提供了一种NOR型浮栅存储器的制备方法，通过将源极11和漏极12复用为位线(Bit Line，BL)，去除了传统结构中源极11和漏极12到位线的接触孔，简化了器件结构，并且浮栅15高于侧壁绝缘层16和隔离绝缘层17，增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种NOR型浮栅存储器，其特征在于，包括：
衬底；
形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
形成在所述沟道区上方的隧穿氧化层和浮栅；
形成在所述浮栅侧壁的侧壁绝缘层；
形成在所述源极和所述漏极上方的隔离绝缘层；
所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；
形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅的上方的层间绝缘层；
形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；
所述源极和所述漏极复用为位线。
2.根据权利要求1所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层为的介电常数大于或等于9。
3.根据权利要去2所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层的材料为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
4.根据权利要求2所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层的厚度范围为小于等于
5.一种针对权利要求1～4的所述NOR型浮栅存储器的制备方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
在所述沟道区上方依次形成隧穿氧化层和浮栅；
在所述浮栅侧壁形成侧壁绝缘层；
在所述源极和所述漏极的上方形成隔离绝缘层；
所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；
在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方形成层间绝缘层；
在所述层间绝缘层上方形成控制栅；在所述控制栅的上方形成字线；
所述源极和所述漏极复用为位线。
6.根据权利要求5所述的制备方法，其特征在于，
在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；在所述沟道区上方依次形成隧穿氧化层和浮栅具体包括：
在所述衬底依次上方形成隧穿氧化层和临时隔离绝缘层；
刻蚀所述隧穿氧化层和临时隔离绝缘层形成多个凹槽，露出所述衬底；
在所述衬底表面依次形成沟道区、隧穿氧化层和浮栅；
去除所述临时隔离绝缘层和所述临时隔离绝缘层下方的所述隧穿氧化层，在所述衬底表面形成源极和漏极，所述源极和所述漏极分别位于所述沟道区的两侧。
7.根据权利要求5所述的制备方法，其特征在于，
在所述源极和所述漏极的上方形成隔离绝缘层；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层具体包括：
在所述源极和所述漏极的上方形成隔离绝缘层；
刻蚀部分所述隔离绝缘层和部分所述侧壁绝缘层，使所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。
8.根据权利要求5所述的制备方法，其特征在于，
在所述衬底表面形成源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；在所述沟道区上方依次形成隧穿氧化层和浮栅；在所述浮栅侧壁形成侧壁绝缘层具体包括：
在所述衬底表面形成沟道区；
在所述沟道区上方依次形成隧穿氧化层、浮栅和保护绝缘层；
刻蚀所述隧穿氧化层、所述浮栅和所述保护绝缘层形成多个凹槽，露出所述凹槽两侧的所述沟道区；
在所述浮栅的侧壁形成侧壁绝缘层；
在所述凹槽两侧的所述沟道区表面形成源极和漏极，所述源极和漏极分别位于所述沟道区的两侧。
9.根据权利要求8所述的制备方法，其特征在于，
在所述凹槽两侧的所述沟道区表面形成源极和漏极，所述源极和漏极分别位于所述沟道区的两侧之后，还包括：
在所述源极和所述漏极上方形成隔离绝缘层；
去除所述保护绝缘层，部分所述隔离绝缘层和部分所述侧壁绝缘层，露出所述浮栅；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。
10.根据权利要求5所述的制备方法，其特征在于，
所述层间绝缘层为的介电常数大于等于9。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710329509.4A CN108878430A (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710329509.4A CN108878430A (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108878430A true CN108878430A (zh) | 2018-11-23 |
Family
ID=64319345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710329509.4A Pending CN108878430A (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108878430A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020036316A1 (en) * | 1999-12-10 | 2002-03-28 | Masuoka Fujio | Process for producing semiconductor memory device and semiconductor memory device |
| US20020142546A1 (en) * | 2001-03-28 | 2002-10-03 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US20030132471A1 (en) * | 2001-09-04 | 2003-07-17 | Michiharu Matsui | Semiconductor device and method of manufacturing the same |
| JP2004273598A (ja) * | 2003-03-06 | 2004-09-30 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US20050142746A1 (en) * | 2003-12-27 | 2005-06-30 | Dongbuanam Semiconductor Inc. | Method of fabricating flash memory device |
| CN101154666A (zh) * | 2006-09-28 | 2008-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| US20080142870A1 (en) * | 2006-12-19 | 2008-06-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| CN103871969A (zh) * | 2014-03-06 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 电可擦可编程只读存储器及其形成方法、擦除方法 |
| CN104051011A (zh) * | 2013-03-15 | 2014-09-17 | 北京兆易创新科技股份有限公司 | 一种非易失性存储器 |
-
2017
- 2017-05-11 CN CN201710329509.4A patent/CN108878430A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020036316A1 (en) * | 1999-12-10 | 2002-03-28 | Masuoka Fujio | Process for producing semiconductor memory device and semiconductor memory device |
| US20020142546A1 (en) * | 2001-03-28 | 2002-10-03 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US20030132471A1 (en) * | 2001-09-04 | 2003-07-17 | Michiharu Matsui | Semiconductor device and method of manufacturing the same |
| JP2004273598A (ja) * | 2003-03-06 | 2004-09-30 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US20050142746A1 (en) * | 2003-12-27 | 2005-06-30 | Dongbuanam Semiconductor Inc. | Method of fabricating flash memory device |
| CN101154666A (zh) * | 2006-09-28 | 2008-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| US20080142870A1 (en) * | 2006-12-19 | 2008-06-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| CN104051011A (zh) * | 2013-03-15 | 2014-09-17 | 北京兆易创新科技股份有限公司 | 一种非易失性存储器 |
| CN103871969A (zh) * | 2014-03-06 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 电可擦可编程只读存储器及其形成方法、擦除方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7379586B2 (ja) | 超微細ピッチを有する３次元ｎｏｒ型メモリアレイ：デバイスと方法 | |
| CN110047839B (zh) | 3d nand闪存及制备方法 | |
| CN101937919B (zh) | 三维非易失性存储装置及其制造方法 | |
| US8786004B2 (en) | 3D stacked array having cut-off gate line and fabrication method thereof | |
| TWI665763B (zh) | 擦除記憶裝置的儲存單元的方法 | |
| KR101034914B1 (ko) | 리세스된 플로팅 게이트를 갖는 플래시 메모리 | |
| KR100718255B1 (ko) | 디램 장치 및 그 제조 방법 | |
| TWI693698B (zh) | 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 | |
| CN106558591A (zh) | 三维半导体器件 | |
| KR20170036878A (ko) | 3차원 반도체 메모리 장치 | |
| JP2002176154A (ja) | 半導体装置及びその製造方法 | |
| US7573089B2 (en) | Non-volatile memory device | |
| US10930672B2 (en) | Three-dimensional semiconductor memory devices | |
| TWI792136B (zh) | 半導體裝置結構 | |
| US10283519B2 (en) | Three dimensional NAND string memory device | |
| JP4250616B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US9356037B2 (en) | Memory architecture of 3D array with interleaved control structures | |
| CN105870121B (zh) | 三维非易失性nor型闪存 | |
| KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| CN1828900B (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
| US20220343980A1 (en) | Three-dimensional memory structure fabrication using channel replacement | |
| CN206976346U (zh) | 一种nor型浮栅存储器 | |
| US11765906B2 (en) | Memory devices with shorten ferroelectric segments and methods of manufacturing thereof | |
| KR101002246B1 (ko) | 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이 | |
| CN1953161A (zh) | 半导体存储装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094 Applicant after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing Applicant before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |
|
| CB02 | Change of applicant information |