CN206976346U - 一种nor型浮栅存储器 - Google Patents
一种nor型浮栅存储器 Download PDFInfo
- Publication number
- CN206976346U CN206976346U CN201720520332.1U CN201720520332U CN206976346U CN 206976346 U CN206976346 U CN 206976346U CN 201720520332 U CN201720520332 U CN 201720520332U CN 206976346 U CN206976346 U CN 206976346U
- Authority
- CN
- China
- Prior art keywords
- drain electrode
- floating
- source electrode
- channel region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000009413 insulation Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 10
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本实用新型实施例提供了一种NOR型浮栅存储器，包括：衬底；形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；形成在所述沟道区上方的隧穿氧化层和浮栅；形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；形成在所述层间绝缘层的上方的控制栅；形成在所述控制栅的上方的字线；所述源漏极复用为位线。本实用新型实施例提供了一种NOR浮栅存储器，去除了传统结构中有源区到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸。
Description
技术领域
本实用新型涉及半导体制造技术领域，尤其设计一种NOR型浮栅存储器。
背景技术
NOR型浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。
但随着微电子技术的发展，NOR型浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。
现有NOR型浮栅结构的最先进工艺节点为45nm工艺节点，该节点下的每一个存储器件单元面积大于0.02um2，且每个器件至少需要包含一个从有源区到位线金属连接层的金属接触孔。
实用新型内容
有鉴于此，本实用新型实施例提供了一种NOR浮栅存储器，去除了传统结构中有源区到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸。
本实用新型实施例提供了一种NOR型浮栅存储器，包括：
衬底；
形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
形成在所述沟道区上方的隧穿氧化层和浮栅；
形成在所述浮栅侧壁的侧壁绝缘层；
形成在所述源极和所述漏极上方的隔离绝缘层；
形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；
形成在所述层间绝缘层的上方的控制栅；
形成在所述控制栅的上方的字线；
所述源极和所述漏极复用为位线。
可选地，所述层间绝缘层的介电常数大于或等于9。
可选地，所述层间绝缘层的材料为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
可选地，所述层间绝缘层的厚度范围为小于或等于
现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本实用新型实施例提供了一种NOR 型浮栅存储器，通过将源极和漏极复用为位线(Bit Line，BL)，去除了传统结构中有源区到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸。
附图说明
通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将变得更明显。
图1a为本实用新型实施例一提供的一种NOR型浮栅存储器的俯视图；
图1b为图1a中A-A方向的剖面图；
图1c为图1a中B-B方向的剖面图；
图1d为图1a中C-C方向的剖面图；
图1e为图1a中D-D方向的剖面图；
图2为本实用新型实施例二提供一种NOR型浮栅存储器制备方法的流程示意图；
图3a-图3l为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
实施例一
图1a为本实用新型实施例一提供的一种NOR型浮栅存储器的俯视图；图 1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图。
参见图1b，本实用新型提供了一种NOR型浮栅存储器，该浮栅存储器包括：衬底10；形成在衬底10表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在沟道区13上方的隧穿氧化层14和浮栅15；形成在浮栅15侧壁的侧壁绝缘层16；形成在源极11和漏极12上方的隔离绝缘层17；形成在隔离绝缘层17、侧壁绝缘层16和浮栅15上方的层间绝缘层18；形成在层间绝缘层18上方的控制栅19；形成在控制栅19上方的字线20；源极11和漏极12复用为位线。
现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本实用新型实施例提供了一种NOR型浮栅存储器，通过将源极11和漏极12复用为位线(Bit Line，BL)，去除了传统结构中源极11和漏极12到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸。
参见图1a，本实用新型提供了一种NOR型浮栅存储器，可以看到该NOR 型浮栅存储器包括多个字线20和多个间隔绝缘层21。间隔绝缘层21的设置是为了保护裸露的源极11和漏极12。参见图1c，是图1a中B-B方向的剖面图，从图中可以看到，衬底10；形成在衬底10表面的源极11或者漏极12，形成在源极11或者漏极12上方的隔离绝缘层17和间隔绝缘层21；形成在隔离绝缘层 17上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅的19上方的字线20。参见图1d，从图中可以看到，形成在衬底10表面的沟道区13，形成在沟道区13上方的隧穿氧化层14、浮栅15和间隔绝缘层21；形成在浮栅15上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅19上方的字线20。参见图1e，图1e为图1a中D-D方向的剖面图，从图中可以看到，衬底10，形成在衬底10表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在源极11、漏极12与沟道区13上方的间隔绝缘层21。
参见图1a，图1b，图1c和图1d，本实用新型实施例示例性地示出了两行四列的NOR型存储器，包括8个存储单元的结构，其中每一个存储单元由字线和位线垂直确定。参见图1a中的区域30，一个存储单元的平面示意图，示例性地，L1的长度为50nm，L2的长度为110nm，L3的长度为25nm，L4的长度为 30nm，每一个存储单元30的平面尺寸0.017um2。
可选地，在上述技术方案的基础上，层间绝缘层18的介电常数大于或等于 9。高介电常数材料对比常规介电常数材料，在缩小同样的物理厚度情况下，可以获得更大的电容密度。从另一个角度说，在需要获得相同电容密度的情况下，高介电常数材料可以维持更大的膜厚，相应的膜的漏电级别也就会较低。在 NOR型浮栅存储器中，浮栅15和控制栅19之间采用介电常数大于或等于9的层间绝缘层18，可以满足目前对存储器件的微缩需求，使得各个存储单元都有相应的物理缩小尺寸，但电性能尽量保持。可选地，层间绝缘层18的材料可以为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种，需要说明的是，并不仅限于这些材料。可选地，在上述技术方案的基础上，层间绝缘层18的厚度范围为小于或等于
实施例二
图2为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的流程示意图；图3a-图3l为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。基于同一构思实用新型，本实用新型实施例提供了一种NOR浮栅存储器的制备方法，以图1a、图1b、图1c和图1d示出的NOR浮栅存储器为例，参见图2，NOR浮栅存储器的制备方法包括如下步骤：
步骤110、提供衬底。
参见图3a，提供衬底10，提供衬底10，衬底10的材料选取示例性地可以为硅、氮化镓砷化镓等半导体材料。其导电类型可以为P型，也可以为N型。
步骤120、在衬底表面形成源极、漏极与沟道区，源极和漏极分别位于沟道区的两侧。
步骤130、在沟道区上方依次形成隧穿氧化层和浮栅。
步骤140、在浮栅侧壁形成侧壁绝缘层。
步骤150、在源极和漏极上方形成隔离绝缘层。
可选地步骤120、步骤130、步骤140和步骤150具体包括如下步骤：
参见图3b，在衬底10表面形成沟道区13。
参见图3c，在沟道区13上方依次形成隧穿氧化层14、浮栅15和保护绝缘层22。
参见图3d，刻蚀隧穿氧化层14、浮栅15和保护绝缘层22形成多个凹槽 23，露出凹槽23两侧的沟道区13；
参见图3e，在浮栅15的侧壁形成侧壁绝缘层16。
参见图3f，在凹槽23两侧的沟道区13表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧。需要说明的是，源极11和漏极12的离子类型一般与沟道区13的离子类型相反，因此在凹槽23两侧的沟道区13表面形成源极11和漏极12，示例性地可以在沟道区13对应源极11和漏极12的区域注入与沟道区导电类型相反的离子。
可选地，在上述技术方案的基础上，在凹槽23两侧的沟道区13表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧之后还包括：
参见图3g，在源极11和漏极12上方形成隔离绝缘层17；
参见图3h，去除保护绝缘层22，露出浮栅15。示例性地，隔离绝缘层17、浮栅15和侧壁绝缘层16的表面平齐。
可选地，步骤120和步骤130还可以由如下步骤形成：
参见图3i，在衬底10依次上方形成隧穿氧化层14和临时隔离绝缘层24；
参见图3j，刻蚀隧穿氧化层14和临时隔离绝缘层24形成多个凹槽23，露出衬底10；
参见图3k，在衬底10表面依次形成沟道区13、隧穿氧化层14和浮栅15；
参见图3l，去除临时隔离绝缘层24和临时隔离绝缘层24下方的隧穿氧化层14，在在衬底10表面形成源极11和漏极12，源极11和漏极12分别位于沟道区13的两侧。
经过上述步骤在衬底表面形成源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；以沟道区13上方依次形成隧穿氧化层14和浮栅15为掩膜版，在沟道区的两侧形成源极11和漏极12的方法，有利于降低源极11和漏极12的电阻和结深，更好满足源极11和漏极12复用为位线需要尽可能低的电阻的情况。
步骤160、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；
以图1b为例，在隔离绝缘层17、侧壁绝缘层16和浮栅15上方形成层间绝缘层18。可选地，层间绝缘层18的介电常数大于或等于9。可选地，层间绝缘层18的材料可以为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
步骤170、在层间绝缘层上方形成控制栅；
以图1b为例，在层间绝缘层18上方形成控制栅19。
步骤180、在控制栅的上方形成字线；
以图1b为例，在控制栅19上方形成字线20。字线20的材料示例性地可以选择金属硅化物。
需要说明的是，源极11和漏极12复用为位线。现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本实用新型实施例提供了一种 NOR型浮栅存储器的制备方法，通过将源极11和漏极12复用为位线(Bit Line， BL)，去除了传统结构中源极和漏极到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸，从而减小了NOR型浮栅存储器的尺寸。
注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。
Claims (4)
1.一种NOR型浮栅存储器，其特征在于，包括：
衬底；
形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；
形成在所述沟道区上方的隧穿氧化层和浮栅；
形成在所述浮栅侧壁的侧壁绝缘层；
形成在所述源极和所述漏极上方的隔离绝缘层；
形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；
形成在所述层间绝缘层的上方的控制栅；
形成在所述控制栅的上方的字线；
所述源极和所述漏极复用为位线。
2.根据权利要求1所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层的介电常数大于或等于9。
3.根据权利要求2所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层的材料为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。
4.根据权利要求2所述的NOR型浮栅存储器，其特征在于，
所述层间绝缘层的厚度范围为小于或等于。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720520332.1U CN206976346U (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720520332.1U CN206976346U (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206976346U true CN206976346U (zh) | 2018-02-06 |
Family
ID=61413498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720520332.1U Active CN206976346U (zh) | 2017-05-11 | 2017-05-11 | 一种nor型浮栅存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206976346U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878431A (zh) * | 2017-05-11 | 2018-11-23 | 北京兆易创新科技股份有限公司 | 一种nor型浮栅存储器及制备方法 |
-
2017
- 2017-05-11 CN CN201720520332.1U patent/CN206976346U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108878431A (zh) * | 2017-05-11 | 2018-11-23 | 北京兆易创新科技股份有限公司 | 一种nor型浮栅存储器及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8811077B2 (en) | Memory architecture of 3D array with improved uniformity of bit line capacitances | |
| US9024374B2 (en) | 3D memory array with improved SSL and BL contact layout | |
| US8208279B2 (en) | Integrated circuit self aligned 3D memory array and manufacturing method | |
| US8503213B2 (en) | Memory architecture of 3D array with alternating memory string orientation and string select structures | |
| US8630114B2 (en) | Memory architecture of 3D NOR array | |
| US6670671B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| CN101937919B (zh) | 三维非易失性存储装置及其制造方法 | |
| US20120327714A1 (en) | Memory Architecture of 3D Array With Diode in Memory String | |
| CN106558591A (zh) | 三维半导体器件 | |
| KR101230716B1 (ko) | 절연 층 아래에 매립된 제 2 제어 게이트를 갖는 ＳｅＯＩ상의 플래시 메모리 셀 | |
| JPH0479369A (ja) | 不揮発性半導体記憶装置 | |
| JP2002176154A (ja) | 半導体装置及びその製造方法 | |
| KR102596378B1 (ko) | 반도체 장치 구조체 | |
| US7723775B2 (en) | NAND flash memory device having a contact for controlling a well potential | |
| WO2015067100A1 (zh) | 半浮栅存储器及其制造方法和半浮栅存储器阵列 | |
| JP2008166379A (ja) | 半導体記憶装置及びその製造方法 | |
| KR101277328B1 (ko) | 매립 절연층을 통하여 반도체 영역들 사이에 콘택을 가지는 소자 및 소자의 제조 방법 | |
| CN1828900B (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
| CN206976346U (zh) | 一种nor型浮栅存储器 | |
| CN206774545U (zh) | 一种nor型浮栅存储器 | |
| KR100842905B1 (ko) | 벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과이를 구비한 디램 소자 및 그의 제조방법 | |
| CN206976347U (zh) | 一种nor型浮栅存储器 | |
| CN108878434A (zh) | 一种nor型浮栅存储器及制备方法 | |
| KR101002246B1 (ko) | 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이 | |
| CN109727983B (zh) | Nor闪存及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094 Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |