KR100842905B1

KR100842905B1 - 벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과이를 구비한 디램 소자 및 그의 제조방법

Info

Publication number: KR100842905B1
Application number: KR1020060068749A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-07-21
Filing date: 2006-07-21
Publication date: 2008-07-02
Also published as: KR20080008909A

Abstract

본 발명은 벌크 실리콘을 이용하여 구현한 더블 게이트 1-트랜지스터 디램 셀과 이를 구비한 디램 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 디램 셀은, 실리콘기판; 상기 실리콘기판 상에 형성된 게이트; 상기 게이트 일측의 실리콘기판 내에 형성되고, 기판 벌크(Bulk)와 연결된 제1접합영역; 상기 게이트 타측의 실리콘기판 내에 형성된 제2접합영역; 상기 제1 및 제2 접합영역 아래의 실리콘기판 내에 게이트와 오버랩되게 형성된 바텀 게이트; 상기 제1접합영역과 콘택하도록 형성된 소오스라인; 및 상기 제2접합영역과 콘택하도록 형성된 비트라인;을 포함하는 것을 특징으로 한다.

Description

벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과 이를 구비한 디램 소자 및 그의 제조방법{Double gate 1-transistor DRAM cell using bulk silicon and DRAM device having the same and method of manufacturing thereof}

도 1은 종래의 SOI 웨이퍼에 구현된 디램 셀을 도시한 단면도.

도 2a 및 도 2b는 종래 SOI 웨이퍼에 구현된 디램 셀에서의 셀 데이터 저장 상태를 도시한 도면.

도 3은 종래 SOI 웨이퍼에 구현된 디램 셀에서의 셀 읽기 전류를 나타낸 그래프.

도 4는 본 발명에 따른 디램 소자를 도시한 단면도.

도 5a 내지 도 5k는 본 발명에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 6은 본 발명에 따른 디램 소자의 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

41 : 실리콘기판 42 : 식각마스크

43 : T형 실리콘 영역 44 : 역-T형 제1홈

45 : 제1절연막 46 : 바텀 게이트

47 : 제2절연막 48 : 제2홈

49 : 실리콘 50 : 게이트

51a : 소오스영역 51b : 드레인영역

52 : 제1층간절연막 53 : 제1콘택홀

54 : 제1콘택플러그 55 : 소오스라인

56 : 제2층간절연막 57 : 제2콘택홀

58 : 제2콘택플러그 59 : 비트라인

60 : 실리콘 연결부 61 : 기판 바디

62 : 기판 벌크 C : 단위 셀

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 벌크 실리콘을 이용하여 구현한 더블 게이트 1-트랜지스터 디램 셀과 이를 구비한 디램 소자 및 그의 제조방법에 관한 것이다.

디램(DRAM)을 포함하는 반도체 소자는 일반적으로 실리콘 웨이퍼 상에 집적되는 것을 그 기본으로 한다. 그런데, 현재 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 모든 영역의 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면에서 수㎛의 제한된 영역만이 소자 동작에 관여하는 바, 소자 동작에 관여하는 실리콘 웨이퍼의 표면 일부 두께를 제외하면, 나머지 부분은 여분의 전력을 불필요하게 사용하여 소비전력을 증가시키고, 특히, 소자의 구동속도(driving speed)를 떨어뜨 리는 요인이 된다.

이에, 실리콘기판 상에 절연층을 개재해서 수㎛ 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었다. 이것은 SOI 웨이퍼에 집적된 반도체 소자가 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화와 낮은 문턱 전압에 의한 저전압화로 인해 고속화 및 저전압화 모두를 실현시킬 수 있는 것으로 보고되었기 때문이다.

도 1은 종래의 SOI 웨이퍼에 구현된 디램 셀을 도시한 단면도로서, 도시된 바와 같이, SOI 웨이퍼(10)는 실리콘기판(1)과 매몰산화막(2) 및 실리콘층(3)의 적층 구조로 이루어지며, 이러한 SOI 웨이퍼(10)의 실리콘층(3) 내에 활성영역을 한정하는 소자분리막(11)이 매몰산화막(2)과 접하도록 형성되어 있고, 상기 실리콘층(3)의 활성영역 상에는 게이트(12)가 형성되어 있으며, 그리고, 상기 게이트(12) 양측의 실리콘층(3) 내에 매몰산화막(2)과 접하도록 소오스/드레인 영역(13a, 13b)이 형성되어 있다.

상기 SOI 웨이퍼에 구현된 디램 셀에 있어서, 채널영역에 해당하는 기판 바디(Body)는 기판 벌크(Bulk), 즉, 실리콘기판(1)으로부터 플로팅(floating)되어 있으며, 상기 플로팅 바디에 정공(Hole)과 전자(Electron)가 포획되는 것에 의해 데이터 저장이 이루어진다.

예컨데, 도 2a에 도시된 바와 같이, 저장 "1" 상태는 플로팅 바디에 정공이 많은 상태로 이해될 수 있으며, 도 2b에 도시된 바와 같이, 저장 "0" 상태는 플로팅 바디에 정공이 적은 상태, 또는, 전자가 많은 상태로 이해될 수 있다.

도 3은 종래 SOI 웨이퍼에 구현된 디램 셀에 대해 셀 드레인 전압(Vd)을 0.2V로 하고 셀 소오스 전압을 그라운드(GND)로 하면서 셀 게이트 전압을 스위프(sweep)했을 때의 셀 읽기 전류를 나타낸 그래프이다.

도시된 바와 같이, 저장 "1" 상태일 때 전류가 가장 크고, 저장 "0" 상태일 때 전류가 가장 작으며, 기준(Reference) 전류는 그 중간에 위치하게 됨을 볼 수 있다.

그러나, SOI 웨이퍼를 적용하여 반도체 소자를 구현함에 있어서는 전술한 바와 같은 소자 특성적인 잇점을 가짐에도 불구하고, SOI 웨이퍼가 통상의 실리콘 웨이퍼에 비해 고가이므로 생산성 측면에서 바람직하지 못하다.

특히, SOI 웨이퍼를 적용해서 반도체 소자를 제조할 경우, 기존의 장비 및 공정들이 실리콘 웨이퍼를 적용하는 하는 경우에 적합하도록 설계되어 있으므로, 모든 제조 장비 및 공정들을 변경 또는 개발해야만 하는 바, 상기 SOI 웨이퍼를 적용한 반도체 소자의 제조는 실질적으로 그 이용이 어렵다.

따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 벌크 실리콘으로 이루어진 실리콘기판을 이용함으로써 생산성 감소를 방지할 수 있는 디램 셀과 이를 구비한 디램 소자 및 그의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 기존의 실리콘기판을 적용하는 경우에 적합하도록 설계된 장비 및 공정들 모두를 그대로 적용함으로써 제조 공정의 용이성 및 신뢰성을 얻을 수 있는 디램 셀과 이를 구비한 디램 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판; 상기 실리콘기판 상에 형성된 게이트; 상기 게이트 일측의 실리콘기판 내에 형성되고, 기판 벌크(Bulk)와 연결된 제1접합영역; 상기 게이트 타측의 실리콘기판 내에 형성된 제2접합영역; 상기 제1 및 제2 접합영역 아래의 실리콘기판 내에 게이트와 오버랩되게 형성된 바텀 게이트; 상기 제1접합영역과 콘택하도록 형성된 소오스라인; 및 상기 제2접합영역과 콘택하도록 형성된 비트라인;을 포함하는 디램 셀을 제공한다.

삭제

또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판; 상기 실리콘기판 상에 등간격으로 형성된 다수의 게이트; 상기 게이트들 사이의 실리콘기판 내에 형성된 다수의 제1 및 제2 접합영역; 상기 제1 및 제2 접합영역 아래의 실리콘기판 내에 각 게이트와 각각 오버랩되게 형성된 다수의 바텀 게이트; 상기 제1접합영역들과 각각 콘택하도록 형성된 다수의 소오스라인; 및 상기 제2접합영역들과 콘택하도록 형성된 비트라인;을 포함하며, 상기 제1접합영역은 기판 벌크(Bulk)와 연결된 것을 특징으로 하는 디램 소자를 제공한다.

삭제

게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판을 식각하여 T형의 실리콘 영역들을 한정하는 역-T형 제1홈들을 형성하는 단계; 상기 역-T형 제1홈들이 형성된 실리콘기판의 표면에 제1절연막을 형성하는 단계; 상기 제1절연막이 형성된 역-T형 제1홈의 "-"자 부분 양측내에 각각 바텀 게이트를 형성하는 단계; 상기 바텀 게이트가 형성되지 않은 역-T형 제1홈 부분 내에 제2절연막을 매립하는 단계; 상기 T형 실리콘 영역 표면의 제1절연막을 제거함과 아울러 상기 T형 실리콘 영역들 사이에 매립된 제1 및 제2 절연막을 제거해서 제2홈을 형성하는 단계; 상기 제2홈 내에 실리콘을 매립하는 단계; 상기 T형 실리콘 영역들 상에 각 바텀 게이트와 각각 오버랩되는 다수의 게이트를 형성하는 단계; 상기 제2홈 내에 매립된 실리콘을 포함하여 각 게이트 양측의 T형 실리콘 영역 내에 제1 및 제2접합영역들을 형성하는 단계; 상기 제1접합영역들과 각각 콘택되는 다수의 소오스라인을 형성하는 단계; 및 상기 제2접합영역들과 콘택되는 비트라인을 형성하는 단계;를 포함하는 디램 소자의 제조방법을 제공한다.

여기서, 상기 제1 및 제2 접합영역들은 상기 제2홈 내에 매립된 실리콘을 포함하여 상기 T형 실리콘 영역에 불순물의 고농도 이온주입을 수행해서 형성하는 것을 특징으로 한다.

상기 바텀 게이트를 형성하는 단계는, 상기 역-T형 제1홈 내에 도전막을 매립하는 단계; 및 상기 매립된 도전막의 일부분은 식각하는 단계;로 구성되는 것을 특징으로 한다.

상기 제1접합영역은 기판 벌크와 연결되게 형성하는 것을 특징으로 한다.

상기 T형 실리콘 영역 표면 및 상기 T형 실리콘 영역들 사이에 매립된 제1 및 제2 절연막의 제거는 에치백으로 수행하는 것을 특징으로 한다.

상기 소오스라인 및 비트라인은 인접하는 디램 셀들간 공유되게 형성하는 것을 특징으로 한다.

상기 접합영역과 콘택되는 소오스라인을 형성하는 단계는, 상기 게이트들을 덮도록 실리콘기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 제1접합영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 내 에 제1콘택플러그를 형성하는 단계; 및 상기 제1층간절연막 상에 소오스라인을 형성하는 단계;를 포함하며, 상기 제1콘택플러그를 포함한 소오스라인은 인접하는 디램 셀들간 공유되게 형성하는 것을 특징으로 한다.

상기 제1접합영역과 콘택되는 비트라인을 형성하는 단계는, 상기 게이트들을 덮도록 실리콘기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2 및 제1 층간절연막을 식각하여 제2접합영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 내에 제2콘택플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 비트라인을 형성하는 단계;를 포함하며, 상기 제2콘택플러그는 인접하는 디램 셀들간 공유되게 형성하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 4는 본 발명에 따른 디램 소자를 도시한 단면도이다. 도시된 바와 같이, 벌크 실리콘으로 이루어진 실리콘기판(41) 상에 다수의 게이트(50)가 형성되어 있고, 각 게이트(50) 양측의 기판 표면내에는 제1/제2 접합영역들, 즉, 소오스/드레인 영역들(51a, 51b)이 형성되어 있으며, 상기 소오스/드레인 영역(51a, 51b) 아래의 실리콘기판(41) 부분 내에는 제1절연막(45)으로 둘러쌓인 다수의 바텀 게이트(46)가 각 게이트(50)와 오버랩되도록 형성되어 있다. 이때, 상기 바텀 게이트(46)는 상기 게이트(50) 보다 큰 폭을 갖도록 형성된다. 상기 게이트(50)는 게이 트절연막과 게이트도전막의 적층 구조로 이루어진 것으로 이해될 수 있다.

계속해서, 상기 게이트(50)를 덮도록 상기 실리콘기판(41) 상에는 제1층간절연막(52)이 형성되어 있으며, 상기 제1층간절연막(52) 상에는 각 소오스영역(51a)과 각각 콘택되게 다수의 소오스라인(55; 또는, 센싱라인)이 형성되어 있고, 상기 소오스라인들(55)을 포함한 제1층간절연막(52) 상에는 제2층간절연막(56)이 형성되어 있으며, 상기 제2층간절연막(56) 상에는 드레인영역들(51b)과 콘택되게 비트라인(59)이 형성되어 있다. 이때, 상기 소오스라인(55) 및 비트라인(59) 각각은 제1콘택플러그(54)와 제2콘택플러그(58)에 의해 해당 소오스영역(51a) 및 드레인영역 (51b)과 콘택된다. 아울러, 하나의 소오스라인(55) 및 하나의 비트라인(59)은 인접하는 셀들간에 공유된다.

이와같은 본 발명의 디램 소자에 있어서, 단위 셀(C)은 게이트(50)와 바텀 게이트(46)를 구비하는 더블 게이트 1-트랜지스터로 구성된다. 또한, 상기 더블 게이트 구조의 트랜지스터에 있어서, 채널영역에 해당하는 기판 바디(61)는 종래 SOI 웨이퍼에 구현된 반도체 소자와 마찬가지로 플로팅되며, 상기 소오스영역(51a)은 실리콘 연결부(60)에 의해 기판 벌크(62)와 연결된다.

그러므로, 본 발명의 디램 소자는 벌크 실리콘으로 이루어진 실리콘기판을 이용해서 구현하고, 또한, 채널영역에 해당하는 기판 바디가 플로팅된 SOI 구조를 갖도록 만들어 플로팅 바디형 디램 셀을 구현하므로, SOI 웨이퍼에 구현된 소자의 잇점을 가지면서 종래 SOI 웨이퍼 적용시의 문제들을 극복할 수 있다.

또한, 본 발명의 디램 소자는 단위 셀이 1-트랜지스터 & 1-캐패시터로 구성 되는 통상의 디램 소자와는 달리 바텀 게이트를 더 구비하는 더블 게이트 1-트랜지스터로 단위 셀이 구성되므로, 셀 크기(Cell Size)를 획기적으로 줄일 수 있다.

게다가, 본 발명의 디램 소자에 있어서, 1-트랜지스터 플로팅 바디형 디램 셀은, NDRO(Non Destructive Read Out) 방식에 의한 읽기 시, 셀의 데이터가 파괴되지 않아 신뢰성이 향상되며, 읽기 속도를 높일 수 있는 잇점을 갖게 된다.

결국, 본 발명은 벌크 실리콘으로 이루어진 실리콘기판을 이용해서 SOI 구조의 디램 셀을 구현하며, 또한, 더블 게이트 구조의 1-트랜지스터로 단위 셀을 구성함으로써, 소자 특성을 향상시킬 수 있음은 물론 SOI 웨이퍼 적용시의 어려움들을 극복할 수 있고, 특히, 셀 크기를 현저히 줄여서 보다 고집적화된 디램 소자를 구현할 수 있다.

도 4에서, 미설명된 도면부호 47은 제2절연막을, 53은 제1콘택홀을, 그리고, 57은 제2콘택홀을 각각 나타낸다.

이하에서는 전술한 바와 같은 본 발명에 따른 디램 소자의 제조방법을 도 5a 내지 도 5k를 참조하여 설명하도록 한다.

도 5a를 참조하면, 벌크 실리콘으로 이루어진 실리콘기판(41)을 마련한 후, 상기 실리콘기판(41) 상에 그의 일부분을 노출시키는 식각마스크(42)를 형성한다. 여기서, 상기 실리콘기판(41)은 p형 기판인 것으로 이해될 수 있으며, 그리고, 상기 식각마스크(42)는 감광막 또는 산화막을 포함한 질화막 등으로 구성될 수 있다.

도 5b를 참조하면, 식각마스크를 이용해서 노출된 실리콘기판 부분을 등방성 식각하고, 이를 통해, 실리콘기판(41)에 T형 실리콘 영역들(43)을 한정하는 역-T형 의 제1홈들(44)을 형성한다. 그런다음, 상기 식각마스크를 제거한다.

도 5c를 참조하면, 상기 역-T형 제1홈(44)의 표면을 포함한 실리콘기판(41)의 전 표면에 제1절연막(45)을 형성한다. 여기서, 상기 제1절연막(45)은, 예컨데, 열산화 공정으로 형성한다.

도 5d를 참조하면, 상기 제1절연막(45)이 형성된 실리콘기판(41)의 전면 상에 역-T형의 제1홈(44)을 매립하도록 도전막, 예컨데, 실리콘막을 증착한다. 그런다음, 상기 매립된 실리콘막의 일부분을 식각해서 역-T형 제1홈의 "-"부 양측 각각에 바텀 게이트(46)를 형성한다. 여기서, 상기 실리콘막의 식각은 에치백으로 수행하거나, 또는, 에치백과 식각마스크를 이용한 건식식각 공정을 조합해서 수행한다.

도 5e를 참조하면, 상기 바텀 게이트들(46) 사이 공간, 즉, 상기 바텀 게이트(46)가 형성되지 않은 역-T형 제1홈 부분 내에 제2절연막(47)을 매립시키고, 이를 통해, 상기 바텀 게이트(46)가 제1 및 제2 절연막(45, 47)으로 구성된 절연막으로 둘러쌓이도록 만든다.

도 5f를 참조하면, T형 실리콘 영역(43) 표면의 제1절연막(45)과 상기 T형 실리콘 영역들(43) 사이에 매립된 제1 및 제2 절연막(43, 47)을 에치백으로 제거하고, 이를 통해, 상기 T형 실리콘 영역들(43) 사이에 제2홈(48)을 형성한다.

도 5g를 참조하면, T형 실리콘 영역들(43)을 상호 연결시키기 위하여 상기 제2홈 내에 상기 T형 실리콘 영역과 같은 두께로 실리콘(49)을 매립시킨다.

도 5h를 참조하면, 상기 T형 실리콘 영역들(43) 상에 공지의 공정에 따라 게이트절연막과 게이트도전막의 적층 구조로 이루어진 다수의 게이트(50)를 형성한 다. 이때, 각 게이트(50)는 대응하는 바텀 게이트(47)와 오버랩되도록 하는 위치에 형성하며, 상기 바텀 게이트(47)가 큰 폭을 갖도록 하는 폭으로 형성한다.

도 5i를 참조하면, 제2홈 내에 매립된 실리콘을 포함하여 각 게이트(50) 양측의 T형 실리콘 영역 내에 소정 도전형의 불순물, 예컨데, 실리콘기판(41)이 p형 경우에 비소(As) 및 인(P)과 같은 N형 불순물을 고농도로 이온주입해서 제1 및 제2 접합영역, 즉, 소오스/드레인 영역(51a, 51b)을 형성하고, 이를 통해, 더블 게이트 구조의 1-트랜지스터로 구성되는 셀 구조를 형성한다. 여기서, 상기 게이트(50)의 아래 영역, 즉, 채널영역에 해당하는 기판 바디(61)는 제1절연막(45)에 의해 플로팅 상태가 되며, 따라서, 상기 플로팅된 기판 바디(61)는 항상 우수한 실리콘 특성을 나타내게 된다.

한편, 상기 소오스영역(51a)은 T형 실리콘 영역에서의 "│" 부분에 해당하는 실리콘 연결부에 의해 바텀 게이트(47)의 아래 영역인 기판 벌크(62)과 전기적으로 연결되며, 따라서, 상기 소오스영역(51a)은 실리콘기판에 구현되는 통상의 반도체 소자와 마찬가지로 기판 바이어스를 용이하게 인가받을 수 있다.

도 5j를 참조하면, 더블 게이트 1-트랜지스터의 셀 구조가 형성된 실리콘기판(41) 상에 게이트들을 덮도록 제1층간절연막(52)을 형성한다. 그런다음, 상기 제1층간절연막(52)을 식각하여 소오스영역들(51a)을 각각 노출시키는 다수의 제1콘택홀(53)을 형성한 후, 각 제1콘택홀(53) 내에 도전막을 매립해서 다수의 제1콘택플러그(54)를 형성한다. 그리고나서, 상기 제1층간절연막(52) 상에 배선용 막을 증착한 후, 이를 패터닝해서 각 제1콘택플러그(54) 및 이에 인접한 제1층간절연막 부분 상에 상기 제1콘택플러그(54)를 통해 대응하는 소오스영역(51a)과 전기적으로 콘택되는 소오스라인(55; 또는, 센싱라인)을 형성한다. 여기서, 상기 제1콘택플러그(54)를 포함한 소오스라인(55)은 인접하는 단위 셀들에 공유되게 형성한다.

도 5k를 참조하면, 상기 소오스라인(55)이 형성된 제1층간절연막(52) 상에 제2층간절연막(56)을 형성한다. 그런다음, 상기 제2 및 제1 층간절연막(56, 52)을 식각하여 드레인영역들(51b)을 각각 노출시키는 다수의 제2콘택홀(57)을 형성한 후, 각 제2콘택홀(57) 내에 도전막을 매립시켜 다수의 제2콘택플러그(58)를 형성한다. 그리고나서, 상기 제2층간절연막(56) 상에 배선용 막을 증착한 후, 이를 패터닝해서 상기 제2콘택플러그(58) 및 이에 인접한 제2층간절연막 부분 상에 상기 제2콘택플러그(58)를 통해 드레인영역들(51b)과 전기적으로 콘택되는 비트라인(59)을 형성한다. 여기서, 상기 제2콘택플러그(58)는 인접하는 단위 셀들에 공유되게 형성한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 더블 게이트 1-트랜지스터 구조의 디램 셀들로 구성된 디램 소자의 제조를 완성한다.

한편, 전술한 본 발명에 따른 디램 소자의 제조방법에 있어서, 본 발명은 제1콘택홀 및 제1콘택플러그 형성을 포함한 소오스라인의 형성과 제2콘택홀 및 제2콘택플러그 형성을 포함한 비트라인의 형성을 각각 수행하였지만, 본 발명의 다른 실시예로서 상기 제1콘택홀 및 제1콘택플러그의 형성시 드레인영역 상의 제1층간절연막 부분에도 제1콘택홀 및 제1콘택플러그를 함께 형성하고, 아울러, 상기 소오스라 인의 형성시 드레인영역 상에 형성된 제1콘택플러그 상에 배선용 막 패턴을 함께 형성하며, 이후, 상기 비트라인의 형성시 제2층간절연막 내에 상기 배선용 막 패턴과 콘택되는 제2콘택홀 및 제2콘택플러그를 형성하는 방법으로 드레인영역과 비트라인간 콘택이 이루어지도록 하는 것도 가능하다.

도 6은 본 발명에 따른 디램 소자의 회로도이다. 도시된 바와 같이, 본 발명의 디램 소자는 인접하는 두 개의 셀들이 소오스라인 콘택 및 비트라인 콘택을 공유하는 구조이며, 예컨데, 게이트(=워드라인) 및 바텀 게이트(=바텀 워드라인)는 로우(Row) 방향으로 배열되고, 비트라인은 컬럼(Column) 방향으로 배열되며, 각각의 비트라인에는 센스앰프(S/A), 라이트 드라이버(W/D) 및 레지스터(REG)를 포함하는 블럭(Block)이 연결되고, 아울러, 기준(Ref) 전압이 인가된다.

여기서, 상기 센스앰프는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별하는 회로 동작을 하며, 상기 레지스터는 상기 센스앰프의 데이터를 일시적으로 저장하기 위한 임시 기억장치 회로로서 역할하고, 그리고, 라이트 드라이버는 셀에 데이터를 라이트(write)할 때 비트라인에 라이트 데이터에 따라 구동전압을 생성하는 회로로서 역할한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 벌크 실리콘으로 이루어진 실리콘기판을 이용해서 SOI 구조의 플로팅 바디형 디램 셀을 구현함으로써 고속화 및 저전압화 등의 소자 특성을 향상시킬 수 있다.

또한, 본 발명은 통상의 실리콘기판을 적용해서 SOI 구조의 디램 셀을 구현하므로 SOI 웨이퍼 적용시 유발될 수 있는 생산성 저하와 장비 및 공정 개발의 어려움 등의 문제를 극복할 수 있다.

게다가, 본 발명은 더블 게이트 구조의 1-트랜지스터로 단위 셀을 구성함으로써 통상의 디램 셀에 비해 셀 크기를 현저히 줄일 수 있으며, 이를 통해, 보다 고집적화된 디램 소자를 구현할 수 있다.

부가해서, 구체적으로 설명하지는 않았으나, 본 발명은 1-트랜지스터 플로팅 바디형 디램 셀을 구현하므로, NDRO(Non Destructive Read Out) 방식에 의한 읽기 시, 셀의 데이터가 파괴되지 않아 신뢰성을 향상시킬 수 있고, 또한, 읽기 속도를 높일 수 있다.

Claims

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실리콘기판;

상기 실리콘기판 상에 형성된 게이트;

상기 게이트 일측의 실리콘기판 내에 형성되고, 기판 벌크(Bulk)와 연결된 제1접합영역;

상기 게이트 타측의 실리콘기판 내에 형성된 제2접합영역;

상기 제1 및 제2 접합영역 아래의 실리콘기판 내에 게이트와 오버랩되게 형성된 바텀 게이트;

상기 제1접합영역과 콘택하도록 형성된 소오스라인; 및

상기 제2접합영역과 콘택하도록 형성된 비트라인;

을 포함하는 것을 특징으로 하는 디램 셀.
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실리콘기판;

상기 실리콘기판 상에 등간격으로 형성된 다수의 게이트;

상기 게이트들 사이의 실리콘기판 내에 형성된 다수의 제1 및 제2 접합영역;

상기 제1 및 제2 접합영역 아래의 실리콘기판 내에 각 게이트와 각각 오버랩되게 형성된 다수의 바텀 게이트;

상기 제1접합영역들과 각각 콘택하도록 형성된 다수의 소오스라인; 및

상기 제2접합영역들과 콘택하도록 형성된 비트라인;

을 포함하며,

상기 제1접합영역은 기판 벌크(Bulk)와 연결된 것을 특징으로 하는 디램 소자.
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실리콘기판을 식각하여 T형의 실리콘 영역들을 한정하는 역-T형 제1홈들을 형성하는 단계;

상기 역-T형 제1홈들이 형성된 실리콘기판의 표면에 제1절연막을 형성하는 단계;

상기 제1절연막이 형성된 역-T형 제1홈의 "-"자 부분 양측내에 각각 바텀 게 이트를 형성하는 단계;

상기 바텀 게이트가 형성되지 않은 역-T형 제1홈 부분 내에 제2절연막을 매립하는 단계;

상기 T형 실리콘 영역 표면의 제1절연막을 제거함과 아울러 상기 T형 실리콘 영역들 사이에 매립된 제1 및 제2 절연막을 제거해서 제2홈을 형성하는 단계;

상기 제2홈 내에 실리콘을 매립하는 단계;

상기 T형 실리콘 영역들 상에 각 바텀 게이트와 각각 오버랩되는 다수의 게이트를 형성하는 단계;

상기 제2홈 내에 매립된 실리콘을 포함하여 각 게이트 양측의 T형 실리콘 영역 내에 제1 및 제2접합영역들을 형성하는 단계;

상기 제1접합영역들과 각각 콘택되는 다수의 소오스라인을 형성하는 단계; 및

상기 제2접합영역들과 콘택되는 비트라인을 형성하는 단계;

를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 제1 및 제2 접합영역들은 상기 제2홈 내에 매립된 실리콘을 포함하여 상기 T형 실리콘 영역에 불순물의 고농도 이온주입을 수행해서 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 바텀 게이트를 형성하는 단계는,

상기 역-T형 제1홈 내에 도전막을 매립하는 단계; 및

상기 매립된 도전막의 일부분은 식각하는 단계;로 구성되는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 제1접합영역은 기판 벌크와 연결되게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 T형 실리콘 영역 표면 및 상기 T형 실리콘 영역들 사이에 매립된 제1 및 제2 절연막의 제거는 에치백으로 수행하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 소오스라인 및 비트라인은 인접하는 디램 셀들간 공유되게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 접합영역과 콘택되는 소오스라인을 형성하는 단계는,

상기 게이트들을 덮도록 실리콘기판 상에 제1층간절연막을 형성하는 단계;

상기 제1층간절연막을 식각하여 제1접합영역을 노출시키는 제1콘택홀을 형성하는 단계;

상기 제1콘택홀 내에 제1콘택플러그를 형성하는 단계; 및

상기 제1층간절연막 상에 소오스라인을 형성하는 단계;

를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
제 27 항에 있어서, 상기 제1콘택플러그를 포함한 소오스라인은 인접하는 디램 셀들간 공유되게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.
제 21 항에 있어서, 상기 제1접합영역과 콘택되는 비트라인을 형성하는 단계는,

상기 게이트들을 덮도록 실리콘기판 상에 제1층간절연막을 형성하는 단계;

상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;

상기 제2 및 제1 층간절연막을 식각하여 제2접합영역을 노출시키는 제2콘택홀을 형성하는 단계;

상기 제2콘택홀 내에 제2콘택플러그를 형성하는 단계; 및

상기 제2층간절연막 상에 비트라인을 형성하는 단계;

를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
제 29 항에 있어서, 상기 제2콘택플러그는 인접하는 단위 셀들간 공유되게 형성하는 것을 특징으로 하는 디램 소자의 제조방법.