KR20040053447A - 새로운 디램 셀 구조 - Google Patents

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Abstract

본 발명은 스위치드 스토리지 노드 콘택(switched storage node contact) 구조를 이용한 새로운 디램 셀 구조를 개시한다. 개시된 본 발명의 디램 셀 구조는, 필드 영역 및 액티브 영역을 갖는 반도체 기판과, 상기 반도체 기판의 필드 영역에 형성된 소자분리막과, 상기 기판 액티브 영역 및 소자분리막 상에 형성된 수 개의 워드라인과, 상기 워드라인 양측의 기판 표면 내에 형성된 소오스/드레인 영역과, 상기 워드라인을 덮도록 기판의 전 영역 상에 형성된 제1층간절연막과, 상기 제1층간절연막 상에 드레인 영역과 콘택되도록 형성된 비트라인과, 상기 제1층간절연막 상에 상기 비트라인을 덮도록 형성된 제2층간절연막과, 상기 제2층간절연막 상에 형성된 제3층간절연막과, 상기 제1, 제2 및 제3층간절연막 내에 소오스 영역과 콘택되도록 형성된 스토리지 노드 콘택과, 상기 스토리지 노드 콘택 양측의 상기 제2층간절연막 상에 형성된 패턴 형태의 스토리지 노드 콘택 스위치과, 상기 제3층간절연막 상에 상기 스토리지 노드 콘택과 콘택되도록 형성된 캐패시터를 포함한다. 본 발명에 따르면, 스토리지 노드 콘택 둘레에 스위칭 소자를 형성하고, 그리고, 데이터 기억 동작시에 상기 공핍 게이트에 네가티브 바이어스를 인가하여 스토리지 노드 콘택으로 사용된 폴리실리콘을 공핍시킴으로써 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있다.

Description

새로운 디램 셀 구조{New DRAM cell structure}
본 발명은 디램에 관한 것으로, 보다 상세하게는, 셀 누설 전류를 감소시키기 위해 스토리지 노드 콘택 둘레에 스위치 소자(switch device)를 설치한 새로운 디램 구조에 관한 것이다.
최근들어 노트북 컴퓨터와 PDA(Persnal Digital Assistant)가 발전되면서 저전력, 저전압, 고속의 메모리에 대한 요구가 더욱 커지고 있다. 이에 소자의 최소 피치 크기(minimum pitch size)는 점차 감소하여 디램 셀 트랜지스터의 경우 채널 길이가 0.1㎛ 이하로의 감소가 불가피하다.
여기서, 모스펫(MOSFET)의 채널 길이(channel length)가 작아지면서 가장 우려되는 것은 누설 전류(Leakage current)이다. 즉, 채널 길이가 짧아짐에 따라 드레인에서의 강한 전계의 영향으로 소오스와 채널간의 전위 장벽(potential barrier)이 감소되어 게이트가 턴-온(turn-on)이 되지 않은 상태에서도 소오스와 드레인간에 전류가 흐르게 된다. 이를 소위 DIBL(Drain Induced Barrier Lowering) 현상이라 칭한다.
한편, DIBL을 억제하기 위해 기판의 도핑 농도를 높일 경우, 이번에는 접합 누설 전류가 증가하게 된다. 누설 전류의 증가는 소비전력의 증가를 야기시키는 문제를 안고 있지만, 보다 중요한 것은 디램의 경우에 기억능력(Retention) 특성을 열화시키는 주요인이 될 수 있다는 것이다.
도 1은 디램 세대별 캐패시터 충전용량 값에 따른 누설 전류의 한계를 보여주는 그래프이다.
보여지는 바와 같이, 1G급 디램 셀에서는 2fA/cell, 그리고, 16G급 디램 셀에서는 2.5fA/cell의 충전용량이 요구될 것으로 예측된다.
도 2는 종래의 디램을 도시한 단면도이다. 이와 같은 디램 구조에 있어서, 고밀도화와 함께 가장 문제가 되는 것은 셀 누설 전류로 인해 디램 기억능력 특성이 열화되는 것이다.
여기서, 셀 누설 전류에는 플레이트 전극과 스토리지 전극간의 전위차에 의한 캐패시터 누설 전류와, 스토리지 전극과 기판간의 전위차에 의한 스위칭 트랜지스터에서의 접합 누설 전류, 그리고, 스토리지 전극과 비트라인간의 전위차에 의한 드레인, 소오스간의 전류(IDS) 등이 있다.
도 2에서, 도면부호 1은 반도체 기판, 2는 소자분리막, 3은 워드라인, 4는 제1층간절연막, 5는 비트라인, 6은 제2층간절연막, 7은 스토리지 노드와 콘택되는 폴리플러그(이하, "스토리지 노드 콘택(storage node contact)"이라 칭함), 8은 산화막, 9는 스토리지 노드, 10은 유전체막, 11은 플레이트 노드, 그리고, 20은 캐패시터를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 누설 전류에 의한 기억능력 특성 열화를 방지할 수 있는 새로운 디램 셀 구조를 제공함에 그 목적이 있다.
도 1은 디램 세대별 충전용량 값에 따른 누설 전류 한계를 보여주는 그래프.
도 2는 종래의 디램 구조를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 새로운 디램 셀 구조를 도시한 단면도.
도 4a 및 도 4b는 본 발명에 따른 디램 셀 동작 원리를 설명하기 위한 도면.
도 5는 본 발명에 따른 디램 셀의 동작 특성을 시뮬레이션한 결과 그래프.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도.
도 7은 본 발명의 다른 실시예에 따른 디램 셀 구조를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 소자분리막
33 : 워드라인 34 : 제1층간절연막
35 : 비트라인 36 : 제2층간절연막
37 : 스토리지 노드 콘택 스위치 38 : 제3층간절연막
39 : 스토리지 노드 콘택 40 : 희생산화막
41 : 스토리지 노드 42 : 유전체막
43 : 플레이트 노드 44 : 캐패시터
상기와 같은 목적을 달성하기 위하여, 본 발명은, 필드 영역 및 액티브 영역을 갖는 반도체 기판; 상기 반도체 기판의 필드 영역에 형성된 소자분리막; 상기 기판 액티브 영역 및 소자분리막 상에 형성된 수 개의 워드라인; 상기 워드라인 양측의 기판 표면 내에 형성된 소오스/드레인 영역; 상기 워드라인을 덮도록 기판의 전 영역 상에 형성된 제1층간절연막; 상기 제1층간절연막 상에 드레인 영역과 콘택되도록 형성된 비트라인; 상기 제1층간절연막 상에 상기 비트라인을 덮도록 형성된 제2층간절연막; 상기 제2층간절연막 상에 형성된 제3층간절연막; 상기 제1, 제2 및 제3층간절연막 내에 소오스 영역과 콘택되도록 형성된 스토리지 노드 콘택; 상기 스토리지 노드 콘택 양측의 상기 제2층간절연막 상에 형성된 패턴 형태의 스토리지 노드 콘택 스위치; 및 상기 제3층간절연막 상에 상기 스토리지 노드 콘택과 콘택되도록 형성된 캐패시터를 포함하는 디램 셀 구조를 제공한다.
여기서, 상기 스토리지 노드 콘택 스위치는 도핑된 비정질 실리콘, 도핑된 다결정 실리콘, 도핑된 단결정 실리콘, 또는, 도핑된 실리콘게르마늄(SiXGe1-X) 중에서 어느 하나로 이루어진다.
상기 스토리지 노드 콘택 스위치는 데이터 기억 동작시 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 공핍(depletion)시켜 셀 누설 전류가 억제되도록 기능하며, 또한, 데이터 읽기/쓰기 동작시 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 축적(accumulation)시켜 스토리지 노드 콘택 저항을 개선하도록 기능한다.
본 발명에 따르면, 스토리지 노드 콘택 둘레에 스위칭 소자를 형성하고, 그리고, 데이터 기억 동작시에 상기 공핍 게이트에 네가티브 바이어스를 인가하여 스토리지 노드 콘택으로 사용된 폴리실리콘을 공핍시킴으로써 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 새로운 디램 셀 구조를 도시한 단면도이다. 도시된 바와 같이, 본 발명의 디램 셀은 스토리지 노드 콘택(39)의 둘레에 스토리지 노드 콘택 물질을 공핍시킬 수 있는 스위치 소자(37 : 이하, "스토리지 노드 콘택 스위치"라 칭함)가 형성됨에 그 구조적인 특징이 있다.
즉, 본 발명의 디램 셀은 드레인 영역과 콘택되게 비트라인(35)이 형성된 기판 결과물을 덮도록 제2층간절연막(36)이 형성되며, 상기 제2층간절연막(36) 상에는 스토리지 노드 콘택 스위치(37)가 형성되고, 이를 덮도록 제3층간절연막(38)이 형성되며, 상기 제3, 제2 및 제1층간절연막(38, 36, 34) 내에는 소오스 영역(도시안됨)과 콘택하면서 상기 스위치(37)로 둘러쌓이도록 스토리지 노드 콘택(39)이 형성되고, 그리고, 제3층간절연막(38) 상에는 상기 스토리지 노드 콘택(39)과 콘택하도록 캐패시터(44)가 형성된 구조를 갖는다.
도 3에서, 미설명된 도면부호 31은 반도체 기판, 32는 소자분리막, 33은 워드라인, 40은 희생산화막, 41은 스토리지 노드, 42는 유전체막, 그리고, 43은 플레이트 노드를 각각 나타낸다.
여기서, 상기 스토리지 노드 콘택 스위치(37)는 도핑된 비정질 실리콘, 도핑된 다결정 실리콘, 도핑된 단결정 실리콘, 또는, 도핑된 실리콘게르마늄(SiXGe1-X) 중에서 어느 하나로 이루어진다.
이러한 스토리지 노드 콘택 스위치(37)는 데이터 기억 동작시 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 공핍(depletion)시켜 셀 누설 전류가 억제되도록 기능한다.
또한, 상기 스토리지 노드 콘택 스위치(37)는 데이터 읽기/쓰기 동작시 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 축적(accumulation)시켜 스토리지 노드 콘택 저항을 개선하도록 기능한다.
상기에서 스토리지 노드 콘택 스위치(37)의 제어 능력은 스토리지 노드 콘택 물질에서의 도핑 레벨에 따라 제어될 수 있다.
자세하게, 종래 디램에서의 스토리지 노드 콘택을 트랜지스터의 채널로 생각하고, 그리고, 본 발명에 따른 디램에서의 스토리지 노드 콘택 스위치를 게이트로 생각하면, 본 발명의 디램 셀은 종래의 N-채널 접합 필드 이펙트 트랜지스터(JFET)와 동일하게 동작한다고 생각할 수 있다.
즉, 도 4a에 도시된 바와 같이, 게이트(Vg)에 네가티브 바이어스(NegativeBias)를 가해줄 경우, 게이트 아래의 채널은 공핍되며, 도 4b에 도시된 바와 같은 전압-전류 특성에서 보여지듯이 드레인(Vd)에서 소오스(Vs=0V)로의 전류(Id)는 차단되게 된다.
도 5는 본 발명에 따른 디램 셀의 동작 특성을 시뮬레이션한 결과의 그래프이다. 시뮬레이션시, 바이어스 조건은 기억 모드(retention mode)로 워드라인(Vg)은 0V, 몸체 바이어스(Vb)는 -0.8V, 스토리지 전극과 비트라인간의 전위차(Vd)는 3V로 가정하였다.
도 5에서 V(dgate)는 스토리지 노드 콘택 스위치에 가해진 전압으로, 미소 도프트(lightly doped) N-형 폴리실리콘을 스토리지 노드 콘택으로 사용했을 경우, -1V 정도에서 공핍으로 인해 누설 전류가 60% 정도 감소함을 볼 수 있다.
결국, 본 발명의 디램 셀은 고밀도 셀 구조를 유지하면서도 데이터 기억 모드에서 스토리지 노드 콘택 스위치에 네가티브 바이어스를 인가하는 것에 의해 스토리지 노드 콘택이 공핍되도록 함으로써, 셀 누설 전류를 억제하여 데이트 기억능력 특성을 개선시킬 수 있다.
또한, 본 발명의 디램 셀은 데이트 읽기/쓰기(Read/Write) 모드에서 스토리지 노드 콘택 스위치에 소정 전압을 인가하여 전류가 축적(accumulation)되도록 함으로써 스토리지 노드 콘택 저항 또한 감소시킬 수 있다.
이하에서는 전술한 바와 같은 본 발명에 따른 디램 셀의 제조방법을 설명하도록 한다.
도 6a 내지 도 6e는 본 발명에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도 3과 동일한 부분은 동일한 도면부호로 나타낸다.
도 6a를 참조하면, 반도체 기판(31)의 필드 영역에 STI(Shallow Trench Isolation) 공정에 따라 소자분리막(32)을 형성한 후, 소정 도전형의 불순물, 예컨데, P-형의 불순물을 이온주입하여 기판(31) 내에 P-웰(도시안됨)을 형성한다.
다음으로, 공지의 공정에 따라 기판 액티브 영역 및 소자분리막(32) 상에 수 개의 워드라인(33)을 형성한다. 그런다음, 상기 워드라인(33) 양측의 기판 액티브 영역 표면 내에 불순물 이온주입 공정을 통해 소오스/드레인 영역(도시안됨)을 형성한다. 이어서, 상기 기판 결과물을 덮도록 제1층간절연막(34)을 형성한다.
그 다음, 워드라인들(33) 사이의 소오스/드레인 영역 상에 공지의 공정에 따라 콘택 플러그를 형성한다.
도 6b를 참조하면, 제1층간절연막(34)을 식각하여, 예컨데, 드레인 영역 또는 드레인 영역 상에 형성된 콘택 플러그를 노출시킨 후, 도전막 증착 및 패터닝을 통해 상기 드레인 영역과 콘택되는 비트라인(35)을 형성한다. 그런다음, 상기 비트라인(35)을 덮도록 기판(31)의 전 영역 상에 제2층간절연막(36)을 형성한다.
도 6c를 참조하면, 제2층간절연막(36) 상에 도핑된 비정질 실리콘, 도핑된 다결정 실리콘, 도핑된 단결정 실리콘, 또는, 도핑된 실리콘게르마늄(SiXGe1-X) 중에서 어느 하나로 이루어진 도전막을 증착한 후, 이를 패터닝하여 후속에서 스토리지 노드 콘택이 형성될 영역의 둘레에 플로팅된 패턴 형태로 스토리지 노드 콘택 스위치(37)를 형성한다.
여기서, 도시하지는 않았으나, 상기 스토리지 노드 콘택 스위치(37)는 단순 패턴의 형태가 아닌, 스페이서 형태로 형성할 수도 있다. 이 경우, 스페이서 형태의 스위치는 절연막의 증착 후에 스토리지 노드 콘택 물질을 증착하며, 그런다음, 상기 스토리지 노드 콘택 물질을 블랭킷 식각하는 것에 의해 형성된다.
도 6d를 참조하면, 상기 스토리지 노드 콘택 스위치(37)를 덮도록 제2층간절연막(36) 상에 제3층간절연막(38)을 형성한다. 그런다음,상기 제3, 제2 및 제1층간절연막(38, 36, 34)을 식각하여, 예컨데, 소오스 영역 또는 소오스 영역 상에 형성된 콘택 플러그를 노출시키는 콘택홀을 형성한 다음, 콘택홀 내에 도전막, 바람직하게는 소정 레벨로 불순물이 도핑된 실리콘막을 매립시켜 스토리지 노드 콘택(39)을 형성한다.
도 6e를 참조하면, 결과물 상에 희생산화막(40)을 형성한 후, 이를 식각하여 스토리지 노드 콘택(39)을 노출시키는 트렌치를 형성한다. 그런다음, 트렌치 표면에 스토리지 노드(41)를 형성한 후, 유전체막(42)과 플레이트 노드(43)를 차례로 형성하여 캐패시터(44)를 형성하고, 이 결과로서, 본 발명이 디램 셀 구조를 완성한다.
도 7은 본 발명의 다른 실시예에 따른 디램 셀 구조를 도시한 단면도로서, 이 실시예에 따르면, 스토리지 노드 콘택 스위치(37)는 전술한 실시예가 비트라인 형성 후에 형성한 것과는 달리 비트라인 형성 전에 형성한다.
이 경우에도 마찬가지로 데이터 기억, 읽기/쓰기 동작시에 상기 스토리지 노드 콘택 스위치에 소정 전압을 가함으로써, 스토리지 노드 콘택 물질을 공핍 또는축적시킬 수 있으며, 이에 따라, 누설 전류를 감소시킬 수 있다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택 둘레에 스위치 소자를 설치하면서 데이터 기억시 상기 스위치 소자에 네가티브 바이어스를 인가해 줌으로써, 셀 누설 전류 증가에 의한 데이터 기억능력 특성 열화를 방지할 수 있으며, 그래서, 고밀도화를 그대로 유지하면서도 고성능 및 저전력의 디램을 제공할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 필드 영역 및 액티브 영역을 갖는 반도체 기판;
    상기 반도체 기판의 필드 영역에 형성된 소자분리막;
    상기 기판 액티브 영역 및 소자분리막 상에 형성된 수 개의 워드라인;
    상기 워드라인 양측의 기판 표면 내에 형성된 소오스/드레인 영역;
    상기 워드라인을 덮도록 기판의 전 영역 상에 형성된 제1층간절연막;
    상기 제1층간절연막 상에 드레인 영역과 콘택되도록 형성된 비트라인;
    상기 제1층간절연막 상에 상기 비트라인을 덮도록 형성된 제2층간절연막;
    상기 제2층간절연막 상에 형성된 제3층간절연막;
    상기 제1, 제2 및 제3층간절연막 내에 소오스 영역과 콘택되도록 형성된 스토리지 노드 콘택;
    상기 스토리지 노드 콘택 양측의 상기 제2층간절연막 상에 형성된 패턴 형태의 스토리지 노드 콘택 스위치; 및
    상기 제3층간절연막 상에 상기 스토리지 노드 콘택과 콘택되도록 형성된 캐패시터를 포함하는 것을 특징으로 하는 디램 셀 구조.
  2. 제 1 항에 있어서, 상기 스토리지 노드 콘택 스위치는
    도핑된 비정질실리콘, 도핑된 다결정 실리콘, 도핑된 단결정 실리콘 및 도핑된 실리콘게르마늄(SiXGe1-X)으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 디램 셀 구조.
  3. 제 1 항에 있어서, 상기 스토리지 노드 콘택 스위치는
    데이터 기억 동작시, 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 공핍(depletion)시켜 셀 누설 전류가 억제되도록 기능하는 것을 특징으로 하는 디램 셀 구조.
  4. 제 1 항에 있어서, 상기 스토리지 노드 콘택 스위치는
    데이터 읽기/쓰기 동작시, 소정 전압이 인가되는 것에 의해 스토리지 노드 콘택 물질을 축적(accumulation)시켜 스토리지 노드 콘택 저항을 개선하도록 기능하는 것을 특징으로 하는 디램 셀 구조.
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