KR20110094213A - Ｊｆｅｔ 디바이스 구조 및 이를 제조하는 방법 - Google Patents

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Abstract

본 기술에 따르면, JFET 디바이스 구조 및 이를 제조하는 방법이 제공된다. 구체적으로, 소스(84) 및 드레인(86)을 갖는 반도체 기판을 포함하는 트랜지스터(80)가 제공된다. 이 트랜지스터(80)는 또한 소스(84) 및 드레인(86) 사이의 반도체 기판 내에 형성된 도핑된 채널(88)을 포함하고, 이 채널(88)은 소스(84) 및 드레인(86) 사이에서 전류를 흐르게 하도록 구성된다. 추가적으로, 트랜지스터(80)는 채널(88) 위에 형성된 반도체 재료 및 게이트(90)의 각 측면 상의 유전체 스페이서들(92)을 포함하는 게이트(90)를 갖는다. 소스(84) 및 드레인(86)은 게이트(90)가 드레인(86) 및 소스(84) 위에 있지 않도록 게이트(90)로부터 공간적으로 분리된다.

Description

ＪＦＥＴ 디바이스 구조 및 이를 제조하는 방법{JFET DEVICE STRUCTURES AND METHODS FOR FABRICATING THE SAME}
본 발명의 실시예들은 일반적으로 반도체 디바이스 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 향상된 반도체 디바이스 및 향상된 반도체 디바이스를 제조하는 기술에 관한 것이다.
직접 회로 내의 로직 디바이스들을 구현하기 위해 가장 통상적으로 이용되는 트랜지스터는 산화 금속 반도체 전계효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET)이다. "CMOS"로 알려진 기술인 상보 n-형 및 p-형 MOSFET의 조합은 로직 디바이스들, 이를테면 예컨대 AND 게이트, NOR 게이트, NAND 게이트 및 OR 게이트의 생성을 가능하게 한다. CMOS에서 n-MOS 및 p-MOS 딧바이스들이 직렬로 연결되고 두 개의 상이한 상태 간의 스위칭 프로세스 동안 작은 충전 전류를 제외하고는 드레인 전류가 흐르지 않는다. MOSFET 크기들은 일반적으로 "스케일링(scaling)"이라고 하는 향상된 제조 기술을 통해 감소되어 왔는데, 이는 더 작고, 더 빠르고 더 밀도가 높은 회로를 만들어왔다.
그러나, 보다 최근에 스케일링과 통상적으로 연관된 속도의 이점은 MOSFET에 내재한 기본적인 물리적 제약으로 인해 감소되었다. 예를 들어, MOSFET의 전압 상태를 스위치하기 위해, MOSFET의 게이트 단자는 충분히 충전되어야 한다. MOSFET을 스위치 온 시킬 전하량은 MOSFET의 게이트 단자의 용량에 비례한다. 스케일링의 한가지 결과는 게이트 절연체의 두께가 감소되어 작은 쇼트-채널(short-channel) 효과를 허용가능하게 유지하는 것이다. 더욱이, 감소된 유전 두께로부터 기인할 수 있는 증가된 누설 전류에 대응하고 이에 따라 게이트 누설 전류를 허용가능한 레벨 아래로 유지하기 위해, 게이트 절연체는 실리콘 이산화물의 유전 상수(3.9의 k)보다 높은 유전 상수 "k"를 갖는 유전체로 만들어질 수 있다. 감소된 두께 및 더 높은 유전 상수는 더 큰 커패시턴스를 야기한다. 따라서, 최대 드레인 전류는 스케일된 CMOS 디바이스에 대해 증가할 수 있지만, 이 이점은 대개 증가된 용량에 의해 제한된다. 결과적으로, CMOS 디바이스들의 밀도가 계속하여 증가되더라도, 이러한 디바이스들의 속도 성능은 세대에 걸쳐서 실질적으로 증가되지 않았다.
한편, 접합형 전계 효과 트랜지스터(Junction field effect transistors; JFETs)는, 절연된 게이트를 활용하지 않는다. 오히려, 전형적인 JFET에서, 게이트는 p-도핑 또는 n-도핑 반도체 재료이고 게이트는 직접 반도체 바디에 접촉하여 게이트와 트랜지스터의 도전 채널 간에 p-n 접합을 형성한다. JFET가 절연 게이트를 활용하지 않기 때문에, JFET 내의 전체 게이트 용량은 크게 감소될 수 있는데, 이는 기존의 CMOS 기술에 비해 더 높은 트랜지스터 스위칭 속도를 가져올 수 있다.
그러나, 종래의 JFET는 낮은 순방향 바이어스 턴-온 전압, 즉 JFET의 게이트와 채널 간의 p-n 접합의 다이오드 턴-온 전압으로 인해 제한된 응용성을 갖는다. 통상의 JFET에서, 게이트-채널 인터페이스에서의 공핍(depletion) 영역은 게이트 전위(potential)가 충분히 낮은 경우 전도를 막는다. JFET를 턴 온 시키기 위해, 게이트 전위가 상승되고, 이는 공핍 영역을 좁게 만들어 전류가 소스와 드레인 사이에서 흐르도록 한다. 게이트 전위가 게이트와 채널간의 p-n 접합의 순방향 바이어스 전위(통상적으로 0.6 내지 0.7 볼트) 위로 높아지는 경우, 전류는 게이트로부터 드레인으로 흐르기 시작하여, 디바이스의 전력 소모를 증가시킨다. 따라서, JFET에 적용될 수 있는 전압에 대한 제한이 존재한다. 결과적으로, 종래의 JFET는 JFET의 다이오드 턴-온 전압에 비해 높은 전압을 활용하는 시스템 또는 디바이스에서 적절하지 않을 수 있다.
따라서, 종래의 CMOS 기술에 비해 감소된 게이트 용량 및 빠른 스위칭 속도를 갖는 향상된 저전력 반도체 디바이스를 제공하는 것이 효과적일 수 있다. 구체적으로, 전술한 제한들을 해결하는 향상된 전기적 특성을 갖는 JFET를 제공하는 것이 바람직할 수 있다.
도 1은 본 발명의 실시예들에 따른 프로세서 기반 디바이스의 블록도를 도시한 도면.
도 2는 본 발명의 실시예들에 따른 메모리 셀들의 어레이를 포함하는 집적 회로의 부분적인 개략도를 도시한 도면.
도 3 내지 5는 본 발명의 실시예들에 따른 상보 PIN-게이트 JFET를 포함하는 로직 디바이스들의 회로를 도시한 도면.
도 6 내지 8은 본 발명의 하나 이상의 실시예에 따른 JFET의 단면도.
도 9는 본 발명의 실시예들에 따라 절연체로부터 반도체로의 이온들의 외부 확산(out diffusion)을 도시한 도면.
도 10 내지 12는 본 발명의 실시예에 따른 멀티-레벨 JFET 구조의 단면도.
도 13은 본 발명의 하나 이상의 실시예에 따라 JFET를 제조하기 위한 공정을 도시한 흐름도.
본 발명의 실시에들은 전술한 제한을 해결하는 향상된 전기적 특성을 갖는 JFET에 관한 것으로, 이들이 광범위의 반도체 디바이스, 이를테면 로직 디바이스 및 메모리 액세스 디바이스에서 사용하기에 보다 적절하도록 한다. 구체적으로, 몇몇 실시예들은 게이트 및 채널 간의 p-n 접합의 다이오드 턴-온 전압을 초과하지 않으면서 JFET의 게이트에 인가될 수 있는 전압 레벨을 높이기 위한 방법 및 디바이스들에 관한 것이다. 몇몇 실시예들은 또한 향상된 전기적 특성을 갖는 JFET를 포함하는 시스템 및 디바이스에 관한 것이다.
명확히 하기 위해, 성막된 재료들 간의 관계를 설명하는데 있어, "위에(over)" 또는 "위에(above)"라는 용어들은, 연결되어 있지만 직접 접촉하거나 직접 접촉하지 않을 수 있는 재료들을 설명하는데 사용된다. 이와 달리, "직접 위에(directly on)"라는 용어는 설명된 재료들 간의 직접 접촉을 나타내는데 사용된다.
이제 도면들로 돌아가서, 먼저 도 1을 참조하면, 전체적으로 참조 번호 10으로 표시되는 프로세서 기반 시스템을 묘사하는 블록도가 도시된다. 시스템(10)은 임의의 다양한 전자 디바이스, 이를테면 컴퓨터, 페이저(pager), 셀룰러 전화기, 개인용 수첩(personal organizer), 제어 회로 등이 될 수 있다. 통상적인 프로세서 기반 디바이스에서, 하나 이상의 프로세서를 포함할 수 있는 프로세서(12)는 시스템 기능들의 프로세싱 및 시스템(10) 내의 요청을 제어한다. 이해될 수 있듯이, 프로세서(12)는 그것에 컴포넌트들을 결합시키기 위한 임베드된 노스(North) 및 사우스(South) 브리지(도시되지 않음)를 포함할 수 있다. 이와 달리, 브리지들은 프로세서(12)로부터 분리될 수 있고 프로세서(12)와, 시스템(10)의 다양한 구성요소들 사이에 결합될 수 있다.
시스템(10)은 통상적으로 전원(14)을 포함한다. 예를 들어, 만약 시스템(10)이 휴대용 시스템이면, 전원(14)은 바람직하게는 영구 배터리, 교체가능 배터리 및/또는 충전가능 배터리를 포함할 수 있다. 전원(14)은 또한 AC 어댑터를 포함할 수 있어서, 시스템(10)이 예컨대 벽 아웃렛(wall outlet)에 플러그될 수 있다. 전원(14)은 또한 DC 어댑터를 포함할 수 있어서 시스템(10)이 예컨대 차량 담배 라이타에 플러그될 수 있다. 다양한 다른 디바이스들은 시스템(10)이 수행하는 기능에 따라 프로세서(12)에 결합될 수 있다. 예를 들어, 사용자 인터페이스(16)가 프로세서(12)에 결합될 수 있다. 사용자 인터페이스(16)는 예컨대, 버튼, 스위치, 키보드, 라이트 펜(light pen), 마우스 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(18)가 또한 프로세서(12)에 결합될 수 있다. 디스플레이(18)는 예컨대 LCD 디스플레이, CRT, LED, 및/또는 오디오 디스플레이를 포함할 수 있다. 더욱이, RF 서브-시스템/기저대역 프로세서(20)가 또한 프로세서(12)에 결합될 수 있다. RF 서브-시스템/기저대역 프로세서(20)는 RF 수신기 및 RF 송신기(도시되지 않음)에 결합된 안테나를 포함할 수 있다. 하나 이상의 통신 포트(22)가 또한 프로세서(12)에 결합될 수 있다. 통신 포트(22)는 하나 이상의 주변 장치(24), 이를테면 모뎀, 프린터, 컴퓨터에 결합되거나, 네트워크, 이를테면 예컨대 로컬 영역 네트워크(local area network), 원격 영역 네트워크(remote area network), 인트라넷(intranet), 또는 인터넷에 결합되도록 구성될 수 있다.
프로세서(12)는 일반적으로 소프트웨어 프로그램을 실행하여 시스템(10)의 기능을 제어하기 때문에, 메모리는 프로세서(12)에 동작가능하게 결합되어 다양한 프로그램의 저장 및 실행을 용이하게 한다. 예를 들어, 프로세서(12)는 DRAM(Dynamic Random Access Memory) 및/또는 SRAM(Static Random Access Memory)를 포함할 수 있는 휘발성 메모리(26)에 결합될 수 있다. 휘발성 메모리(26)는 다수의 메모리 모듈, 이를테면 SIMM들(single inline memory modules) 또는 DIMM들(dual inline memory modules)을 포함할 수 있다. 알 수 있듯이, 휘발성 메모리(26)는 단순히 "시스템 메모리"라고 지칭될 수 있다. 휘발성 메모리(26)는 동적으로 로딩된 애플리케이션 및 데이터를 저장할 수 있도록 통상적으로 꽤 크다.
프로세서(12)는 또한 비-휘발성 메모리(28)에 결합될 수 있다. 비-휘발성 메모리(28)는 휘발성 메모리와 함께 사용되는 ROM(read-only memory), 이를테면 EPROM, 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 통상적으로 임의의 필요한 운영 체제, 애플리케이션 프로그램 및 고정 데이터를 저장하기에 충분히 크도록 선택된다. 추가적으로, 비휘발성 메모리(28)는 테이프 또는 디스크 드라이브 메모리와 같은 고 용량 메모리를 포함할 수 있다.
시스템(10)의 하나 이상의 컴포넌트들은 본 명세서에서 설명된 실시예들에 따라 제조된 향상된 JFET(본 명세서에서 n-형에 대해서는 "32", p-형에 대해서는 "52"로 표시됨)를 포함할 수 있다. 향상된 JFET가 이점을 가질 수 있는 디바이스들의 일부 예가 도 2 내지 5에 도시된다. 구체적으로, 도 2는 향상된 JFET를 갖는 메모리 디바이스를 도시하고, 도 3 내지 5는 향상된 JFET를 갖는 집적 회로 로직 디바이스들을 도시한다. 추가적으로, 도 6 내지 13은 향상된 JFET 및 제조 방법을 설명한다.
도 2를 이제 참조하면, 집적 회로의 부분적 도시, 이를테면 휘발성 메모리(26)에서 구현될 수 있는 메모리 디바이스(29)가 도시된다. 메모리 디바이스(29)는 본 명세서에서 설명된 기술들에 따라 제조될 수 있는 트랜지스터들을 갖는 메모리 셀들의 어레이를 포함한다. 하나 이상의 실시예들에서, 메모리 디바이스(29)는 DRAM 디바이스를 포함할 수 있다. 메모리 디바이스(29)는 격자 패턴으로 배열되고 다수의 행들(rows) 및 열들(columns)을 포함하는 다수의 메모리 셀(30)을 포함한다. 메모리 셀(30)(및 대응하는 열들 및 행들)의 수는 시스템 요건 및 제조 기술에 따라 다를 수 있다. 각각의 메모리 셀(30)은 JFET(32)를 포함하는 액세스 디바이스 및 커패시터(34)를 포함하는 저장 디바이스를 포함한다. 액세스 디바이스는 저장 디바이스로의 제어된 액세스를 제공하도록 구현된다. JFET(32)는 드레인 단자(36), 소스 단자(38) 및 게이트(40)를 포함한다. 커패시터(34)는 소스 단자(38)에 결합된다. JFET(32)에 결합되지 않은 커패시터(34)의 단자는 접지 평면에 결합될 수 있다. 아래에서 더 설명된 바와 같이, 드레인(36)은 비트 라인(BL)에 결합되고 게이트(40)는 워드 라인(WL)에 결합된다.
위의 설명에서는 커패시터(34)에 결합된 액세스 디바이스의 단자를 "소스"(38)로 액세스 디바이스의 다른 비-게이트 단자를 "드레인"(36)으로 묘사하고 있지만, 판독 및 기입 작업 동안, JFET(32)은 단자(36 및 38)의 각각은 때에 따라(at one time or another) 소스 또는 드레인으로 동작하도록 동작될 수 있음을 유의해야 한다. 따라서, 추가적인 설명을 위해, 단자가 "소스" 또는 "드레인"으로 식별될 때마다, 이는 단지 편의를 위한 것이고 사실 JFET(32)의 동작 동안 단자(36, 38 및 40)에 공급되는 전압에 의해 JFET(32)가 제어되는 방식에 따라 어느 터미널이건 소스 또는 드레인이 될 수 있다. 또한, 메모리 디바이스(29)의 실시예들이 p-형 JFET, n-형 JFET 또는 이들의 조합을 포함할 수 있음을 알 수 있다.
전술한 바와 같이, 메모리 어레이는 일련의 행들 및 열들로 구성된다. 메모리 셀(30)의 데이터 저장 능력을 실행하기 위해, 전기 전하가 데이터 또는 감지 라인, 예를 들면 비트 라인(BL)을 통해 JFET(32)의 드레인(36) 상에 위치한다. 워드 라인(WL)을 통해 게이트(40)에서의 전압을 제어함으로써, 게이트(40)와 채널 간의 공핍 영역은 드레인(36)에서의 전기 전하가 커패시터(34)로 흐를 수 있도록 좁아질 수 있다. 커패시터(34)에 전기 전하를 저장함으로써, 전하는 메모리 셀(30) 내의 이진 데이터 값으로 해석될 수 있다. 예를 들어, 단일-비트 저장 장치에 대해, 커패시터(34)에 저장된 공지된 임계 전압보다 높은 양전하가 이진 "1"로 해석될 수 있다. 만약 커패시터(34) 내의 전하가 임계값 아래에 있으면, "0"의 이진값이 메모리 셀(30)에 저장된 것으로 볼 수 있다. 전술한 이유로 인해, 게이트(40)에서의 전압은 JFET의 게이트-채널 접합의 다이오드 턴-온 전압보다 충분히 아래의 전압으로 제한될 수 있다.
비트 라인 BL은 메모리 셀(30)로부터 데이터를 판독하고 메모리 셀(30)에 데이터를 기입하는데 사용된다. 워드 라인 WL은 JFET(32)를 활성화하여 메모리 셀(30)의 특정 행에 액세스하는데 사용된다. 따라서, 메모리 디바이스(29)는 또한 어드레스 버퍼(42), 행 디코더(44) 및 열 디코더(46)를 포함할 수 있는 주변 부분을 포함한다. 행 디코더(44) 및 열 디코더(46)는 판독, 기입 및 리프레시 동작 동안 어드레스 버스(48) 상에 제공되는 어드레스 신호들에 응답하여 선택적으로 메모리 셀들(30)을 액세스한다. 어드레스 신호들은 통상적으로 외부 제어기 이를테면 마이크로프로세서 또는 다른 유형의 메모리 제어기에 의해 제공된다. 열 디코더(46)는 또한 감지 증폭기 및 입력/출력 회로를 포함하여 비트 라인 BL을 통해 메모리 셀(30)로의 데이터 전송 및 메모리 셀(30)로부터의 데이터 전송을 더욱 용이하게 할 수 있다.
작업의 일 모드에서, 메모리 디바이스(29)는 어드레스 버퍼(42)에서의 특정 메모리 셀(30)의 주소를 수신한다. 어드레스 버퍼(42)는 요청된 어드레스에 대응하는 특정 메모리 셀(30)의 워드 라인들 WL 중 하나를 식별하고 이 어드레스를 행 디코더(44)로 전달한다. 행 디코더(44)는 선택적으로 특정 워드 라인(WL)을 활성화하여, 선택된 워드 라인(WL)에 연결된 각각의 메모리 셀(30)의 JFET(32)를 활성화한다. 열 디코더(46)는 요청된 어드레스에 대응하는 메모리 셀(30)의 비트 라인(또는 비트 라인들) BL을 선택한다. 기입 동작에 있어서, 입력/출력 회로에 의해 수신된 데이터가 선택된 비트 라인(또는 비트 라인들) BL에 결합되고 JFET(32)를 통해 선택된 메모리 셀(30)의 커패시터(34)의 충전 또는 방전을 제공한다. 전하는 전술한 바와 같이 이진 데이터에 대응한다. 판독 작업에 대해, 커패시터(34)에 저장된 전하에 의해 나타내어진, 선택된 메모리 셀(30)에 저장된 데이터는 선택 비트 라인(또는 비트 라인들) BL에 결합되고, 감지 증폭기에 의해 증폭되며 대응하는 전압 레벨이 열 디코더(46) 내의 입력/출력 회로에 제공된다.
전술한 바와 같이, 특정 개시된 실시예들에 따라 향상된 JFET를 사용하는 메모리 디바이스(29)는 종래 기술의 메모리 디바이스들에 비해 뛰어난 성능을 나타낼 수 있다. 예를 들어, 메모리 디바이스(29)는 향상된 JFET(32)의 증가된 스위칭 속도로 인해 증가된 성능을 보일 수 있다. 더욱이, JFET(32)는 통상적인 MOSFET 기반 메모리 디바이스에 비해 낮은 게이트 전압에 의해 활성화되기 때문에, 커패시터(34) 상에 저장된 전하가 또한 감소될 수 있어, 커패시터(34)의 누설 전류를 감소시킬 수 있다.
메모리 디바이스(29)에 더하여, 향상된 JFET가 또한 시스템(10)의 다른 부분에서 사용될 수 있다. 예를 들어, 본 명세서에서 설명된 기술들에 따라 제조된 JFET가 프로세서(12) 또는 집적 회로 로직 디바이스들을 사용하는 시스템(10)의 임의의 다른 컴포넌트에서 사용될 수 있다. 도 3 내지 5를 참조하면, 향상된 JFET를 포함하는 집적 회로 로직 디바이스들의 다양한 실시예들이 설명된다. 도 3을 우선 참조하면, JFET 인버터(50)의 실시예가 도시된다. JFET 인버터(50)는 하이(high) 전압 단자(54) 및 로우(low) 전압 단자(56) 사이에서 직렬로 결합된 p-형 JFET(52) 및 n-형 JFET(32)를 포함한다. 당업자라면 입력 단자(60)가 로우인 경우 출력 단자(58)는 하이 전압 단자(54)에 전기적으로 결합될 것이고 입력 단자(60)가 하이인 경우 로우 전압 단자(56)에 전기적으로 결합됨을 이해할 것이다.
JFET NAND 게이트(64)가 도 4에 도시되는데 이는 도시된 바와 같이 하이 전압 단자(54) 및 로우 전압 단자(56) 간에 결합된 두 개의 p-형 JFET(52) 및 두 개의 n-형 JFET(32)를 포함한다. 출력 단자(66)는 입력 단자(68 또는 70) 중 어느 하나가 로우인 경우 하이 전압 단자(54)에 전기적으로 결합되고 입력 단자(68 및 70) 둘 다 하이이면 로우 전압 단자(56)에 전기적으로 결합된다.
JFET NOR 게이트(72)가 도 5에 도시되는데, 이는 도시된 바와 같이 하이 전압 단자(54) 및 로우 전압 단자(56) 사이에 결합된 두 개의 p-형 JFET(52) 및 두 개의 n-형 JFET(32)를 포함한다. JFET NOR 게이트(72)의 출력 단자(74)는 두 개의 입력 단자(76 및 78)가 로우인 경우 하이 전압 단자(54)에 전기적으로 결합되고 입력 단자(76 또는 78) 중 어느 하나가 하이인 경우 로우 전압 단자(56)에 전기적으로 결합된다.
전술한 로직 디바이스(50, 64 및 72)와 관련하여, JFET(32 및 52)의 게이트(40 및 62)에 인가되는 전압 레벨은 게이트-채널 접합의 다이오드 턴-온 전압 아래로 유지되어 과도한 게이트-드레인 전류 및 이에 따른 전력 소모를 피할 수 있다. 게이트-드레인 전류를 야기하지 않고 JFET 게이트(40 및 62)로 인가될 수 있는 전압을 증가시키기 위해, JFET(32 및 52)은 아래에서 설명될 하나 이상의 실시예에 따라 제조될 수 있다. 도 3 내지 5에 도시된 집적 회로 로직 디바이스들은 예시적인 예에 불과하고 많은 다른 JFET 로직 디바이스들이 본 명세서에서 설명된 향상된 JFET 구조 및 기술을 활용하여 가능할 수 있음을 알 수 있다.
도 6을 참고하면, 본 발명의 일 실시예에 따른 인핸스먼트 모드 n-JFET(80)의 단면도가 도시된다. 인핸스먼트 모드 n-JFET은 통상적으로 0 볼트보다 큰 임계 전압을 갖는 반면, 공핍 모드 트랜지스터들은 0볼트보다 작거나 동일한 임계 전압을 갖는다. 다음의 설명이 n-JFET 구조에 관한 것이지만, p-JFET 구조가 본 발명의 범위를 벗어나지 않으면서 생성될 수 있음을 알 수 있다. 인핸스먼트 모드 n-JFET(80)는 예컨대 SOI(silicon-on-insulator) 또는 SOS(silicon-on-sapphire) 구조가 될 수 있다. 이러한 구조들에서, 얇은 실리콘 필름, 반도체(82)가 절연체(83)의 표면 상에 위치한다. 설명된 바와 같이, 소스 영역(84) 및 드레인 영역(86)은 반도체(82) 내에 형성될 수 있다. 소스 영역(84) 및 드레인 영역(86)은 도핑되어 설명된 바와 같이 n+ 영역을 형성할 수 있다. 채널 영역(88)이 소스 및 드레인 영역(84 및 86) 사이의 반도체(82)에 형성될 수 있다. 채널(88)은 공지 기술에 따라 도핑되어 도시된 바와 같이 p+ 게이트 인터페이스를 갖는 n-형 채널을 형성할 수 있다. 채널(88) 도핑 레벨은 낮게, 즉 1e16/cm3보다 작게 유지된다. 게이트(90)가 채널 영역(88) 위에 형성된다. 게이트(90)는 공지의 기술에 따라 형성될 수 있고 게이트 구조에 대하여 업계에 알려져 있고 공통적으로 사용되는 재료들을 포함할 수 있다.
종래의 JFET 구조는 게이트(90)의 에지들 내에서 확장하는 소스 및 드레인 영역들을 제공하여 게이트(90)의 부분들이 소스 및 드레인 영역(84 및 86) 상에 직접 형성된다. 그러나, 본 실시예에 따르면, 소스 및 드레인 영역(84 및 86)이 게이트(90) 아래로 확장되지 않는다. 오히려, 소스 및 드레인 영역들(84 및 86)이 게이트(90)의 가장자리들로부터 거리 △만큼 제거된다. 추가적으로, 스페이서들(92)이 게이트(90)의 각 측면 상에 제공된다. 스페이서들(92)은 거리 △에 상응하는 폭을 가질 수 있다. 구체적으로, 예를 들어, 스페이서들(92)은 통상적으로 게이트 길이가 0.1μ인 디바이스에 대해 100Å 내지 300Å 범위의 폭/두께를 가질 수 있다. 이에 따라, 폭/두께는 대략 게이트 길이의 1/3이 될 수 있다. 추가적으로, 스페이서들(92)은 대략 게이트(90)의 1/3 길이가 될 수 있다. 스페이서들(92)과, 소스 및 드레인 영역(84 및 86) 및 게이트(90) 간의 거리 △는 트랜지스터의 턴-온 전압을 오프-셋(off-set)시키고 효과적으로 턴-온 전압을 증가시킨다. 따라서, 트랜지스터(80)는 더 높은 동작 속도와 상호연관되는 더 높은 동작 전류를 제공할 수 있다.
오프셋 거리 △ 및 스페이서들(90)을 제공하는 것에 더하여, 채널 영역(88) 아래에 이온이 많은(ion-rich) 산화물이 생성될 수 있다. 이는 절연체(83)를 이온들로 도핑하여 생성될 수 있다. 예를 들어, 도 7 및 8은 각각 p-형 및 n-형 도핑된 절연체를 도시한다. 도 7을 우선 참조하면, 절연체가 예컨대 인 및/또는 비소로 도핑되어 p-형 절연체(94)를 형성할 수 있다. 이와 달리, 도 8에 도시된 바와 같이, 절연체는 예컨대 붕소로 도핑되어 n-형 절연체(96)를 형성할 수 있다. 절연체(94 및 96)가 도핑된 후, 절연체 위에 JFET 구조를 형성하는 후속하는 프로세싱 단계들은 도펀트들이 반도체 내로 외부 확산(out diffuse)되도록 한다. 이는 도 7 및 8에 도시된 화살표(98)에 의해 도시된다. 추가적으로, 도 9는 절연체로부터 반도체 내로의 도펀트 이온들의 외부 확산을 도시한다. 도 9에서, 도펀트의 농도는 선(100)에 의해 도시된다. 수직 선(102)은 절연체 및 반도체의 인터페이스를 도시한다. 전술한 바와 같이, 열을 구조에 인가하는 것을 포함하는 후속하는 프로세싱 단계들은 도펀트들이 반도체로 외부 확산되도록 한다. 그와 같이, 도핑된 이온들의 확산을 일으키도록 하는 추가적인 프로세싱 단계들이 추가되지 않는다. 절연체 내의 도펀트 농도는 1e18/㎤ - 5e18/㎤ 사이가 될 수 있고, 절연체는 임의의 적절한 수단에 의해 도핑될 수 있다. 특히, 절연체는 절연체 상의 반도체 구조의 형성 전에 종래의 주입(implantation) 및/또는 고체 상태 확산 기술을 이용하여 도핑될 수 있다. 이는 채널 아래에 얕은 p-형 또는 n-형 영역을 형성한다.
또 다른 실시예에서, 전술한 구조는 도 10에 설명된 바와 같이 하나의 위에 다른 하나가 적층되어 멀티-레벨 디바이스를 형성할 수 있다. 레벨을 적층하는 것은 디바이스들의 3D 집적을 가능하게 한다. 예를 들어, 로직 디바이스들이 레벨들로 만들어져 추가적인 밀도를 제공할 수 있다. 추가적으로, 아래에서 보다 상세히 설명되는 바와 같이, 메모리, 이를테면 SRAM이 추가적인 레벨들에 추가될 수 있거나 레벨 내에 집적되어 메모리에 가까이 있는 로직을 갖는 임베디드 기술을 제공할 수 있다. 추가적으로, 멀티-코어 프로세싱 설계는 이러한 방식에서 쉽게 가능해 질 수 있다.
도 10에 도시된 바와 같이, JFET 구조들의 제1 레벨(110)은 전술한 기술에 따라 생성될 수 있고 제2 레벨(112)은 제1 레벨(110)의 위에 형성될 수 있다. 예를 들어, 제1 레벨(110)의 JFET 구조들은 n-형 JFET를 포함할 수 있고 제2 레벨(112)은 p-형 JFET를 포함할 수 있으며, 기타 구성들이 또한 고려될 수 있다. 레벨들(110 및 112) 각각으로부터의 트랜지스터들은 전기적으로 결합되어 전술한 바와 같은 로직 디바이스들을 형성할 수 있다. 구체적으로, 상이한 층의 n-형 및 p-형 트랜지스터들이 서로 결합되어 상보 로직을 형성할 수 있다. 두 개의 레벨만이 도 10에 도시되지만, 두 레벨보다 많은 레벨이 서로 적층될 수 있다는 것이 이해되어야 한다.
다른 실시예들에서, 레벨들을 적층하는 것은 채널 사이즈의 감소 및/또는 더 높은 레벨들의 절연 레벨 내의 도펀트 레벨의 감소를 포함할 수 있다. 즉, 또 다른 레벨의 위에 적층된 레벨은 상대적으로 더 짧은 채널 및 게이트 영역을 가질 수 있다. 추가적으로, 다른 레벨의 위에 적층된 레벨의 절연층은 아래에 놓이는 레벨의 절연층보다 적은 도펀트로 도핑될 수 있다. 도 11은 제1 레벨(124)의 대응하는 JFET 구조(122)의 채널(120)보다 짧은 채널(118)을 갖는 제2 레벨(116)의 JFET 구조(114)를 도시한다. 제2 레벨(116)의 채널(118)은 제1 레벨(124)의 채널(120)보다 30-40% 짧을 수 있다. 예를 들어, 만약 채널(120)이 대략 0.20 내지 0.30 마이크론이면, 채널(118)은 대략 0.05 내지 0.15 마이크론 길이일 수 있다. 제1 레벨(124) 내의 더 긴 채널(120)은,그것이 경험할, 후속하는 레벨의 형성과 연관된 모든 가열 및 냉각 단계들과 같은, 더 높은 열적 변형(thermal strain)을 견디도록 한다.
추가적으로, 제1 레벨(124)의 도핑된 절연체(126)는 제2 레벨(116)의 절연체(128)보다 더 높은 도펀트 농도를 가질 수 있다. 제1 레벨(124) 내의 더 높은 농도는 후속하여 이 위에 적층될 레벨들의 수와 상관될 수 있다. 이는 다시 열적 예산(thermal budget), 즉 트랜지스터가 얼마나 많은 열을 견딜 수 있는지와 관련된다. 도펀트의 더 높은 농도에 대한 추가적인 열 노출은 도펀트를 활성화하는데 도움을 준다. 구체적으로, 주입된 도펀트들이 절연체로부터 실리콘 내로 외부 확산되는 것에는 적어도 두 가지 가능성이 있다. 우선, 도펀트들, 이를테면 예컨대 붕소가 절연체 상에 형성된 실리콘의 격자 구조로 들어갈 수 있다. 이는 통상적으로 실리콘 격자 내의 사이에 위치하는 도펀트라고 한다. 이와 달리, 도펀트는 격자 구조를 형성하는 실리콘을 대체하거나 교체할 수 있다. 이는 통상적으로 실리콘 격자 내에서 대신하여 위치하는 도펀트라고 한다. 도펀트들은 이들이 격자 내에서 대체적으로 위치하는 경우에만 활성화된다. 일반적으로, 도펀트들의 대체 위치를 달성하기 위해 가열 단계들이 필요하다. 제1 레벨이 더 높은 농도를 갖기 때문에, 추가적인 적층 레벨의 프로세싱과 연관된 추가적인 가열 단계들에 노출되는 것은 절연체로부터 실리콘 격자 내로 확산하는 도펀트들을 완전히 활성화하도록, 즉 이들이 격자 내로 대체적으로 확산되도록 도울 수 있다.
본 명세서에서 설명된 JFET 구조들은 메모리 내의 액세스 디바이스들로서 같이 구현될 수 있다. 도 12에 도시된 바와 같이 적층된 JFET 구조(114 및 112)가 메모리 소자들(130)에 결합될 수 있다. 메모리 소자들(130)은 임의의 적절한 메모리 소자, 이를테면, 예컨대 위상 변화, 커패시터, 및/또는 스핀-토크 기술(spin-torque technology; STT) 디바이스가 될 수 있다. 메모리 디바이스 내의 적층된 JFET 구조의 사용은 메모리 셀들을 적층하는 것이 밀도를 증가시키기 때문에 메모리 디바이스의 밀도를 증가시킬 뿐만 아니라, 공통적으로 사용되는 MOS 트랜지스터들과 비교했을 때 전력 소비를 감소시킬 수 있다는 장점이 있다. 더욱이, 복수의 레벨들이 메모리 셀들과 동일한 멀티-레벨 적층 내의 임베디드 로직으로 사용될 수 있고, 따라서 메모리에 가까이 있는 로직을 갖는 임베디드 기술을 제공한다. 더욱이, 멀티-코어 프로세싱 디자인은 이러한 기법에서 쉽게 가능하게 될 수 있다.
도 13을 참고하면, 흐름도는 본 발명에 따라 트랜지스터들을 제조하는 프로세스(150)를 도시한다. 프로세스(150)는 블록(152)에 나타낸 바와 같이 절연층을 도핑하여 시작된다. 전술한 바와 같이, 절연층은 붕소, 인, 또는 비소로 도핑되어 절연 재료의 n-형 또는 p-형 도핑을 제공할 수 있다. 도펀트의 농도는 베이스 레벨의 위에 적층될 트랜지스터들의 레벨의 수에 따라 변할 수 있다.
다음으로, 블록(154)에 나타낸 바와 같이 반도체 재료가 절연체 위에 형성된다. 반도체 층은 프로세싱되어 반도체 내에 활성 영역 및 분리 영역을 형성하고 블록(156)에 표시된 바와 같이 n-도핑 및/또는 p-도핑 웰을 형성한다. 구체적으로, 종래의 리소그래피, 산화 및 도펀트 주입 기술은 활성 영역 및 분리 영역을 형성한다. 추가적으로, 공지의 기술을 통해, n-도핑 및/또는 p-도핑 웰이 n-형 또는 p-형 JFET를 생성하도록 형성된다. 프로세싱 단계들은 도펀트가 절연체 층으로부터 반도체 내로 확산하도록 하는 복수의 가열 및 냉각 단계들을 포함한다.
블록(158)에서, 게이트가 공지의 기술을 이용하여 반도체 위에 형성되고, 스페이서들이 블록(160)에서 표시된 바와 같이, 게이트에 인접하여 형성된다. 전술한 바와 같이, 게이트는 반도체의 소스 및 드레인 영역 위에 형성되지 않는다. 오히려, 소스 및 드레인 영역이 게이트로부터 변위된다(displace). 이 거리는 게이트에 인접하여 위치된 스페이서들의 폭에 상응할 수 있다. 스페이서는 전술한 바와 같이 게이트 길이의 약 1/3이 될 수 있다.
만약 추가적인 레벨들이 형성된다면(블록 162), 프로세스는 블록(164)에 표시된 바와 같이 절연층을 이전 레벨 위에 제공하여 계속되고, 그 다음 프로세스(150)를 반복한다. 전술한 바와 같이, 적층된 레벨은 다른 레벨들과 상이한 채널 길이를 가질 수 있고 또한 각 절연층들에서 상이한 도펀트 농도를 가질 수 있다. 구체적으로, 상부 레벨들은 짧은 채널 길이를 가질 수 있고 이들의 절연층은 도펀트를 덜 가질 수 있다.
추가적으로, 상이한 레벨들이 다른 레벨들과는 상이한 이온 전하들로 도핑될 수 있다. 예를 들어, 상부 레벨은 n-형 트랜지스터들을 제공하도록 도핑될 수 있는 반면, 하부 레벨은 p-형 트랜지스터들을 제공하도록 도핑된다. 더욱이, 레벨들은 전기적으로 결합되어 로직 디바이스들을 형성할 수 있고 트랜지스터들은 전술한 바와 같이 메모리 셀들에 대한 액세스 디바이스로서 사용될 수 있다.
전술한 바와 같이, JFET 구조들이 일반적으로 낮은 전력 소비의 이점을 제공하지만, 통상적으로 이들은 자신을 저전압 동작으로 한정시키는 낮은 순방향 바이어스 턴-온 전압 및 이에 따른 낮은 구동 전류 성능으로 인해 용도가 제한되어 왔다. 그러나 본 명세서에서 개시된 실시예들에 따르면, 쇼트 채널 효과들에 문제를 일으키지 않으면서 종래의 JFET 구조의 한계를 극복하는 JFET 구조들이 제공되었다.
본 발명이 다양한 수정 및 대체 형태로 가능하지만, 구체적인 실시예들이 도면에서 예로서 도시되었고 본 명세서에서 자세히 설명되었다. 그러나, 본 발명은 게시된 특정 형태에 제한되는 것이 아님을 알 수 있다. 대신, 본 발명은 이하 첨부된 청구항에 의해 정의되는 본 발명의 사상 및 범위 내에 들어가는 모든 수정, 균등물, 및 대체물을 포괄한다.

Claims (44)

  1. 트랜지스터로서,
    소스 및 드레인을 포함하는 반도체 기판;
    상기 반도체 기판 내의 상기 소스와 상기 드레인 사이에 형성된 도핑된 채널 - 상기 채널은 상기 소스와 상기 드레인 사이에 전류를 통과시키도록 구성됨 - ;
    상기 채널 위에 형성되는 반도체 재료를 포함하는 게이트; 및
    상기 게이트의 각 측면 상에 위치하는 유전체 스페이서들(dielectric spacers)
    을 포함하고,
    상기 소스 및 상기 드레인은 상기 게이트가 상기 소스 및 드레인 위에 위치하지 않도록 상기 게이트로부터 공간적으로 분리되는 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 및 드레인은 상기 유전체 스페이스의 폭과 대략 동일한 거리만큼 상기 게이트로부터 분리되는 트랜지스터.
  3. 제1항에 있어서,
    상기 유전체 스페이서의 폭은 상기 게이트의 길이의 대략 1/3인 트랜지스터.
  4. 제1항에 있어서,
    상기 유전체 스페이서의 폭은 상기 게이트의 길이의 1/3보다 작은 트랜지스터.
  5. 제1항에 잇어서,
    상기 반도체 기판은 실리콘-온-절연체(silicon-on-insulator)인 트랜지스터.
  6. 제1항에 있어서,
    상기 반도체 기판은 실리콘-온-사파이어(silicon-on-sapphire)인 트랜지스터.
  7. 제5항에 있어서,
    상기 절연체는 도핑되는 트랜지스터.
  8. 제5항에 있어서,
    상기 절연체는 붕소(boron)로 도핑되어 상기 채널 아래에 붕소가 많은(boron-rich) 산화물을 생성하는 트랜지스터.
  9. 트랜지스터로서,
    기판 재료;
    상기 기판 위에 형성된 실리콘;
    상기 실리콘 내에 형성된 채널;
    상기 채널 위에 형성된 게이트; 및
    상기 실리콘 내의 상기 채널의 대향하는 측면들 상에 형성된 소스 및 드레인 - 상기 소스 및 드레인은 상기 게이트 아래로 확장되지 않음 -
    을 포함하는 트랜지스터.
  10. 제9항에 있어서,
    상기 게이트의 각 측면 상에 위치하는 절연 스페이서들을 포함하는 트랜지스터.
  11. 제10항에 있어서,
    상기 드레인 및 소스는 상기 스페이서들의 폭과 대략 동일한 거리만큼 상기 게이트로부터 공간적으로 분리된 트랜지스터.
  12. 제11항에 있어서,
    각각의 스페이서의 상기 폭은 상기 게이트의 길이의 대략 1/3인 트랜지스터.
  13. 제9항에 있어서,
    상기 기판 재료는 도핑되어 p-형 절연체를 형성하는 트랜지스터.
  14. 제9항에 있어서,
    상기 기판 재료는 도핑되어 n-형 절연체를 형성하는 트랜지스터.
  15. 제13항에 있어서,
    상기 채널은 n-형으로 도핑되고 상기 게이트는 p-형으로 도핑되어 n-JFET 인핸스먼트 모드 디바이스(enhancement mode device)를 형성하는 트랜지스터.
  16. 제14항에 있어서,
    상기 채널은 p-형으로 도핑되고 상기 게이트는 n-형으로 도핑되어 p-JFET 인핸스먼트 모드 디바이스를 형성하는 트랜지스터.
  17. 제15항에 있어서,
    채널 도핑 레벨은 대략 1e16/㎤보다 작은 트랜지스터.
  18. 제16항에 있어서,
    채널 도핑 레벨은 대략 1e16/㎤보다 작은 트랜지스터.
  19. 제13항에 있어서,
    상기 실리콘은 상기 실리콘과 상기 기판 재료의 인터페이스에서 p-형 영역을 포함하고, 상기 p-형 영역은 상기 채널의 아래에 있는 트랜지스터.
  20. 제13항에 있어서,
    상기 실리콘은 상기 실리콘과 상기 기판 재료의 인터페이스에서 n-형 영역을 포함하고, 상기 n-형 영역은 상기 채널의 아래에 있는 트랜지스터.
  21. 반도체 디바이스로서,
    하나 이상의 트랜지스터의 제1 레벨; 및
    하나 이상의 트랜지스터의 제2 레벨
    을 포함하고,
    상기 제1 레벨은,
    제1 절연 기판;
    상기 기판 위에 형성된 제1 반도체;
    상기 반도체 위에 형성된 제1 게이트; 및
    상기 게이트의 각 측면 상에 형성된 제1 절연 스페이서들
    을 포함하고,
    상기 제2 레벨은,
    상기 제1 레벨 위에 형성된 제2 절연 기판;
    상기 제2 기판 위에 형성된 제2 반도체;
    상기 제2 반도체 위에 형성된 제2 게이트; 및
    상기 제2 게이트의 각 측면 상에 형성된 제2 절연 스페이서들
    을 포함하는 반도체 디바이스.
  22. 제21항에 있어서,
    상기 제1 및 제2 게이트의 각 측면 상에 각각 형성된 상기 제1 및 제2 절연 스페이서들은 각각 상기 제1 및 제2 게이트의 길이의 대략 1/3인 반도체 디바이스.
  23. 제21항에 있어서,
    상기 제1 및 제2 반도체 각각은 개별적인 소스, 드레인 및 채널을 포함하는 반도체 디바이스.
  24. 제23항에 있어서,
    상기 제1 및 제2 반도체의 상기 소스 및 드레인은 각각 상기 제1 및 제2 게이트 아래로 확장되지 않는 반도체 디바이스.
  25. 제23항에 있어서,
    상기 제1 및 제2 반도체의 상기 소스 및 드레인은 그들의 대응하는 게이트들로부터, 상기 대응하는 게이트들의 길이의 대략 1/3의 거리만큼 분리되는 반도체 디바이스.
  26. 제21항에 있어서,
    상기 제1 레벨의 트랜지스터들은 p-형 트랜지스터들을 포함하고 상기 제2 레벨의 트랜지스터들은 n-형 트랜지스터들을 포함하는 반도체 디바이스.
  27. 제21항에 있어서,
    상기 제1 레벨의 트랜지스터들은 n-형 트랜지스터들을 포함하고 상기 제2 레벨의 트랜지스터들은 n-형 트랜지스터들을 포함하는 반도체 디바이스.
  28. 제26항에 있어서,
    상기 제1 레벨의 트랜지스터들의 트랜지스터들 및 상기 제2 레벨의 트랜지스터들의 트랜지스터들은 서로 결합되어 로직 디바이스를 형성하는 반도체 디바이스.
  29. 제27항에 있어서,
    상기 제1 레벨의 트랜지스터들의 트랜지스터들 및 상기 제2 레벨의 트랜지스터들의 트랜지스터들은 서로 결합되어 로직 디바이스를 형성하는 반도체 디바이스.
  30. 멀티-레벨 디바이스로서,
    제1 복수의 트랜지스터를 포함하는 제1 레벨; 및
    상기 제1 레벨 위에 형성되고 제2 복수의 트랜지스터를 포함하는 제2 레벨
    을 포함하고,
    상기 제1 및 제2 복수의 트랜지스터 각각은
    도핑된 절연 재료;
    상기 도핑된 절연 재료 위에 형성된 반도체; 및
    상기 반도체 위에 형성된 게이트
    를 포함하고, 상기 제2 레벨의 트랜지스터들의 게이트들은 상기 제1 레벨의 트랜지스터들의 게이트들보다 짧은 멀티-레벨 디바이스.
  31. 제30항에 있어서,
    상기 제1 레벨의 상기 도핑된 절연 재료는 상기 제2 레벨의 상기 도핑된 절연 재료보다 더 높은 농도의 도펀트를 갖는 멀티-레벨 디바이스.
  32. 제30항에 있어서,
    상기 제2 레벨의 트랜지스터들의 게이트들은 상기 제1 레벨의 트랜지스터들의 게이트들보다 30-40% 짧은 멀티-레벨 디바이스.
  33. 제30항에 있어서,
    상기 제1 레벨의 트랜지스터들의 게이트들은 대략 0.20 내지 0.30 마이크로미터인 멀티-레벨 디바이스.
  34. 제33항에 있어서,
    상기 제2 레벨의 트랜지스터들의 게이트들은 대략 0.05 내지 1.5 마이크로미터인 멀티-레벨 디바이스.
  35. 트랜지스터를 제조하는 방법으로서,
    절연체를 도핑하는 단계;
    상기 도핑된 절연체 위에 반도체 기판을 형성하는 단계;
    상기 반도체 기판의 영역들을 도핑하여 소스 영역, 드레인 영역 및 채널 영역을 생성하는 단계;
    상기 채널 영역 위에 게이트를 형성하는 단계; 및
    상기 게이트에 인접하는 스페이서들을 형성하는 단계
    를 포함하고, 상기 반도체 기판의 상기 소스 및 드레인 영역들은 상기 스페이서들의 폭에 상응하는 거리만큼 상기 게이트로부터 분리되는 트랜지스터 제조 방법.
  36. 제35항에 있어서,
    상기 스페이서들은 상기 게이트의 길이의 대략 1/3인 트랜지스터 제조 방법.
  37. 제36항에 있어서,
    상기 절연체를 붕소 이온들로 도핑하는 단계를 포함하는 트랜지스터 제조 방법.
  38. 제36항에 있어서,
    상기 절연체를 비소(arsenic) 이온들로 도핑하는 단계를 포함하는 트랜지스터 제조 방법.
  39. 제36항에 있어서,
    상기 절연체를 인(phosphorus) 이온들로 도핑하는 단계를 포함하는 트랜지스터 제조 방법.
  40. 멀티-레벨 트랜지스터들을 제조하는 방법으로서,
    절연체를 도핑하는 단계;
    상기 도핑된 절연체 위에 반도체 기판을 형성하는 단계;
    상기 반도체 기판의 영역들을 도핑하여 소스 영역, 드레인 영역 및 채널 영역을 생성하는 단계;
    상기 채널 영역 위에 게이트를 형성하는 단계; 및
    상기 게이트에 인접하는 스페이서들을 형성하는 단계
    를 포함하고, 상기 반도체 기판의 상기 소스 및 드레인 영역들은 상기 스페이서들의 폭에 상응하는 거리만큼 상기 게이트로부터 분리되는 트랜지스터 제조 방법.
  41. 제40항에 있어서,
    상위 레벨의 트랜지스터들의 채널 영역은 하위 레벨의 트랜지스터들의 채널 영역보다 짧은 트랜지스터 제조 방법.
  42. 제40항에 있어서,
    상위 레벨의 절연체는 하위 레벨의 절연체보다 낮은 도펀트 농도를 갖는 트랜지스터 제조 방법.
  43. 제40항에 있어서,
    적층된 레벨들 중 적어도 하나의 레벨은 메모리 소자들에 결합된 트랜지스터들을 포함하는 트랜지스터 제조 방법.
  44. 제40항에 있어서,
    트랜지스터들은 서로 결합되어 상보(complementary) 로직 디바이스들을 형성하는 트랜지스터 제조 방법.
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