JPH04188869A - 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法 - Google Patents
接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法Info
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- JPH04188869A JPH04188869A JP2318753A JP31875390A JPH04188869A JP H04188869 A JPH04188869 A JP H04188869A JP 2318753 A JP2318753 A JP 2318753A JP 31875390 A JP31875390 A JP 31875390A JP H04188869 A JPH04188869 A JP H04188869A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/8083—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体記憶装置およびその製造方法に関し
、特に、接合型電界効果トランジスタとキャパシタとを
含む半導体記憶装置、たとえばダイナミック・ランダム
・アクセス・メモリおよびその製造ｈ゛法に関するもの
である。
、特に、接合型電界効果トランジスタとキャパシタとを
含む半導体記憶装置、たとえばダイナミック・ランダム
・アクセス・メモリおよびその製造ｈ゛法に関するもの
である。
［従来の技術］
近年、半導体記憶装置はコンピュータなどの情報機器の
目覚しい普及によってその雪要が急速に拡大している。
目覚しい普及によってその雪要が急速に拡大している。
さらに、機能的には大規模な記憶容量を有し、かつ高速
動作が可能なものか要求されている。このような背景の
下に、半導体記憶装置においては高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。
動作が可能なものか要求されている。このような背景の
下に、半導体記憶装置においては高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。
半導体記憶装置のうち、記憶情報のランダムな人出力か
可能なものにＤＲＡＭ （ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）かある。一般に、
ＤＲＡＭは多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との人出力に必要な周辺回路と
から構成されている。
可能なものにＤＲＡＭ （ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）かある。一般に、
ＤＲＡＭは多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との人出力に必要な周辺回路と
から構成されている。
第１３図は、−船釣なり ＲＡ Ｍの構成を示すブロッ
ク図である。第１３図を参照して、Ｄ ＲＡ Ｍ２Ｏは
、メモリセルアレイ５１と、ロウアンドカラムアドレス
バッファ５２と、ロウデコーダ５３およびカラムデコー
ダ５４と、センスリフレッシュアンプ５５と、データイ
ンバッファ５６およびデータアウトバッファ５７と、ク
ロックジェネレータ５８とを含む。メモリセルアレイ５
１は、記憶情報のデータ信号を蓄積するためのものであ
る。
ク図である。第１３図を参照して、Ｄ ＲＡ Ｍ２Ｏは
、メモリセルアレイ５１と、ロウアンドカラムアドレス
バッファ５２と、ロウデコーダ５３およびカラムデコー
ダ５４と、センスリフレッシュアンプ５５と、データイ
ンバッファ５６およびデータアウトバッファ５７と、ク
ロックジェネレータ５８とを含む。メモリセルアレイ５
１は、記憶情報のデータ信号を蓄積するためのものであ
る。
ロウアンドカラムアドレスバッファ５２は、単位記憶回
路を構成するメモリセルを選択するだめのアドレス信号
Ａ。−Ａ９を外部から受けるためのものである。ロウデ
コーダ５３およびカラムデコーダ５４は、そのアドレス
信号を解読することによりメモリセルを指定するための
ものである。センスリフレッシュアンプ５５は、指定さ
れたメモリセルに蓄積された信号を増幅して読出すため
のものである。データインバッファ５６およびデータア
ウトバッファ５７は、データ入出力のためのものである
。クロックジェネレータ５８は、各部への制御信号とな
るクロック信号を発生する。
路を構成するメモリセルを選択するだめのアドレス信号
Ａ。−Ａ９を外部から受けるためのものである。ロウデ
コーダ５３およびカラムデコーダ５４は、そのアドレス
信号を解読することによりメモリセルを指定するための
ものである。センスリフレッシュアンプ５５は、指定さ
れたメモリセルに蓄積された信号を増幅して読出すため
のものである。データインバッファ５６およびデータア
ウトバッファ５７は、データ入出力のためのものである
。クロックジェネレータ５８は、各部への制御信号とな
るクロック信号を発生する。
半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記ω、情報を蓄積するだめのメモ？ノセル
がマトリックス状に複数個配列されて形成されている。
５１は、単位記ω、情報を蓄積するだめのメモ？ノセル
がマトリックス状に複数個配列されて形成されている。
第１４図は、メモリセルアレイ５１を構成するメモリセ
ルの４ビット分の等価回路を示す図である。メモリセル
アレイ５１は行方向に平行に延びた複数本のワード線Ｗ
Ｌと、列方向に平行に延びた複数のビット線対ＢＬ、Ｂ
Ｌとを備えている。ワード線ＷＬとビット線ＢＬ、ＢＬ
との交差部近傍にはメモリセルＭが形成されている。図
示されたメモリセルＭは、１個のＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）ｈラン
ジスタＴｒと１個のキャパシタＣとからなる。すなわち
、各メモリセルは、いわゆる１トランジスタ１キヤパシ
タ型のメモリセルを示している。このタイプのメモリセ
ルはその構造が簡単なため、メモリセルアレイの集積度
を向上させることが容易であり、大容量のＤＲＡＭに広
く用いられている。なお、第１４図に示されたような１
対のビット線ＢＬ、ＢＬがセンスアンプに対して平行に
配置されたものを折返しビット線方式と称する。
ルの４ビット分の等価回路を示す図である。メモリセル
アレイ５１は行方向に平行に延びた複数本のワード線Ｗ
Ｌと、列方向に平行に延びた複数のビット線対ＢＬ、Ｂ
Ｌとを備えている。ワード線ＷＬとビット線ＢＬ、ＢＬ
との交差部近傍にはメモリセルＭが形成されている。図
示されたメモリセルＭは、１個のＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）ｈラン
ジスタＴｒと１個のキャパシタＣとからなる。すなわち
、各メモリセルは、いわゆる１トランジスタ１キヤパシ
タ型のメモリセルを示している。このタイプのメモリセ
ルはその構造が簡単なため、メモリセルアレイの集積度
を向上させることが容易であり、大容量のＤＲＡＭに広
く用いられている。なお、第１４図に示されたような１
対のビット線ＢＬ、ＢＬがセンスアンプに対して平行に
配置されたものを折返しビット線方式と称する。
第１３図を参照して、データはＮ（−ｎＸｍ）ビットの
メモリセルアレイ５１に蓄積される。読出し／書込みを
行なおうとするメモリセルに関するアドレス情報は、ロ
ウアンドカラムアドレスバッファ５２に保存され、ロウ
デコーダ５３による特定のワード線の選択（０本のワー
ド線のうち、１本のワード線の選択）によってｍビット
のメモリセルがビット線を介してセンスリフレッシュア
ンプ５５に結合される。次に、カラムデコーダ５４によ
る特定のビット線の選択（ｍ本のビット線のうち、１本
のビット線の選択）によって、その中の１個のセンスリ
フレッシュアンプか入出力回路に結合され、制御回路の
指令に従って読出しあるいは書込みが行なわれる。
メモリセルアレイ５１に蓄積される。読出し／書込みを
行なおうとするメモリセルに関するアドレス情報は、ロ
ウアンドカラムアドレスバッファ５２に保存され、ロウ
デコーダ５３による特定のワード線の選択（０本のワー
ド線のうち、１本のワード線の選択）によってｍビット
のメモリセルがビット線を介してセンスリフレッシュア
ンプ５５に結合される。次に、カラムデコーダ５４によ
る特定のビット線の選択（ｍ本のビット線のうち、１本
のビット線の選択）によって、その中の１個のセンスリ
フレッシュアンプか入出力回路に結合され、制御回路の
指令に従って読出しあるいは書込みが行なわれる。
第１４図を参照して、ＭＯＳトランジスタＴｒのゲート
電極はワード線ＷＬに接続され、一方のソース／ドレイ
ン電極はキャパシタＣの一方の電極につながれ、他方の
ソース／ドレイン電極はビット線ＢＬに接続されている
。データの書込み時には、ワード線ＷＬに所定の電圧が
印加されることによってＭＯＳトランジスタＴｒか導通
するので、ビット線ＢＬに印加された電荷かキャパシタ
Ｃに蓄えられる。一方、データの読出し時には、ワード
線ＷＬに所定の電圧か印加されることによってＭＯＳト
ランジスタＴｒが導通するので、キャパシタＣに蓄えら
れていた電荷かビット線ＢＬを介して取出される。
電極はワード線ＷＬに接続され、一方のソース／ドレイ
ン電極はキャパシタＣの一方の電極につながれ、他方の
ソース／ドレイン電極はビット線ＢＬに接続されている
。データの書込み時には、ワード線ＷＬに所定の電圧が
印加されることによってＭＯＳトランジスタＴｒか導通
するので、ビット線ＢＬに印加された電荷かキャパシタ
Ｃに蓄えられる。一方、データの読出し時には、ワード
線ＷＬに所定の電圧か印加されることによってＭＯＳト
ランジスタＴｒが導通するので、キャパシタＣに蓄えら
れていた電荷かビット線ＢＬを介して取出される。
近年、半導体記憶装置の進歩は目見しく、高集積化・高
密度化に伴い、その中に形成される各半導体素子パター
ンの微細化が急速に進んでいる。
密度化に伴い、その中に形成される各半導体素子パター
ンの微細化が急速に進んでいる。
高速でしかも小型、大容量の半導体記憶装置への要求は
強い。それらの要求を実現するために、各半導体素子の
パターンはますます微細化されることか不可欠となって
きている。特に、上述のようなり ＲＡ Ｍにおけるメ
モリセルはその代表例である。トランジスタやキャパシ
タ等の各素子単体の寸法を小さくするたけでなく、それ
らから構成されるメモリセルの寸法を小さくして、半導
体基板の占有面積の低減を図ることか必要となっている
。
強い。それらの要求を実現するために、各半導体素子の
パターンはますます微細化されることか不可欠となって
きている。特に、上述のようなり ＲＡ Ｍにおけるメ
モリセルはその代表例である。トランジスタやキャパシ
タ等の各素子単体の寸法を小さくするたけでなく、それ
らから構成されるメモリセルの寸法を小さくして、半導
体基板の占有面積の低減を図ることか必要となっている
。
このメモリセル領域の占有面積の低減を図るために各種
のメモリセル構造の開発か活発に行なわれている。
のメモリセル構造の開発か活発に行なわれている。
従来の１メガビツトのＤ ＲＡ ｋｌにおいては、メモ
リセルを構成するキャパシタおよびトランジスタは半導
体基板主表面の平面部分に配置されていた。しかしなが
ら、１メガビツトから４メガビツト、１６メガビツト、
６４メガビツトと集積度を向上させていくならば、１個
のメモリセルあたりの半導体基板の占有面積の縮小を図
らなければならなかった。キャパシタ面積の縮小におい
ては、キャパシタの容量値かある一定値以上必要である
ので、その縮小には限界があった。その容量値は、Ｄ
ＲＡ Ｍのパッケージ等に含まれるアルファ粒子によっ
て半導体基板内に電子−正孔対が発生ずることにより生
じる回路の誤動作、いわゆるソフトエラーを防止するた
めに最小でも４０ｆＦ程度、必要であった。一方、絶縁
ゲート型電界効果ｌ・ランジスタのチャネル領域におい
ては、チャネル基の縮小に伴うしきい値電圧の低下やチ
ャネル基に対するしきい値電圧の変化が大きくなる現象
を引起すショートチャネル効果、チャネル幅か短くなる
に従い、チャネル鎖酸下の空乏層の幅方向への広かりに
より、しきい値電圧か上昇するナローチャネル効果が生
じてくる。さらに、トレイン領域端部のピンチオフ領域
においてはインパクトイオン化によって発生したホット
キャリアによりトランジスタの特性が長期的に劣化する
という信頼性上の問題が引き起こされる。このようなチ
ャネル領域における問題のため、チャネル基とチャネル
幅を１μｍ以下にすることは困難であった。
リセルを構成するキャパシタおよびトランジスタは半導
体基板主表面の平面部分に配置されていた。しかしなが
ら、１メガビツトから４メガビツト、１６メガビツト、
６４メガビツトと集積度を向上させていくならば、１個
のメモリセルあたりの半導体基板の占有面積の縮小を図
らなければならなかった。キャパシタ面積の縮小におい
ては、キャパシタの容量値かある一定値以上必要である
ので、その縮小には限界があった。その容量値は、Ｄ
ＲＡ Ｍのパッケージ等に含まれるアルファ粒子によっ
て半導体基板内に電子−正孔対が発生ずることにより生
じる回路の誤動作、いわゆるソフトエラーを防止するた
めに最小でも４０ｆＦ程度、必要であった。一方、絶縁
ゲート型電界効果ｌ・ランジスタのチャネル領域におい
ては、チャネル基の縮小に伴うしきい値電圧の低下やチ
ャネル基に対するしきい値電圧の変化が大きくなる現象
を引起すショートチャネル効果、チャネル幅か短くなる
に従い、チャネル鎖酸下の空乏層の幅方向への広かりに
より、しきい値電圧か上昇するナローチャネル効果が生
じてくる。さらに、トレイン領域端部のピンチオフ領域
においてはインパクトイオン化によって発生したホット
キャリアによりトランジスタの特性が長期的に劣化する
という信頼性上の問題が引き起こされる。このようなチ
ャネル領域における問題のため、チャネル基とチャネル
幅を１μｍ以下にすることは困難であった。
そこで、上述のような問題の発生を回避し、高密度化、
高集積化をさらに進めるために、１トランジスタ・１キ
ヤパシタのダイナミック・メモリセルにおいてキャパシ
タ用トレンチ側壁部に縦型のトランジスタか形成された
ものが、ＩＥＤＭＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｐ、７１４〜７１．７．Ｄｅｃｅｍｂｅｒ １〜
４．１９８５゜“Ａ ＴＲＥＮＣＨＴＲＡＮＳＩＳＴ
ＯＲＣＲＯ５Ｓ−ＰＯＩＮＴ ＤＲＡＭ ＣＥＬＬ／
”に開示されている。この文献によれば、Ｄ ＲＡ Ｍ
におけるメモリセル全体をトレンチ内に埋め込んでいる
ため、山角面積の低減を図る上では最も白゛利な構造か
示されている。第１５図はそのようなりＲＡＭを示す平
面図、第１６図は第１５図のＸ■−ＸＶＩ線における断
面構造を示す部分断面図である。
高集積化をさらに進めるために、１トランジスタ・１キ
ヤパシタのダイナミック・メモリセルにおいてキャパシ
タ用トレンチ側壁部に縦型のトランジスタか形成された
ものが、ＩＥＤＭＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｐ、７１４〜７１．７．Ｄｅｃｅｍｂｅｒ １〜
４．１９８５゜“Ａ ＴＲＥＮＣＨＴＲＡＮＳＩＳＴ
ＯＲＣＲＯ５Ｓ−ＰＯＩＮＴ ＤＲＡＭ ＣＥＬＬ／
”に開示されている。この文献によれば、Ｄ ＲＡ Ｍ
におけるメモリセル全体をトレンチ内に埋め込んでいる
ため、山角面積の低減を図る上では最も白゛利な構造か
示されている。第１５図はそのようなりＲＡＭを示す平
面図、第１６図は第１５図のＸ■−ＸＶＩ線における断
面構造を示す部分断面図である。
第１５図を参照して、複数本のビット線を兼ねるｎ＋不
純物領域１０３と、複数本のワード線を兼ねるゲート電
極１０５とか互いに直交するように配置されている。ビ
ット線とワード線との交差部にはトレンチ１０１か形成
されている。このトレンチ１０１に各メモリセルＭか形
成されている。
純物領域１０３と、複数本のワード線を兼ねるゲート電
極１０５とか互いに直交するように配置されている。ビ
ット線とワード線との交差部にはトレンチ１０１か形成
されている。このトレンチ１０１に各メモリセルＭか形
成されている。
第１６図を参照して、ｐ型シリコン基板１０２の主表面
上で分離酸化膜１１０によって素子分離されたメモリセ
ルＭが形成されている。このメモリセルＭは、ｎチャネ
ルＭＯＳトランジスタとキャパシタとから構成されてい
る。０チャネルＭＯＳトランジスタは、トレイン／ソー
ス領域を構成するｎ＋＋純物領域１．０３，１０４と、
それらの間に設けられたチャネル領域１０６と、チャネ
ル領域１０６の上にゲート酸化膜１．０５ ａを介在さ
せて形成されたケート電極１０５とを有する。このチャ
ネル領域１０６は、シリコン基板１０２の主表面上に形
成されたゲート酸化膜１０５ａの外周でトレンチの側壁
部に沿って存在している。キャバンタハ、ｎチャネルＭ
ＯＳトランンスタを構成するｎ＋不不純物職域１０４接
続するように形成されたキャパシタ電極１２０と、キャ
パシタ酸化膜１３０と、ｐ型シリコン基＆ ’ｌ ０２
とからなる。
上で分離酸化膜１１０によって素子分離されたメモリセ
ルＭが形成されている。このメモリセルＭは、ｎチャネ
ルＭＯＳトランジスタとキャパシタとから構成されてい
る。０チャネルＭＯＳトランジスタは、トレイン／ソー
ス領域を構成するｎ＋＋純物領域１．０３，１０４と、
それらの間に設けられたチャネル領域１０６と、チャネ
ル領域１０６の上にゲート酸化膜１．０５ ａを介在さ
せて形成されたケート電極１０５とを有する。このチャ
ネル領域１０６は、シリコン基板１０２の主表面上に形
成されたゲート酸化膜１０５ａの外周でトレンチの側壁
部に沿って存在している。キャバンタハ、ｎチャネルＭ
ＯＳトランンスタを構成するｎ＋不不純物職域１０４接
続するように形成されたキャパシタ電極１２０と、キャ
パシタ酸化膜１３０と、ｐ型シリコン基＆ ’ｌ ０２
とからなる。
このキャパシタ電極１２０はｐ型シリコン基板］０２に
形成されたトレンチ内に埋め込まれたポリシリコン層か
らなる。ｎ＋＋純物領域１０４はキャパシタ電極］２０
の周囲上においてリング状に設けられている。ｎチャネ
ルＭＯＳトランジスタを構成するゲート電極１．０５は
ｎ＋ポリシリコン層からなり、ワード線を兼ねている。
形成されたトレンチ内に埋め込まれたポリシリコン層か
らなる。ｎ＋＋純物領域１０４はキャパシタ電極］２０
の周囲上においてリング状に設けられている。ｎチャネ
ルＭＯＳトランジスタを構成するゲート電極１．０５は
ｎ＋ポリシリコン層からなり、ワード線を兼ねている。
コノヨウニして、第１６図に示されるメモリセルにおい
ては、キャパシタ用に設けられたドレインの側壁部に縦
型のｎチャネルＭＯ５ｈランアスクが形成されている。
ては、キャパシタ用に設けられたドレインの側壁部に縦
型のｎチャネルＭＯ５ｈランアスクが形成されている。
言換えれば、１個のトレンチの中にキャパシタと絶縁ケ
ート型電界効果トランジスタが縦方向に並べられて配置
されている。
ート型電界効果トランジスタが縦方向に並べられて配置
されている。
したかって、キヤバンク項域のほとんどはトレンチの側
壁に配置され、絶縁ケート型電界効果トランジスタのチ
ャネル領域は完全にトレンチの側壁のみに配置されてい
る。これによって、ｎチャネルＭＯＳトランジスタか基
板の主面を甲面的に占める面積の縮小が図られている。
壁に配置され、絶縁ケート型電界効果トランジスタのチ
ャネル領域は完全にトレンチの側壁のみに配置されてい
る。これによって、ｎチャネルＭＯＳトランジスタか基
板の主面を甲面的に占める面積の縮小が図られている。
その結果、メモリセルの集積度の向上か図られている。
トランジスタ自体を小型化せずに、たとえば、チャネル
領域をトレンチの側壁部に形成することによってトラン
ジスタの性能維持が図られている。
領域をトレンチの側壁部に形成することによってトラン
ジスタの性能維持が図られている。
第１６図に示されるメモリセルにおいては、キャパシタ
面積と絶縁ゲート型電界効果トランジスタのチャネル長
は、トレンチを深く形成することにより拡大され得る。
面積と絶縁ゲート型電界効果トランジスタのチャネル長
は、トレンチを深く形成することにより拡大され得る。
さらに、情報電荷蓄積領域としてのキャパシタ電極１２
０はトレンチの内部に配置されているため、アルファ粒
子によって半導体基板内に発生した電子−正孔女・１の
影響を受は難くなり、ソフトエラーに対して強くなって
いる。
０はトレンチの内部に配置されているため、アルファ粒
子によって半導体基板内に発生した電子−正孔女・１の
影響を受は難くなり、ソフトエラーに対して強くなって
いる。
このため、キャパシタ容量値は甲導体括板内に情報電荷
蓄積領域を配置した場合に比へて低容量で済むようにな
っている。
蓄積領域を配置した場合に比へて低容量で済むようにな
っている。
［発明が解決しようとする課題］
しかしなから、第１６図に示されたメモリセルの構造に
よれば、絶縁ゲート型電界効果トランジスタかトレンチ
の側壁部に形成される。そのため、ゲート長を制御する
ことが製造プロセスにおいて非常に困難である。その結
果、各メモリセルにおいてゲート長のばらつきが大きく
なる可能性がある。第１６図に示されるメモリセルの構
造においては、絶縁ゲート型電界効果トランジスタのゲ
ート長は、ｐ型シリコン基板１０２のエツチング深さ、
キャパシタ電極１２０を形成するときのポリシリコン層
のエツチング量等によってばらつく。
よれば、絶縁ゲート型電界効果トランジスタかトレンチ
の側壁部に形成される。そのため、ゲート長を制御する
ことが製造プロセスにおいて非常に困難である。その結
果、各メモリセルにおいてゲート長のばらつきが大きく
なる可能性がある。第１６図に示されるメモリセルの構
造においては、絶縁ゲート型電界効果トランジスタのゲ
ート長は、ｐ型シリコン基板１０２のエツチング深さ、
キャパシタ電極１２０を形成するときのポリシリコン層
のエツチング量等によってばらつく。
このように、ゲート長のばらつきか大きくなると、絶縁
ゲート型電界効果トランジスタの電流駆動能力がばらつ
き、その結果、スイッチング速度のばらつきか大きくな
るという問題点があった。
ゲート型電界効果トランジスタの電流駆動能力がばらつ
き、その結果、スイッチング速度のばらつきか大きくな
るという問題点があった。
また、第１６図に示されたメモリセルの構造は、ｐ型シ
リコン基板１０２がセルプレート電極となる、いわゆる
基板セルプレート型メモリセルである。そのため、この
構造においては、ｐ型シリコン基板１０２の雑音か直接
セルプレート電位の変動となり、メモリセルの雑音に対
する余裕を低下させてしまう。言換えれば、ストレージ
ノートとセルプレートとの電位差の変動が雑音の影曽に
より小さくなるため、キャパシタに蓄積される電荷量を
減少させるおそれかある。さらに、基板セルプレート型
メモリセルでは、所定の基板電位古人なる電位をセルプ
レートに印加することができないので、キャパシタ誘電
体膜１３０にかがる電界強度を減するようにセルプレー
ト電位を調整することができない。
リコン基板１０２がセルプレート電極となる、いわゆる
基板セルプレート型メモリセルである。そのため、この
構造においては、ｐ型シリコン基板１０２の雑音か直接
セルプレート電位の変動となり、メモリセルの雑音に対
する余裕を低下させてしまう。言換えれば、ストレージ
ノートとセルプレートとの電位差の変動が雑音の影曽に
より小さくなるため、キャパシタに蓄積される電荷量を
減少させるおそれかある。さらに、基板セルプレート型
メモリセルでは、所定の基板電位古人なる電位をセルプ
レートに印加することができないので、キャパシタ誘電
体膜１３０にかがる電界強度を減するようにセルプレー
ト電位を調整することができない。
Ｍ、Ｋｕｍａｎｏｙａ ｅｔ ａｌ、 は、ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａ
ｔｅ （、ｒｒｃｕｉｔｓ、 ｖｏｌ、 ５
Ｃ−２０、Ｎｏ、５．ｐｐ、９０９−９１３．Ｏｃｔ。
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａ
ｔｅ （、ｒｒｃｕｉｔｓ、 ｖｏｌ、 ５
Ｃ−２０、Ｎｏ、５．ｐｐ、９０９−９１３．Ｏｃｔ。
１９８５ ”Ａ Ｒｅ１ｉａｂｌｅ ］−
Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ ａ Ｍ
ｕｌｔｉ−Ｂｉｔ−Ｔｅｓｔ Ｍｏｄｅ’において、
基板電位Ｖｓｓ（ＯＶ）と異なる電位Ｖ。ｃ／２ （２
Ｖ）をセルプレートに与えることによってキャパシタ誘
電体膜にかかる電界強度か低減され（Ｖｃｃは電源電圧
を示し、“Ｈ”レヘルと“Ｌ″レベル信号電位はそれぞ
れ４ＶとＯＶである）、これによってメモリセルの信頼
性か高められることを報告している。すなわち、キャパ
シタ誘電体膜は、セルプレートに基板電位ＶＳＳか与え
られているときに４Ｖの電界強度に耐えなければならな
いのに対して、セルプレートに■。ｃ／２が与えられて
いるときには２ｖの電界強度に耐えればよいことになる
。したかって、セルプレートに基板電位が与えられる場
合にはより厚いキャパシタ誘電体膜を必要とし、その厚
いキャパシタ誘電体膜はＤＲＡＭの高集積化にとって好
ましくないものである。
Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ ａ Ｍ
ｕｌｔｉ−Ｂｉｔ−Ｔｅｓｔ Ｍｏｄｅ’において、
基板電位Ｖｓｓ（ＯＶ）と異なる電位Ｖ。ｃ／２ （２
Ｖ）をセルプレートに与えることによってキャパシタ誘
電体膜にかかる電界強度か低減され（Ｖｃｃは電源電圧
を示し、“Ｈ”レヘルと“Ｌ″レベル信号電位はそれぞ
れ４ＶとＯＶである）、これによってメモリセルの信頼
性か高められることを報告している。すなわち、キャパ
シタ誘電体膜は、セルプレートに基板電位ＶＳＳか与え
られているときに４Ｖの電界強度に耐えなければならな
いのに対して、セルプレートに■。ｃ／２が与えられて
いるときには２ｖの電界強度に耐えればよいことになる
。したかって、セルプレートに基板電位が与えられる場
合にはより厚いキャパシタ誘電体膜を必要とし、その厚
いキャパシタ誘電体膜はＤＲＡＭの高集積化にとって好
ましくないものである。
第１６図に示されるメモリセルの構造においては、セル
プレート電極の電位は、ｐ型シリコン基板１０２に印加
される負の電位となるため、キャパシタ誘電体膜にかか
る電圧をＶｃｃ／２にする上述の方式を適用することか
できないという問題点かあった。
プレート電極の電位は、ｐ型シリコン基板１０２に印加
される負の電位となるため、キャパシタ誘電体膜にかか
る電圧をＶｃｃ／２にする上述の方式を適用することか
できないという問題点かあった。
一方、米国特許筒４．４２３．４９０号には接合型電界
効果トランジスタを用いたＤ ＲＡ Ｍか開示されてい
る。この米国特許には、高集積化、占。
効果トランジスタを用いたＤ ＲＡ Ｍか開示されてい
る。この米国特許には、高集積化、占。
密度化を図るための接合型電界効果トランジスタを含む
Ｄ ＲＡ Ｍの構造は開示されていない。
Ｄ ＲＡ Ｍの構造は開示されていない。
そこで、この発明の目的は、上述のような問題点を解消
することてあり、各メモリセルにおいてトランジスタ特
性のばらつきが生ぜず、セルプレート電極と半導体基板
とか独立した構造を白°するとともに、メモリセルの高
集積化、高密度化を図ることである。
することてあり、各メモリセルにおいてトランジスタ特
性のばらつきが生ぜず、セルプレート電極と半導体基板
とか独立した構造を白°するとともに、メモリセルの高
集積化、高密度化を図ることである。
［課題を解決するための手段コ
この発明の１つの局面に従った半導体記憶装置は、半導
体基板と、第１導電型の半導体層と、接合型電界効果ト
ランジスタと、キャパシタとを備える。半導体基板は主
表面を有する。第１導電型の甲導体層は、半導体基板の
主表面から延びかつ頂面と側壁面を有する柱状部を含み
、半導体基板の主表面上に形成されている。接合型電界
効果トランジスタは柱状部に形成されている。キャパシ
タは柱状部の頂面上に形成されている。接合型電界効果
トランジスタは、導電層と、ゲート電極とを含む。導電
層は柱状部の側壁面に形成されている。ゲート電極は導
電層に電気的に接触するように形成されている。キャパ
シタは第１電極と、誘電体膜と、第２電極とを含む。第
１電極は柱状部の頂面に電気的に接触するように形成さ
れている。
体基板と、第１導電型の半導体層と、接合型電界効果ト
ランジスタと、キャパシタとを備える。半導体基板は主
表面を有する。第１導電型の甲導体層は、半導体基板の
主表面から延びかつ頂面と側壁面を有する柱状部を含み
、半導体基板の主表面上に形成されている。接合型電界
効果トランジスタは柱状部に形成されている。キャパシ
タは柱状部の頂面上に形成されている。接合型電界効果
トランジスタは、導電層と、ゲート電極とを含む。導電
層は柱状部の側壁面に形成されている。ゲート電極は導
電層に電気的に接触するように形成されている。キャパ
シタは第１電極と、誘電体膜と、第２電極とを含む。第
１電極は柱状部の頂面に電気的に接触するように形成さ
れている。
誘電体膜は第１電極の上に形成されている。第２電極は
誘電体膜の上に形成されている。
誘電体膜の上に形成されている。
この発明のもう１つの局面に従った半導体記憶装置の製
造方法によれば、ます、半導体基板の主表面上に、その
半導体基板の主表面から延びかつ頂面と側壁面を有する
柱状部を含む第１導電型の半導体層か形成される。その
柱状部の側壁面には導電層が形成される。ゲート電極は
導電層に電気的に接触するように形成される。第１電極
はその柱状部の頂面に電気的に接触するように形成され
る。誘電体膜は第１電極の上に形成される。第２電極は
誘電体膜の上に形成される。
造方法によれば、ます、半導体基板の主表面上に、その
半導体基板の主表面から延びかつ頂面と側壁面を有する
柱状部を含む第１導電型の半導体層か形成される。その
柱状部の側壁面には導電層が形成される。ゲート電極は
導電層に電気的に接触するように形成される。第１電極
はその柱状部の頂面に電気的に接触するように形成され
る。誘電体膜は第１電極の上に形成される。第２電極は
誘電体膜の上に形成される。
［作用］
この発明においては、４も導体基板の主表面から延びる
ように第１導電型の半導体層の柱状部か形成されている
。この柱状部に接合型電界効果トランジスタか形成され
る。そのため、接合型電界効果トランジスタのゲート長
は柱状部の長さによって定められる。そのゲート長は第
１導電型の半導体層のエツチング深さのみによって容易
に制御され得る。したがって、トランジスタ特性のばら
つきは抑制される。また、第１導電型の半導体層の柱状
部の側壁面に沿ってゲート電極か形成される。
ように第１導電型の半導体層の柱状部か形成されている
。この柱状部に接合型電界効果トランジスタか形成され
る。そのため、接合型電界効果トランジスタのゲート長
は柱状部の長さによって定められる。そのゲート長は第
１導電型の半導体層のエツチング深さのみによって容易
に制御され得る。したがって、トランジスタ特性のばら
つきは抑制される。また、第１導電型の半導体層の柱状
部の側壁面に沿ってゲート電極か形成される。
そのため、縦方向にチャネル領域が形成されるので、極
端に短いチャネル長を有する電界効果トランジスタが構
成されることはない。
端に短いチャネル長を有する電界効果トランジスタが構
成されることはない。
さらに、絶縁ゲート型電界効果トランジスタにおけるホ
ットキャリア現象による影響は、トレイン領域端部のピ
ンチオフ領域（高電界領域）においてインパクトイオン
化によるホットエレクトロンか発生し、これか絶縁ケー
トにおける絶縁膜にトラップされることにより、トラン
ジスタ特性か長期的に劣化する二とである。一方、本発
明の接合型電界効果トランジスタにおいても、トランジ
スタがオンからオフ、オフからオンに変化する際にホッ
トキャリア現象が発生し、ホットエレクトロンが発生す
る。しかしながら、接合型電界効果トランジスタにおい
ては絶縁膜か存在しないため、ホットエレクトロンの絶
縁膜へのトラップによるトランジスタ特性の劣化という
影響は存在しない。
ットキャリア現象による影響は、トレイン領域端部のピ
ンチオフ領域（高電界領域）においてインパクトイオン
化によるホットエレクトロンか発生し、これか絶縁ケー
トにおける絶縁膜にトラップされることにより、トラン
ジスタ特性か長期的に劣化する二とである。一方、本発
明の接合型電界効果トランジスタにおいても、トランジ
スタがオンからオフ、オフからオンに変化する際にホッ
トキャリア現象が発生し、ホットエレクトロンが発生す
る。しかしながら、接合型電界効果トランジスタにおい
ては絶縁膜か存在しないため、ホットエレクトロンの絶
縁膜へのトラップによるトランジスタ特性の劣化という
影響は存在しない。
また、柱状の頂面に接続された第１電極が情報電荷蓄積
領域とされ、その第１電極の上に誘電体膜を介して接続
された第２電極かセルプレート電極とされる。そのため
、半導体基板に対してセルプレート電極が独立した構造
となっている。その結果、セルプレート電極の電位が半
導体基板の雑音の影響を受けることかない。これにより
、メモリセルの雑音に対する余裕の低下が回避され得る
。
領域とされ、その第１電極の上に誘電体膜を介して接続
された第２電極かセルプレート電極とされる。そのため
、半導体基板に対してセルプレート電極が独立した構造
となっている。その結果、セルプレート電極の電位が半
導体基板の雑音の影響を受けることかない。これにより
、メモリセルの雑音に対する余裕の低下が回避され得る
。
したがって、各メモリセルにおけるトランジスタ特性の
ばらつきを生じさせることなく、セルプレート電極が半
導体基板の雑音によってその電位が変動することがない
ようにメモリセルの高集積化、高密度化を図ることが可
能になる。
ばらつきを生じさせることなく、セルプレート電極が半
導体基板の雑音によってその電位が変動することがない
ようにメモリセルの高集積化、高密度化を図ることが可
能になる。
［実施例］
第１図は、この発明の一実施例による半導体記憶装置と
してＤ ＲＡ Ｆｖｌの１個のメモリセル部分を示す斜
視図である。第２図は、この発明のメモリセルＭの折返
しビット線方式に従った平面的配置を示す平面図である
。第３図は第２図のＩＩＩ−Ｉ線における断面図である
。第４図は第２図のＴＶ−ＴＶ線における断面図である
。
してＤ ＲＡ Ｆｖｌの１個のメモリセル部分を示す斜
視図である。第２図は、この発明のメモリセルＭの折返
しビット線方式に従った平面的配置を示す平面図である
。第３図は第２図のＩＩＩ−Ｉ線における断面図である
。第４図は第２図のＴＶ−ＴＶ線における断面図である
。
第１図を参照して、単結晶シリコン基板１の上にはｐ型
車結晶シリコン層（エピタキシャル層）からなるビット
線３かＸ軸方向に延びるように形成されている。ビット
線３の表面には円柱型の凸形状の柱状層１２が形成され
ている。この凸形状の柱状層１２を挾むように、厚い分
離絶縁膜１０がＸ軸方向に延びるように形成されている
。この分離絶縁膜１０は熱酸化によって形成された比較
的厚いシリコン酸化膜からなる。分離絶縁膜１０のＦ層
にはｎ型の不純物拡散領域からなるチャネルカット層（
反転防止領域）１１が形成されている。このチャネルカ
ット層１１は単結晶シリコン基板１の表面に達するよう
に１１３成されている。ワード線５は、円柱型の凸形状
の柱状層１２の側壁を囲み、Ｘ軸方向に延びるように配
置されている。
車結晶シリコン層（エピタキシャル層）からなるビット
線３かＸ軸方向に延びるように形成されている。ビット
線３の表面には円柱型の凸形状の柱状層１２が形成され
ている。この凸形状の柱状層１２を挾むように、厚い分
離絶縁膜１０がＸ軸方向に延びるように形成されている
。この分離絶縁膜１０は熱酸化によって形成された比較
的厚いシリコン酸化膜からなる。分離絶縁膜１０のＦ層
にはｎ型の不純物拡散領域からなるチャネルカット層（
反転防止領域）１１が形成されている。このチャネルカ
ット層１１は単結晶シリコン基板１の表面に達するよう
に１１３成されている。ワード線５は、円柱型の凸形状
の柱状層１２の側壁を囲み、Ｘ軸方向に延びるように配
置されている。
ワード線５とビット線３との交差部の柱状層１２の部分
にメモリセルＭが配置されている。第１図には、柱状層
１２の上面１２ａに接続するように形成されたストレー
ジノード８のみが示されている。
にメモリセルＭが配置されている。第１図には、柱状層
１２の上面１２ａに接続するように形成されたストレー
ジノード８のみが示されている。
第２図、第３図および第４図を参照して、柱状層１２の
側壁部におけるｐ型車結晶シリコン層内には、ｎ型不純
物拡散領域からなるゲート拡散層１３が形成されている
。柱状層１２の側壁部を取囲み、ゲート拡散層１３に電
気的に接触するようにｎ型多結晶シリコン層からなるワ
ード線５が形成されている。柱状＊１．２の上面１２ａ
に電気的に接触するように多結晶シリコンからなるスト
レージノード８か形成されている。このストレージノー
ド８の表面上には、薄いシリコン酸化膜からなるキャパ
シタ誘電体膜９が形成されている。このキャパシタ誘電
体膜９を介してストレーンノード８に接続するように多
結晶シリコンからなるセルプレート電極２２が形成され
ている。このセルプレート電極２２の上には表面の平坦
性か良好なりＰＳＧからなる層間絶縁膜１５が形成され
ている。この層間絶縁膜１５の上にはｐ型車結晶シリコ
ン層からなるビット線３に対応する位置にアルミニウム
配線からなるビット線３ｂか形成されている。図示され
ていないか、このビット線３ｂは周辺回路部分において
ビット線３に並列接続されている。ビット線３ｂの上に
は、シリコン窒化膜からなる表面保護膜１４が形成され
ている。
側壁部におけるｐ型車結晶シリコン層内には、ｎ型不純
物拡散領域からなるゲート拡散層１３が形成されている
。柱状層１２の側壁部を取囲み、ゲート拡散層１３に電
気的に接触するようにｎ型多結晶シリコン層からなるワ
ード線５が形成されている。柱状＊１．２の上面１２ａ
に電気的に接触するように多結晶シリコンからなるスト
レージノード８か形成されている。このストレージノー
ド８の表面上には、薄いシリコン酸化膜からなるキャパ
シタ誘電体膜９が形成されている。このキャパシタ誘電
体膜９を介してストレーンノード８に接続するように多
結晶シリコンからなるセルプレート電極２２が形成され
ている。このセルプレート電極２２の上には表面の平坦
性か良好なりＰＳＧからなる層間絶縁膜１５が形成され
ている。この層間絶縁膜１５の上にはｐ型車結晶シリコ
ン層からなるビット線３に対応する位置にアルミニウム
配線からなるビット線３ｂか形成されている。図示され
ていないか、このビット線３ｂは周辺回路部分において
ビット線３に並列接続されている。ビット線３ｂの上に
は、シリコン窒化膜からなる表面保護膜１４が形成され
ている。
第５図は第４図に対応して本発明のメモリセルの動作を
示す部分断面図である。第６図は１個のメモリセルを示
す等価回路図である。第６図を参照して、メモリセルＭ
は１個の接合型電界効果トランジスタ３２とキャパシタ
３３とから構成される。キャパシタ３３はストレーンノ
ード８とセルプレート電極２２とを含む。ストレージノ
ート８は接合型電界効果トランジスタ３２の一方電極に
接続されている。接合型電界効果トランジスタ３２のゲ
ート電極はワード線５に接続される。接合型電界効果ト
ランジスタ３２の他方電極はビット線３に接続されてい
る。
示す部分断面図である。第６図は１個のメモリセルを示
す等価回路図である。第６図を参照して、メモリセルＭ
は１個の接合型電界効果トランジスタ３２とキャパシタ
３３とから構成される。キャパシタ３３はストレーンノ
ード８とセルプレート電極２２とを含む。ストレージノ
ート８は接合型電界効果トランジスタ３２の一方電極に
接続されている。接合型電界効果トランジスタ３２のゲ
ート電極はワード線５に接続される。接合型電界効果ト
ランジスタ３２の他方電極はビット線３に接続されてい
る。
第５図を参照して、今、メモリセルＭ１か選択されたも
のとする。ワード線５ｂにＯＶの電圧か印加され、ビッ
ト線３にＯＶの電圧が印加される。
のとする。ワード線５ｂにＯＶの電圧か印加され、ビッ
ト線３にＯＶの電圧が印加される。
ワード線５ａには５Ｖの電圧か印加される。このとき、
トランジスタＢはオン状態にあり、トランジスタＡはオ
フ状態にある。すなわち、トランジスタＡは柱状層１２
の中で空乏層３１が完全に広がり、そのチャネルが塞が
っている。そのため、ストレージノード８とビット線３
との間で電荷のやり取りかできなくなっている。一方、
トランジスタＢはオン状態にあり、空乏層３１の広がり
はわずかであり、チャネルが形成されている。そのため
、ストレージノード８とビット線３との間て柱状層１２
の部分を介して電荷の移動かできるようになっている。
トランジスタＢはオン状態にあり、トランジスタＡはオ
フ状態にある。すなわち、トランジスタＡは柱状層１２
の中で空乏層３１が完全に広がり、そのチャネルが塞が
っている。そのため、ストレージノード８とビット線３
との間で電荷のやり取りかできなくなっている。一方、
トランジスタＢはオン状態にあり、空乏層３１の広がり
はわずかであり、チャネルが形成されている。そのため
、ストレージノード８とビット線３との間て柱状層１２
の部分を介して電荷の移動かできるようになっている。
これにより、ＯＶの電圧に印加されたビット線３におい
て電流が矢印で示される方向に流れる。このようにして
、“Ｈｉｇｈ″レベルの信号電位かメモリセルＭ１のス
トレージノート８に保持される。
て電流が矢印で示される方向に流れる。このようにして
、“Ｈｉｇｈ″レベルの信号電位かメモリセルＭ１のス
トレージノート８に保持される。
また、ワード線５ｂにＯｖの電圧か印加され、ビット線
３に一５ｖの電圧か印加される。このとき、ワード線５
ａには５Ｖの電圧か印加されている。この場合、トラン
ジスタＢはオン状態にあり、トランジスタＡはオフ状態
にある。ビット線３において電流は矢印で示される方向
に流れることにより、ストレージノード８に“Ｌｏｗ”
レベルの信号電位が保持される。
３に一５ｖの電圧か印加される。このとき、ワード線５
ａには５Ｖの電圧か印加されている。この場合、トラン
ジスタＢはオン状態にあり、トランジスタＡはオフ状態
にある。ビット線３において電流は矢印で示される方向
に流れることにより、ストレージノード８に“Ｌｏｗ”
レベルの信号電位が保持される。
読出し時には、ワード線５ｂにＯＶの電圧が印加される
ことによって、トランジスタＢか導通するので、ストレ
ージノート８に蓄えられていた電荷がビット線３を介し
て取出される。
ことによって、トランジスタＢか導通するので、ストレ
ージノート８に蓄えられていた電荷がビット線３を介し
て取出される。
このようにして、接合型電界効果トランジスタを用いて
スイッチングが行なわれることにより、データの書込み
および読出しか行なわれる。
スイッチングが行なわれることにより、データの書込み
および読出しか行なわれる。
次に、この発明に従ったＤ ＲＡ Ｍのメモリセルの製
造方法について説明する。第７Ａ図〜第７Ｄ図はこの発
明のメモリセルの製造方法を工程順に示す平面図である
。第８Ａ図〜第８に図は、第３図に示された断面構造に
従ってこの発明のメモリセルの製造方法を工程順に示す
断面図である。第７Ａ図は第８Ｂ図に示された断面に対
応する平面配置を示している。第７Ｂ図は第８Ｅ図に示
された断面に対応する平面配置を示している。第７Ｃ図
は第８Ｇ図に示された断面に対応する平面配置を示して
いる。第７Ｄ図は第８１図に示された断面に対応する平
面配置を示している。
造方法について説明する。第７Ａ図〜第７Ｄ図はこの発
明のメモリセルの製造方法を工程順に示す平面図である
。第８Ａ図〜第８に図は、第３図に示された断面構造に
従ってこの発明のメモリセルの製造方法を工程順に示す
断面図である。第７Ａ図は第８Ｂ図に示された断面に対
応する平面配置を示している。第７Ｂ図は第８Ｅ図に示
された断面に対応する平面配置を示している。第７Ｃ図
は第８Ｇ図に示された断面に対応する平面配置を示して
いる。第７Ｄ図は第８１図に示された断面に対応する平
面配置を示している。
第８Ａ図を参照して、単結晶シリコン基板１の上にｐ型
の不純物を念む単結晶シリコン層３ａがエピタキシャル
成長により形成される。次に、比較的厚いシリコン酸化
膜がＣＶＤ法により単結晶シリコン層３ａの上に形成さ
れる。このシリコン酸化膜の上にフォトリソグラフィ技
術を用いてレジスト膜１７が互いに間隔を隔てて形成さ
れる。
の不純物を念む単結晶シリコン層３ａがエピタキシャル
成長により形成される。次に、比較的厚いシリコン酸化
膜がＣＶＤ法により単結晶シリコン層３ａの上に形成さ
れる。このシリコン酸化膜の上にフォトリソグラフィ技
術を用いてレジスト膜１７が互いに間隔を隔てて形成さ
れる。
このレジスト膜１７をマスクとして用いて、シリコン酸
化膜か除去されることにより、シリコン酸化膜１６が互
いに間隔を隔てて形成される。このシリコン酸化膜の除
去は、ＣＦ、ガスと０２ガスとを用いた反応性イオンエ
ツチング（ＲＩ Ｅ）により行なわれる。
化膜か除去されることにより、シリコン酸化膜１６が互
いに間隔を隔てて形成される。このシリコン酸化膜の除
去は、ＣＦ、ガスと０２ガスとを用いた反応性イオンエ
ツチング（ＲＩ Ｅ）により行なわれる。
第７Ａ図および第８Ｂ図を参照して、酸素プラズマを用
いてレジスト膜１７か除去される。その後、シリコン酸
化膜１６をマスクとして５ｊＣ（ｊ４系のガスを用いた
反応性イオンエツチングによりｐ型巣結晶シリコン層３
ａが選択的に除去される。これにより、ｐ型巣結晶シリ
コン層３ａに所定深さの溝が形成される。その結果、円
柱型の凸形状の柱状層１２が単結晶シリコン層３ａに間
隔を隔てて形成される。柱状層コ２は上面１２ａを有す
る。柱状層１．２ ａの平面配置は第７Ａ図に示されて
いる。
いてレジスト膜１７か除去される。その後、シリコン酸
化膜１６をマスクとして５ｊＣ（ｊ４系のガスを用いた
反応性イオンエツチングによりｐ型巣結晶シリコン層３
ａが選択的に除去される。これにより、ｐ型巣結晶シリ
コン層３ａに所定深さの溝が形成される。その結果、円
柱型の凸形状の柱状層１２が単結晶シリコン層３ａに間
隔を隔てて形成される。柱状層コ２は上面１２ａを有す
る。柱状層１．２ ａの平面配置は第７Ａ図に示されて
いる。
第８Ｃ図を参照して、全面に熱酸化処理を施すことによ
り、比較的薄いシリコン酸化膜１８か形成される。この
シリコン酸化膜１８の上には、ＣＶＤ法を用いて比較的
薄いシリコン窒化膜１９か形成される。次に、素子分離
領域以外のｐ型車結晶シリコン層３ａの表向か３層レジ
ストプロセスを用いてレジスト膜１７によって覆われる
。言換えれば、このレジスト膜コアはビット線形成領域
のみに形成される。
り、比較的薄いシリコン酸化膜１８か形成される。この
シリコン酸化膜１８の上には、ＣＶＤ法を用いて比較的
薄いシリコン窒化膜１９か形成される。次に、素子分離
領域以外のｐ型車結晶シリコン層３ａの表向か３層レジ
ストプロセスを用いてレジスト膜１７によって覆われる
。言換えれば、このレジスト膜コアはビット線形成領域
のみに形成される。
第８Ｄ図を参照して、ＣＦ、ガスとＯ，ガスによるプラ
ズマエツチングを用いて、シリコン窒化膜］９が選択的
に除去される。引続いて弗酸処理を施すことにより、シ
リコン酸化膜］８か選択的に除去される。その後、レジ
スト膜１７が酸素プラズマにより除去される。次にシリ
コン窒化膜１９をマスクにしてイオン注入法を用いてｎ
型不純物が単結晶シリコン基板１の表面に達するまで拡
散させられる。これにより、チャネルカット層１１が形
成される。
ズマエツチングを用いて、シリコン窒化膜］９が選択的
に除去される。引続いて弗酸処理を施すことにより、シ
リコン酸化膜］８か選択的に除去される。その後、レジ
スト膜１７が酸素プラズマにより除去される。次にシリ
コン窒化膜１９をマスクにしてイオン注入法を用いてｎ
型不純物が単結晶シリコン基板１の表面に達するまで拡
散させられる。これにより、チャネルカット層１１が形
成される。
第８Ｅ図に示すように、シリコン窒化膜１９をマスクに
して熱酸化処理が施されることにより、いわゆるＬＯＣ
Ｏ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）による分離絶縁膜１０か形成される。
して熱酸化処理が施されることにより、いわゆるＬＯＣ
Ｏ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）による分離絶縁膜１０か形成される。
その後、上述と同一の方法を用いてシリコン窒化膜１つ
とシリコン酸化膜１８か除去される。このときの平面配
置は第７Ｂ図に示される。
とシリコン酸化膜１８か除去される。このときの平面配
置は第７Ｂ図に示される。
次に第８Ｆ図を参照して、ｎ型不純物を金白゛する多結
晶シリコン層５ａが全面上に堆積される。
晶シリコン層５ａが全面上に堆積される。
その後、表面の平坦性の良好なレジスト膜］７か全面に
塗布される。
塗布される。
第８Ｇ図を７照して、凸形状の上面１．２ Ｂが露出す
るまでエッチバック処理が施される。引続いて、フォト
リソグラフィ技術および工、ソチング技術を用いて、多
結晶シリコン層５ａが第７Ｃ図に示されるようにｙ軸に
そって延びるパターンに加工される。このようにして、
ワード線５か形成される。
るまでエッチバック処理が施される。引続いて、フォト
リソグラフィ技術および工、ソチング技術を用いて、多
結晶シリコン層５ａが第７Ｃ図に示されるようにｙ軸に
そって延びるパターンに加工される。このようにして、
ワード線５か形成される。
第８Ｈ図を参照して、熱酸化処理か施される。
このとき、単結晶シリコン層の表面に形成される熱酸化
膜２０と多結晶シリコン層の表面に形成される熱酸化膜
２１との間では、その酸化速度か異なるので、熱酸化膜
２１の膜ｊ１は熱酸化膜２０の膜１１の約４倍の膜Ｊ１
“を白”する。また、この熱処理により、ワード線５を
構成する多結晶シリコン層からｎ型の不純物がビット線
３を構成するｐ型中結晶シリコン層に熱拡散することに
より、ゲート拡散層１３が柱状層１２の側壁面に形成さ
れる。
膜２０と多結晶シリコン層の表面に形成される熱酸化膜
２１との間では、その酸化速度か異なるので、熱酸化膜
２１の膜ｊ１は熱酸化膜２０の膜１１の約４倍の膜Ｊ１
“を白”する。また、この熱処理により、ワード線５を
構成する多結晶シリコン層からｎ型の不純物がビット線
３を構成するｐ型中結晶シリコン層に熱拡散することに
より、ゲート拡散層１３が柱状層１２の側壁面に形成さ
れる。
次に第８１図を参照して、弗酸処理が施されることによ
り、膜厚の薄いシリコン酸化膜２０のみが完全に除去さ
れる。その後、柱状層１２の上面１２ａに電気的に接触
するように、多結晶シリコンからなるストレージノード
８が所定のパターンに従って形成される。このストレー
ジノード８の平面配置は第７Ｄ図に示されている。
り、膜厚の薄いシリコン酸化膜２０のみが完全に除去さ
れる。その後、柱状層１２の上面１２ａに電気的に接触
するように、多結晶シリコンからなるストレージノード
８が所定のパターンに従って形成される。このストレー
ジノード８の平面配置は第７Ｄ図に示されている。
第８Ｊ図を参照して、熱酸化処理が施されることにより
、薄いシリコン酸化膜からなるキャパシタ銹電体膜９が
ストレージノード８の表面に形成される。その後、多結
晶シリコンからなるセルプレート電極２２が形成される
。
、薄いシリコン酸化膜からなるキャパシタ銹電体膜９が
ストレージノード８の表面に形成される。その後、多結
晶シリコンからなるセルプレート電極２２が形成される
。
最後に第８に図を参照して、ＢＰＳＧからなる層間絶縁
膜１５が堆積される。この層間絶縁膜］５の上には、周
辺回路部分においてビット線３にスルーホールを介して
接続するようにアルミニウム配線からなるビット線３ｂ
が形成される。最後にシリコン窒化膜からなる表面保護
膜］４が全面に形成される。このようにして、第３図に
示された半導体記憶装置の構造か完成する。
膜１５が堆積される。この層間絶縁膜］５の上には、周
辺回路部分においてビット線３にスルーホールを介して
接続するようにアルミニウム配線からなるビット線３ｂ
が形成される。最後にシリコン窒化膜からなる表面保護
膜］４が全面に形成される。このようにして、第３図に
示された半導体記憶装置の構造か完成する。
第９図は二の発明に従ったメモリセルＮ１のオーブンビ
ット線方式に従った平面的配置を示す平面図である。第
１０図は第９図のＸ−Ｘ線における断面図である。第９
図を参照して、各ビット線３とワード線５とのすべての
交差部には、メモリセルＭが配置されている。一方、折
返しビット線方式によれば第２図に示されるように、各
ビット線３とワード線５との交差部にはメモリセルＭが
１つおきに配置されている。第１０図を参照して、メモ
リセルの断面構造は第３図に示されたものと同様である
。
ット線方式に従った平面的配置を示す平面図である。第
１０図は第９図のＸ−Ｘ線における断面図である。第９
図を参照して、各ビット線３とワード線５とのすべての
交差部には、メモリセルＭが配置されている。一方、折
返しビット線方式によれば第２図に示されるように、各
ビット線３とワード線５との交差部にはメモリセルＭが
１つおきに配置されている。第１０図を参照して、メモ
リセルの断面構造は第３図に示されたものと同様である
。
第１１図は第４図の断面に対応し、ショットキゲート型
電界効果トランジスタを用いた場合の本発明のメモリセ
ルの他の実施例を示す断面図である。第１２図は第５図
に対応し、ショットキゲート型電界効果トランジスタを
用いた場合のメモリセルの動作を示す断面図である。ン
ヨソトキケート型電界効果トランジスタは、金属と半導
体との接触からなるショットキ接触をケートとする一種
の接合型電界効果トランジスタである。
電界効果トランジスタを用いた場合の本発明のメモリセ
ルの他の実施例を示す断面図である。第１２図は第５図
に対応し、ショットキゲート型電界効果トランジスタを
用いた場合のメモリセルの動作を示す断面図である。ン
ヨソトキケート型電界効果トランジスタは、金属と半導
体との接触からなるショットキ接触をケートとする一種
の接合型電界効果トランジスタである。
第１１図を参照して、第４図と異！よる点は、ワード線
５を構成する多結晶シリコン層と電気的に接触するケー
ト拡散層１３か形成される代わりに、ワード線５を構成
する多結晶シリコン層に電気的に接触し、かつ柱状層１
２の側壁に直接接触するように白金からなる金属層３０
が形成されている点である。このようにショットキケー
ト型電界効果トランジスタを用いても、第４図の接合型
電界効果トランジスタと同様にスイッチング動作か行な
われる。第１２図を参照して、第５図を用いて説明され
た書込みおよび読出し動作と同様の動作がショットキゲ
ート型電界効果トランジスタを用いたメモリセルにおい
ても行なイつれる。なお、この実施例の場合、ｐ型の中
結晶シリコン層からなる柱状層］２の側壁面にゲート部
分を構成する金属層３０かショットキ接触されている。
５を構成する多結晶シリコン層と電気的に接触するケー
ト拡散層１３か形成される代わりに、ワード線５を構成
する多結晶シリコン層に電気的に接触し、かつ柱状層１
２の側壁に直接接触するように白金からなる金属層３０
が形成されている点である。このようにショットキケー
ト型電界効果トランジスタを用いても、第４図の接合型
電界効果トランジスタと同様にスイッチング動作か行な
われる。第１２図を参照して、第５図を用いて説明され
た書込みおよび読出し動作と同様の動作がショットキゲ
ート型電界効果トランジスタを用いたメモリセルにおい
ても行なイつれる。なお、この実施例の場合、ｐ型の中
結晶シリコン層からなる柱状層］２の側壁面にゲート部
分を構成する金属層３０かショットキ接触されている。
すなわち、φ、くφ、（φ、：金属の仕事関数１ φ９
．＋−，導体（基板）の仕事関数）の関係か成立するよ
うに白金からなる金属層３０とｐ型の単結晶シリコン層
からなる柱状層１２とか形成される。
．＋−，導体（基板）の仕事関数）の関係か成立するよ
うに白金からなる金属層３０とｐ型の単結晶シリコン層
からなる柱状層１２とか形成される。
なお、上記実施例では接合型電界効果トランジスタとし
てｐチャネル型トランジスタを用いた場合を示している
か、ｎチャネル型トランジスタを用いてもよい。
てｐチャネル型トランジスタを用いた場合を示している
か、ｎチャネル型トランジスタを用いてもよい。
［発明の効果］
以上のように、この発明によれば半導体基板の土に形成
された柱状部に接合型電界効果トランジスタを配置した
ので、そのケート長は半導体層のエツチング深さにより
制御され、トランジスタ特性のばらつきが抑制される。
された柱状部に接合型電界効果トランジスタを配置した
ので、そのケート長は半導体層のエツチング深さにより
制御され、トランジスタ特性のばらつきが抑制される。
また、接合型電界効果トランジスタを用いるのでホット
キャリアによるトランジスタ特性劣化の問題が解消され
る。
キャリアによるトランジスタ特性劣化の問題が解消され
る。
さらに、半導体基板から独立してセルプレー 上電極を
配置しているので、半導体基板の雑音によるセルプレー
ト電極の電位の変動か解消され、メモリセルの雑音にｔ
ｌする余裕の低下か回避され得る。
配置しているので、半導体基板の雑音によるセルプレー
ト電極の電位の変動か解消され、メモリセルの雑音にｔ
ｌする余裕の低下か回避され得る。
したがって、トランジスタ特性のばらつきを生じさせる
ことなく、メモリセルの雑音に対する余裕を低−トさせ
ずに、メモリセルの高集積化、高密度化を図ることが６
１能になる。
ことなく、メモリセルの雑音に対する余裕を低−トさせ
ずに、メモリセルの高集積化、高密度化を図ることが６
１能になる。
第１図はこの発明に従った一実施例によるメモリセルの
斜視図である。 第２図はこの発明のメモリセルの折返しビット線方式に
従った平面的配置を示す平面図である。 第３図は第２図の■−■線における断面構造を示す断面
図である。 第４図は第２図のＴＶ−ＴＶ線における断面構造を示す
断面図である。 第５図は第４図に対応し、この発明のメモリセルの動作
を示す断面図である。 第６図はこの発明のメモリセルの等価回路図である。 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図はこの発明の
メモリセルの製造方法を製造工程順に小す平面図である
。 第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、
第８Ｆ図、第８Ｇ図、第８Ｈ図、第８１図、第８Ｊ図、
第８に図はこの発明のメモリセルの製造方法を第３図に
示された断面構造に従って製造工程順に示す断面図であ
る。 第９図はこの発明のメモリセルのオーブンビット線方式
に従った平面的配置を示す平面図である。 第１０図は第９図のＸ−Ｘ線における断面構造を示す断
面図である。 第１１図はショットキケート型電界効果トランジスタを
用いた本発明の別の実施例による断面構造を示す断面図
である。 第１２図はショットキケート型電界効果トランジスタを
用いたメモリセルの別の実施例において動作を示す断面
図である。 第１３図は従来のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の全体構成を示すブロック図である
。 第１４図は第１３図に示されたＤ ＲＡ Ｍのセンスア
ンプおよびメモリセルアレイの４ビット分のメモリセル
を示す等価回路図である。 第１５図は微細化されたメモリセルの先行技術における
平面的配置を示す部分平面図である。 第１６図は第１５図のＸＶＩ−ＸＶＩ線における断面構
造を示す部分断面図である。 図において、１は単結晶シリコン基板、３はビット線、
５はワード線、８はストレージノート、９はキャパシタ
誘電体膜、１２は柱状層、１３はゲート拡散層、２２は
セルプレート電極である。 なお、各図中、同一符号は同一または相当部分を示す。 （ほか２名） も１１図 亙５１ 図 Ｍ メｔすで）
し１ 草創ｉたシｌコシ基孝〃 ３’ｍ”７）束賽 も１２図 ０ 。 〜 − も８０図 男８Ｆ図 篤８Ｇ図 も８Ｈ因 罵８Ｊ図 １１ ．２゜ 島１０図 ｂ 勇１４図 繻１６図 手続補正書（自発） 平成３年１０月１５日 ｌ 事件の表示 平成２年特許願第３１８７５３号 ２゜発明の名称 接合型電界効果トランジスタとキャパシタとを含む半導
体記憶装置およびその製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称 （６０１）三菱電機株式会社代表者
志岐守哉 ４代理人 住 所 大阪市北区南森町２丁目１番２９号 住友
銀行南森町ビル＼」ｉ″ ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１９頁第２０行ないし第２０頁第４
行の「したかって、各メモリセルにおける・・・高密度
化を図ることか可能になる。」を次のように補正する。 「また、半導体基板に対してセルプレート電極か独立し
た構造となっているので、基板電位と異なる電位をセル
プレート電極に印加することができる。そのため、キャ
パシタ誘電体膜にかかる電界強度を減するようにセルプ
レート電位を調整することができる。これにより、メモ
リセルの信頼性が高められる。 したがって、各メモリセルにおけるトランジスタ特性の
ばらつきを生じさせることなく、セルプレート電極か半
導体基板の雑音によってその電位か変動することがない
ように信頼性か高められたメモリセルの高集積化、高密
度化を図ることか可能になる。」 （２） 明細書第２４頁第２行ないし第４行の「これに
より、・・・流れる。」を次のように補正する。 「これにより、Ｏｖの電圧に印加されたビット線３にお
いて電荷か矢印で示される方向に移動する。」 （３） 明細書第２４頁第１１行ないし第１４行のｒビ
ット線３において・・・保持される。」を次のように補
正する。 「ビット線３において電荷は矢印で示される方向に移動
することにより、ストレージノード８に“Ｌｏｗ”レベ
ルの信号電位が保持される。」（４） 明細書第２６頁
第３行ないし第６行の「このシリコン酸化膜の除去は、
・・・行なわれる。 Ｊを次のように補正する。 「このシリコン酸化膜の除去は、ＣＨＦ２ガスと０２ガ
スとを用いた反応性イオンエツチング（ＲＩＥ）により
行なわれる。」 （５） 明細書第３３頁第３行ないし第６行の「したか
って、・・・可能になる。」を次のように補正する。 「また、基板電位と異なる電位をセルプレート電極に印
加することかできるため、キャパシタ誘電体膜にかかる
電界強度を減するようにセルプレート電位を調整するこ
とかでき、メモリセルの信頼性が高められる。 したがって、トランジスタ特性のばらつきを生しさせる
ことなく、メモリセルの雑音に対する余裕を低下させず
に、信頼性か高められたメモリセルの高集積化、高密度
化を図ることか可能になる。 」 以上
斜視図である。 第２図はこの発明のメモリセルの折返しビット線方式に
従った平面的配置を示す平面図である。 第３図は第２図の■−■線における断面構造を示す断面
図である。 第４図は第２図のＴＶ−ＴＶ線における断面構造を示す
断面図である。 第５図は第４図に対応し、この発明のメモリセルの動作
を示す断面図である。 第６図はこの発明のメモリセルの等価回路図である。 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図はこの発明の
メモリセルの製造方法を製造工程順に小す平面図である
。 第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、
第８Ｆ図、第８Ｇ図、第８Ｈ図、第８１図、第８Ｊ図、
第８に図はこの発明のメモリセルの製造方法を第３図に
示された断面構造に従って製造工程順に示す断面図であ
る。 第９図はこの発明のメモリセルのオーブンビット線方式
に従った平面的配置を示す平面図である。 第１０図は第９図のＸ−Ｘ線における断面構造を示す断
面図である。 第１１図はショットキケート型電界効果トランジスタを
用いた本発明の別の実施例による断面構造を示す断面図
である。 第１２図はショットキケート型電界効果トランジスタを
用いたメモリセルの別の実施例において動作を示す断面
図である。 第１３図は従来のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の全体構成を示すブロック図である
。 第１４図は第１３図に示されたＤ ＲＡ Ｍのセンスア
ンプおよびメモリセルアレイの４ビット分のメモリセル
を示す等価回路図である。 第１５図は微細化されたメモリセルの先行技術における
平面的配置を示す部分平面図である。 第１６図は第１５図のＸＶＩ−ＸＶＩ線における断面構
造を示す部分断面図である。 図において、１は単結晶シリコン基板、３はビット線、
５はワード線、８はストレージノート、９はキャパシタ
誘電体膜、１２は柱状層、１３はゲート拡散層、２２は
セルプレート電極である。 なお、各図中、同一符号は同一または相当部分を示す。 （ほか２名） も１１図 亙５１ 図 Ｍ メｔすで）
し１ 草創ｉたシｌコシ基孝〃 ３’ｍ”７）束賽 も１２図 ０ 。 〜 − も８０図 男８Ｆ図 篤８Ｇ図 も８Ｈ因 罵８Ｊ図 １１ ．２゜ 島１０図 ｂ 勇１４図 繻１６図 手続補正書（自発） 平成３年１０月１５日 ｌ 事件の表示 平成２年特許願第３１８７５３号 ２゜発明の名称 接合型電界効果トランジスタとキャパシタとを含む半導
体記憶装置およびその製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称 （６０１）三菱電機株式会社代表者
志岐守哉 ４代理人 住 所 大阪市北区南森町２丁目１番２９号 住友
銀行南森町ビル＼」ｉ″ ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１９頁第２０行ないし第２０頁第４
行の「したかって、各メモリセルにおける・・・高密度
化を図ることか可能になる。」を次のように補正する。 「また、半導体基板に対してセルプレート電極か独立し
た構造となっているので、基板電位と異なる電位をセル
プレート電極に印加することができる。そのため、キャ
パシタ誘電体膜にかかる電界強度を減するようにセルプ
レート電位を調整することができる。これにより、メモ
リセルの信頼性が高められる。 したがって、各メモリセルにおけるトランジスタ特性の
ばらつきを生じさせることなく、セルプレート電極か半
導体基板の雑音によってその電位か変動することがない
ように信頼性か高められたメモリセルの高集積化、高密
度化を図ることか可能になる。」 （２） 明細書第２４頁第２行ないし第４行の「これに
より、・・・流れる。」を次のように補正する。 「これにより、Ｏｖの電圧に印加されたビット線３にお
いて電荷か矢印で示される方向に移動する。」 （３） 明細書第２４頁第１１行ないし第１４行のｒビ
ット線３において・・・保持される。」を次のように補
正する。 「ビット線３において電荷は矢印で示される方向に移動
することにより、ストレージノード８に“Ｌｏｗ”レベ
ルの信号電位が保持される。」（４） 明細書第２６頁
第３行ないし第６行の「このシリコン酸化膜の除去は、
・・・行なわれる。 Ｊを次のように補正する。 「このシリコン酸化膜の除去は、ＣＨＦ２ガスと０２ガ
スとを用いた反応性イオンエツチング（ＲＩＥ）により
行なわれる。」 （５） 明細書第３３頁第３行ないし第６行の「したか
って、・・・可能になる。」を次のように補正する。 「また、基板電位と異なる電位をセルプレート電極に印
加することかできるため、キャパシタ誘電体膜にかかる
電界強度を減するようにセルプレート電位を調整するこ
とかでき、メモリセルの信頼性が高められる。 したがって、トランジスタ特性のばらつきを生しさせる
ことなく、メモリセルの雑音に対する余裕を低下させず
に、信頼性か高められたメモリセルの高集積化、高密度
化を図ることか可能になる。 」 以上
Claims (2)
- （１）接合型電界効果トランジスタとキャパシタとを含
む半導体記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面から延びかつ頂面と側壁面を有
する柱状部を含み、前記半導体基板の主表面上に形成さ
れた第１導電型の半導体層と、前記柱状部に形成された
前記接合型電界効果トランジスタと、前記柱状部の頂面
上に形成された前記キャパシタとを備え、 前記接合型電界効果トランジスタは、 前記柱状部の側壁面に形成された導電層と、前記導電層
に電気的に接触するように形成されたゲート電極とを含
み、 前記キャパシタは、 前記柱状部の頂面に電気的に接触するように形成された
第１電極と、 前記第１電極の上に形成された誘電体膜と、前記誘電体
膜の上に形成された第２電極とを含む、半導体記憶装置
。 - （２）接合型電界効果トランジスタとキャパシタとを含
む半導体記憶装置の製造方法であって、半導体基板の主
表面から延びかつ頂面と側壁面を有する柱状部を含む第
１導電型の半導体層を前記半導体基板の主表面上に形成
する工程と、前記柱状部の側壁面に導電層を形成する工
程と、前記導電層に電気的に接触するようにゲート電極
を形成する工程と、 前記柱状部の頂面に電気的に接触するように第１電極を
形成する工程と、 前記第１電極の上に誘電体膜を形成する工程と、前記誘
電体膜の上に第２電極を形成する工程とを備えた、半導
体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318753A JPH04188869A (ja) | 1990-11-22 | 1990-11-22 | 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法 |
| US07/788,396 US5243209A (en) | 1990-11-22 | 1991-11-06 | Semiconductor memory device including junction field effect transistor and capacitor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318753A JPH04188869A (ja) | 1990-11-22 | 1990-11-22 | 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法 |
Publications (1)
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| JPH04188869A true JPH04188869A (ja) | 1992-07-07 |
Family
ID=18102556
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|---|---|---|---|
| JP2318753A Pending JPH04188869A (ja) | 1990-11-22 | 1990-11-22 | 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法 |
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| JP (1) | JPH04188869A (ja) |
Cited By (1)
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|---|---|---|---|---|
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Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418175A (en) * | 1994-05-06 | 1995-05-23 | United Microelectronics Corporation | Process for flat-cell mask ROM integrated circuit |
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| US5418178A (en) * | 1994-06-17 | 1995-05-23 | At&T Corp. | High-density read-only memory fabrication |
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3406127B2 (ja) * | 1995-09-04 | 2003-05-12 | 三菱電機株式会社 | 半導体装置 |
| JPH1012838A (ja) * | 1996-06-21 | 1998-01-16 | Mitsubishi Electric Corp | 半導体装置 |
| US5702987A (en) * | 1996-08-26 | 1997-12-30 | Chartered Semiconductor Manufacturing Pte Ltd | Method of manufacture of self-aligned JFET |
| KR100248205B1 (ko) * | 1997-06-25 | 2000-03-15 | 김영환 | 반도체 메모리 디바이스 및 그 형성방법 |
| FR2785080B1 (fr) | 1998-10-23 | 2001-01-19 | St Microelectronics Sa | Cellule memoire dram |
| US6603168B1 (en) * | 2000-04-20 | 2003-08-05 | Agere Systems Inc. | Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
| US7727821B2 (en) * | 2007-05-01 | 2010-06-01 | Suvolta, Inc. | Image sensing cell, device, method of operation, and method of manufacture |
| US7692220B2 (en) * | 2007-05-01 | 2010-04-06 | Suvolta, Inc. | Semiconductor device storage cell structure, method of operation, and method of manufacture |
| US8035139B2 (en) * | 2007-09-02 | 2011-10-11 | Suvolta, Inc. | Dynamic random access memory having junction field effect transistor cell access device |
| US7704849B2 (en) * | 2007-12-03 | 2010-04-27 | Micron Technology, Inc. | Methods of forming trench isolation in silicon of a semiconductor substrate by plasma |
| US20090168508A1 (en) * | 2007-12-31 | 2009-07-02 | Dsm Solutions, Inc. | Static random access memory having cells with junction field effect and bipolar junction transistors |
| US8232585B2 (en) | 2008-07-24 | 2012-07-31 | Micron Technology, Inc. | JFET devices with PIN gate stacks |
| US8120072B2 (en) * | 2008-07-24 | 2012-02-21 | Micron Technology, Inc. | JFET devices with increased barrier height and methods of making same |
| US8278691B2 (en) | 2008-12-11 | 2012-10-02 | Micron Technology, Inc. | Low power memory device with JFET device structures |
| US8481372B2 (en) | 2008-12-11 | 2013-07-09 | Micron Technology, Inc. | JFET device structures and methods for fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
| US4423490A (en) * | 1980-10-27 | 1983-12-27 | Burroughs Corporation | JFET Dynamic memory |
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
-
1990
- 1990-11-22 JP JP2318753A patent/JPH04188869A/ja active Pending
-
1991
- 1991-11-06 US US07/788,396 patent/US5243209A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738066A (ja) * | 1991-04-17 | 1995-02-07 | Korea Electron Telecommun | 接合電界型ダイナミックｒａｍおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5243209A (en) | 1993-09-07 |
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