JP3281304B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）セルを集積・配置した半導体集積回路
装置に係わり、特にワード線とビット線間の容量結合に
起因するノイズによりメモリセルのデータ保持特性が劣
化することを防止するためのメモリセル並びにワード線
駆動回路の配置法に関する。
ＡＭ（ＤＲＡＭ）セルを集積・配置した半導体集積回路
装置に係わり、特にワード線とビット線間の容量結合に
起因するノイズによりメモリセルのデータ保持特性が劣
化することを防止するためのメモリセル並びにワード線
駆動回路の配置法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体記憶装置のうちＤＲＡＭ
は、これを構成するメモリセルが比較的簡素なため、最
も高集積化が進んでいる。この様な高集積化の背景に
は、微細加工技術の進歩が挙げられる。その一方で、微
細化が進むと各配線間の容量結合が強くなり信号線間の
干渉雑音が増大する傾向にある。この干渉雑音の低減が
高密度・高速ＤＲＡＭ実現の鍵となってきている。
は、これを構成するメモリセルが比較的簡素なため、最
も高集積化が進んでいる。この様な高集積化の背景に
は、微細加工技術の進歩が挙げられる。その一方で、微
細化が進むと各配線間の容量結合が強くなり信号線間の
干渉雑音が増大する傾向にある。この干渉雑音の低減が
高密度・高速ＤＲＡＭ実現の鍵となってきている。
【０００３】このような信号線間の干渉雑音のひとつと
してワード線とビット線間の容量結合に起因するノイズ
がある。以下にこれを詳細に説明する。
してワード線とビット線間の容量結合に起因するノイズ
がある。以下にこれを詳細に説明する。
【０００４】図１１はＤＲＡＭのメモリセルアレイの等
価回路図である。
価回路図である。
【０００５】現在主流になっている折り返し型ビット線
（Ｆｏｌｄｅｄ Ｂｉｔｌｉｎｅ）方式の場合、図１１
に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬ７）とビッ
ト線ＢＬ（ｂＢＬ０〜ｂＢＬ２、ＢＬ０〜ＢＬ１）の全
交点にメモリセルＭを配置するのではなく、例えばその
半分にメモリセルＭを配置する方式を取る。さらに、ビ
ット線ＢＬとメモリセルＭのスイッチングトランジスタ
ＳＴの接続部は、隣接した２つのメモリセルＭに対して
共有化することが一般的である。
（Ｆｏｌｄｅｄ Ｂｉｔｌｉｎｅ）方式の場合、図１１
に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬ７）とビッ
ト線ＢＬ（ｂＢＬ０〜ｂＢＬ２、ＢＬ０〜ＢＬ１）の全
交点にメモリセルＭを配置するのではなく、例えばその
半分にメモリセルＭを配置する方式を取る。さらに、ビ
ット線ＢＬとメモリセルＭのスイッチングトランジスタ
ＳＴの接続部は、隣接した２つのメモリセルＭに対して
共有化することが一般的である。
【０００６】このようなメモリアレイ構成を持つ折り返
しビット線方式の場合、ワード線ＷＬとビット線ＢＬと
の結合容量として、メモリセルＭが配置された交点での
結合容量ＣＷＢ１とメモリセルＭが配置されない交点で
の結合容量ＣＷＢ２との２種類が存在する。これらの結
合容量ＣＷＢ１と結合容量ＣＷＢ２とは、互いに異なっ
ている。
しビット線方式の場合、ワード線ＷＬとビット線ＢＬと
の結合容量として、メモリセルＭが配置された交点での
結合容量ＣＷＢ１とメモリセルＭが配置されない交点で
の結合容量ＣＷＢ２との２種類が存在する。これらの結
合容量ＣＷＢ１と結合容量ＣＷＢ２とは、互いに異なっ
ている。
【０００７】特に素子が微細化され、ワード線ピッチが
最少加工寸法に近くなると、ビット線ＢＬとメモリセル
ＭのスイッチングトランジスタＳＴの拡散層領域との接
続部（ビット線コンタクト）には、セルフ・アライン技
術が必須となる。これを、図１２に示す。
最少加工寸法に近くなると、ビット線ＢＬとメモリセル
ＭのスイッチングトランジスタＳＴの拡散層領域との接
続部（ビット線コンタクト）には、セルフ・アライン技
術が必須となる。これを、図１２に示す。
【０００８】図１２はメモリセルアレイのビット線に沿
った断面を示す断面図である。なお、メモリセルＭとし
て、トレンチキャパシタ型のものを例示する。
った断面を示す断面図である。なお、メモリセルＭとし
て、トレンチキャパシタ型のものを例示する。
【０００９】セルフ・アライン技術とは、図１２に示す
ように、スイッチングトランジスタＳＴのゲート電極
（ワード線ＷＬ）を覆うようにＳｉＮ膜１２１を形成
し、このＳｉＮ膜１２１をビット線ＢＬとゲート電極の
側壁とを絶縁する絶縁膜として、ビット線コンタクト１
２２をゲート電極に対して自己整合的に開口する技術で
ある。なお、ゲート電極はワード線ＷＬとして機能する
導電膜１２３とこの導電膜１２３上に形成された絶縁膜
（ＳｉＯ２）１２４との積層構造とされ、ゲート電極の
上面は、この絶縁膜１２４によりビット線ＢＬと絶縁さ
れる。
ように、スイッチングトランジスタＳＴのゲート電極
（ワード線ＷＬ）を覆うようにＳｉＮ膜１２１を形成
し、このＳｉＮ膜１２１をビット線ＢＬとゲート電極の
側壁とを絶縁する絶縁膜として、ビット線コンタクト１
２２をゲート電極に対して自己整合的に開口する技術で
ある。なお、ゲート電極はワード線ＷＬとして機能する
導電膜１２３とこの導電膜１２３上に形成された絶縁膜
（ＳｉＯ２）１２４との積層構造とされ、ゲート電極の
上面は、この絶縁膜１２４によりビット線ＢＬと絶縁さ
れる。
【００１０】このようなセルフ・アライン技術を用いる
ことで、ビット線コンタクトとゲート電極との合わせ余
裕が不要となる分、セルサイズの縮少に大きく寄与す
る。但し、ビット線ＢＬとワード線ＷＬの間には比較的
誘電率が高く、かつ薄いＳｉＮ膜１２１によって電気的
に分離された構造となるため、ビット線コンタクト１２
２の部分におけるワード線−ビット線間結合容量ＣＢＷ
１は著しく大きくなる。一方、メモリセルＭが配置され
ない部分におけるビット線ＢＬとワード線ＷＬとの交点
においては、ビット線コンタクトの形成が不要なため、
ビット線ＢＬとワード線ＷＬとの間には、厚いＳｉＯ２
膜が介在するだけであり、この部分におけるワード線−
ビット線間結合容量ＣＢＷ２は比較的小さい。
ことで、ビット線コンタクトとゲート電極との合わせ余
裕が不要となる分、セルサイズの縮少に大きく寄与す
る。但し、ビット線ＢＬとワード線ＷＬの間には比較的
誘電率が高く、かつ薄いＳｉＮ膜１２１によって電気的
に分離された構造となるため、ビット線コンタクト１２
２の部分におけるワード線−ビット線間結合容量ＣＢＷ
１は著しく大きくなる。一方、メモリセルＭが配置され
ない部分におけるビット線ＢＬとワード線ＷＬとの交点
においては、ビット線コンタクトの形成が不要なため、
ビット線ＢＬとワード線ＷＬとの間には、厚いＳｉＯ２
膜が介在するだけであり、この部分におけるワード線−
ビット線間結合容量ＣＢＷ２は比較的小さい。
【００１１】このように結合容量ＣＢＷ１と結合容量Ｃ
ＢＷ２とのバランスは、高集積化に伴う微細化技術の進
展によって、ますます崩れてくる。
ＢＷ２とのバランスは、高集積化に伴う微細化技術の進
展によって、ますます崩れてくる。
【００１２】このようなワード線ＷＬとビット線ＢＬと
の交点位置による結合容量のアンバランスは、折り返し
ビット線の採用にも関わらず、ＤＲＡＭの動作時におけ
るビット線ＢＬの電位変化により非活性ワード線へのノ
イズが相殺されない現象を招く。これを図１３を用いて
説明する。
の交点位置による結合容量のアンバランスは、折り返し
ビット線の採用にも関わらず、ＤＲＡＭの動作時におけ
るビット線ＢＬの電位変化により非活性ワード線へのノ
イズが相殺されない現象を招く。これを図１３を用いて
説明する。
【００１３】図１３は、従来のＤＲＡＭのアレイ構成図
である。
である。
【００１４】図１３には、メモリセルＭが折り返しビッ
ト線方式で配置されたメモリセルアレイ１３１と、メモ
リセルＭからの信号を検知・増幅するセンスアンプＳ／
Ａと、メモリセルＭを選択するために特定のワード線Ｗ
Ｌ（ＷＬ０〜ＷＬ７）を活性化させるワード線駆動回路
ＷＤＲＶが模式的に示されている。なお、図中○（白丸
印）はスイッチングトランジスタを含むメモリセルＭ
を、図中の□（白四角印）はビット線コンタクトを示し
ている。さらに、センスアンプＳ／Ａ並びにワード線駆
動回路ＷＤＲＶは、これら回路のレイアウトピッチを緩
和させる目的でメモリセルアレイ１３１の両端に配置さ
れている。メモリセルアレイ両端に配置されたセンスア
ンプＳ／Ａにはビット線ＢＬ（ｂＢＬ０〜ｂＢＬ３、Ｂ
Ｌ０〜ＢＬ３）が２本おきに、ワード線駆動回路ＷＤＲ
Ｖにはワード線ＷＬ（ＷＬ０〜ＷＬ７）が２本おきに接
続されている。
ト線方式で配置されたメモリセルアレイ１３１と、メモ
リセルＭからの信号を検知・増幅するセンスアンプＳ／
Ａと、メモリセルＭを選択するために特定のワード線Ｗ
Ｌ（ＷＬ０〜ＷＬ７）を活性化させるワード線駆動回路
ＷＤＲＶが模式的に示されている。なお、図中○（白丸
印）はスイッチングトランジスタを含むメモリセルＭ
を、図中の□（白四角印）はビット線コンタクトを示し
ている。さらに、センスアンプＳ／Ａ並びにワード線駆
動回路ＷＤＲＶは、これら回路のレイアウトピッチを緩
和させる目的でメモリセルアレイ１３１の両端に配置さ
れている。メモリセルアレイ両端に配置されたセンスア
ンプＳ／Ａにはビット線ＢＬ（ｂＢＬ０〜ｂＢＬ３、Ｂ
Ｌ０〜ＢＬ３）が２本おきに、ワード線駆動回路ＷＤＲ
Ｖにはワード線ＷＬ（ＷＬ０〜ＷＬ７）が２本おきに接
続されている。
【００１５】図１４は、従来のＤＲＡＭの動作を示すタ
イミング図である。図１５は、従来のセンス時における
メモリセルアレイの状態を示す図、図１６は従来のプリ
チャージ時におけるメモリセルアレイの状態を示す図で
ある。
イミング図である。図１５は、従来のセンス時における
メモリセルアレイの状態を示す図、図１６は従来のプリ
チャージ時におけるメモリセルアレイの状態を示す図で
ある。
【００１６】図１３に示すアレイ構成において、図１４
に示すように、ローアドレスストローブ信号ｂＲＡＳが
低レベルに遷移しＤＲＡＭが活性化されると、外部アド
レスが取り込まれ、特定のワード線が活性化される。
に示すように、ローアドレスストローブ信号ｂＲＡＳが
低レベルに遷移しＤＲＡＭが活性化されると、外部アド
レスが取り込まれ、特定のワード線が活性化される。
【００１７】今、仮に図１５に示すように、ワード線Ｗ
Ｌ２が活性化されたとし、さらにワード線ＷＬ２に接続
される全てのメモリセルＭの記憶データとして”１”が
読み出されたとする。その場合、ビット線ＢＬ０〜ＢＬ
３には、メモリセルＭの記憶データとして微少電位が読
み出され、その結果、ビット線ＢＬ０〜ＢＬ３それぞれ
の電位が若干ながら上昇する。これに続いてセンスアン
プＳ／Ａが活性化されると、この微少電位が検知・増幅
され、その結果、ビット線ＢＬ０〜ＢＬ３それぞれの電
位が、高電位として例えば電源電位まで充電される。
Ｌ２が活性化されたとし、さらにワード線ＷＬ２に接続
される全てのメモリセルＭの記憶データとして”１”が
読み出されたとする。その場合、ビット線ＢＬ０〜ＢＬ
３には、メモリセルＭの記憶データとして微少電位が読
み出され、その結果、ビット線ＢＬ０〜ＢＬ３それぞれ
の電位が若干ながら上昇する。これに続いてセンスアン
プＳ／Ａが活性化されると、この微少電位が検知・増幅
され、その結果、ビット線ＢＬ０〜ＢＬ３それぞれの電
位が、高電位として例えば電源電位まで充電される。
【００１８】一方、ビット線ｂＢＬ０〜ｂＢＬ３それぞ
れの電位は、低電位として例えば接地電位まで放電され
る。この時、非活性状態にある全てのワード線ＷＬ０〜
ＷＬ１、ＷＬ３〜ＷＬ７には、ビット線の充放電に伴い
ワード線−ビット線間の容量結合により干渉ノイズが発
生する。この時、前述した結合容量ＣＢＷ１と結合容量
ＣＢＷ２が同一容量であれば、非活性ワード線には相補
的なノイズが発生することになり、見かけ上非活性ワー
ド線にはノイズが発生しないことになる。
れの電位は、低電位として例えば接地電位まで放電され
る。この時、非活性状態にある全てのワード線ＷＬ０〜
ＷＬ１、ＷＬ３〜ＷＬ７には、ビット線の充放電に伴い
ワード線−ビット線間の容量結合により干渉ノイズが発
生する。この時、前述した結合容量ＣＢＷ１と結合容量
ＣＢＷ２が同一容量であれば、非活性ワード線には相補
的なノイズが発生することになり、見かけ上非活性ワー
ド線にはノイズが発生しないことになる。
【００１９】しかしながら、結合容量ＣＢＷ１と結合容
量ＣＢＷ２に容量的な違いが存在すると、図１５に示す
ように、非活性ワード線ＷＬ３、ＷＬ６、ＷＬ７には接
地電位から電位が上昇する、いわゆる正方向ノイズが、
非活性ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５には接
地電位から電位が降下する、いわゆる負方向ノイズがそ
れぞれ発生してしまう。
量ＣＢＷ２に容量的な違いが存在すると、図１５に示す
ように、非活性ワード線ＷＬ３、ＷＬ６、ＷＬ７には接
地電位から電位が上昇する、いわゆる正方向ノイズが、
非活性ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５には接
地電位から電位が降下する、いわゆる負方向ノイズがそ
れぞれ発生してしまう。
【００２０】図１７は、ワード線駆動回路ＷＤＲＶの一
回路例を示す回路図である。
回路例を示す回路図である。
【００２１】上記のノイズは、図１７に示すワード線駆
動回路ＷＤＲＶ内のノイズキラートランジスタ（Ｑ１）
により接地電源線ＶＳＳへ最終的には吸収されるが、ワ
ード線の抵抗が完全に零でないため、ワード線系で決定
される所定の時定数の間、非活性ワード線の電位が変動
することになる。これらのノイズうち、特に正方向ノイ
ズはメモリセルＭのスイッチングトランジスタＳＴのソ
ースードレイン間に流れるリーク電流を増加させ、その
結果、メモリセルＭのデータ保持特性を悪化させること
になる。
動回路ＷＤＲＶ内のノイズキラートランジスタ（Ｑ１）
により接地電源線ＶＳＳへ最終的には吸収されるが、ワ
ード線の抵抗が完全に零でないため、ワード線系で決定
される所定の時定数の間、非活性ワード線の電位が変動
することになる。これらのノイズうち、特に正方向ノイ
ズはメモリセルＭのスイッチングトランジスタＳＴのソ
ースードレイン間に流れるリーク電流を増加させ、その
結果、メモリセルＭのデータ保持特性を悪化させること
になる。
【００２２】この正方向ノイズは、選択ワード線に接続
される全てのセルから同一データが読み出される場合
（すなわち図１５に示したように全セルが”１”読み出
しか、あるいはこの逆で全セルが”０”読み出しの場合
に相当）が最も大きくなり、結果的にセルのデータ保持
特性から見ればこれが最悪条件になる。
される全てのセルから同一データが読み出される場合
（すなわち図１５に示したように全セルが”１”読み出
しか、あるいはこの逆で全セルが”０”読み出しの場合
に相当）が最も大きくなり、結果的にセルのデータ保持
特性から見ればこれが最悪条件になる。
【００２３】さらに問題となるのは、メモリセルＭとワ
ード線駆動回路ＷＤＲＶが、例えば図１５に示す形で配
置されている場合である。具体的には、ビット線コンタ
クトを共有する２つのセルのワード線がそれぞれ同一方
向のワード線駆動回路ＷＤＲＶから駆動されるような配
置の場合である。
ード線駆動回路ＷＤＲＶが、例えば図１５に示す形で配
置されている場合である。具体的には、ビット線コンタ
クトを共有する２つのセルのワード線がそれぞれ同一方
向のワード線駆動回路ＷＤＲＶから駆動されるような配
置の場合である。
【００２４】図１５に示すように、例えば選択されたワ
ード線に接続された全てのセルが”１”読み出しの場
合、メモリセルアレイ１３１の上部に配置されたワード
線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）には全て負方向
ノイズが、メモリセルアレイ１３１の下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）には全て
正方向ノイズが発生する。
ード線に接続された全てのセルが”１”読み出しの場
合、メモリセルアレイ１３１の上部に配置されたワード
線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）には全て負方向
ノイズが、メモリセルアレイ１３１の下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）には全て
正方向ノイズが発生する。
【００２５】一般に、ワード線駆動回路ＷＤＲＶの接地
電源線ＶＳＳは、上部に配置されたワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）で共有化されるローカルな接
地電源線（ＶＳＳ ＵＰＰＥＲ）と、下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）で共有化
されるローカルな接地電源線（ＶＳＳ ＬＯＷＥＲ）と
に分割される。このため、ある有限な接地電源線抵抗
（ＲＶＳＳ）が存在し、この影響で非活性ワード線に発
生したノイズが幹となる接地電源線（ＶＳＳ ＬＩＮ
Ｅ）へ吸収されるまでの間、ＡＣ的なノイズが局所的に
発生する。
電源線ＶＳＳは、上部に配置されたワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）で共有化されるローカルな接
地電源線（ＶＳＳ ＵＰＰＥＲ）と、下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）で共有化
されるローカルな接地電源線（ＶＳＳ ＬＯＷＥＲ）と
に分割される。このため、ある有限な接地電源線抵抗
（ＲＶＳＳ）が存在し、この影響で非活性ワード線に発
生したノイズが幹となる接地電源線（ＶＳＳ ＬＩＮ
Ｅ）へ吸収されるまでの間、ＡＣ的なノイズが局所的に
発生する。
【００２６】即ちローカルな接地電源線（ＶＳＳ ＵＰ
ＰＥＲ）およびローカルな接地電源線（ＶＳＳ ＬＯＷ
ＥＲ）には、非活性ワード線に発生したノイズが幹とな
る接地電源線（ＶＳＳ ＬＩＮＥ）へ吸収される時間に
おいて、それぞれ大きな逆方向の電源ノイズが発生する
ことになる。このうち、特に正方向ノイズが発生したワ
ード線に接続されるワード線駆動回路群（ＷＤＲＶ Ｌ
ＯＷＥＲ）に接続されるローカルな接地電源線（ＶＳＳ
ＬＯＷＥＲ）には、局所的に大きな正方向の電位変動
が発生する。このため、ワード線駆動回路群（ＷＤＲＶ
ＬＯＷＥＲ）に接続されるワード線に接続されたメモ
リセルＭのデータ保持特性が著しく劣化してしまうとい
う問題点がある。
ＰＥＲ）およびローカルな接地電源線（ＶＳＳ ＬＯＷ
ＥＲ）には、非活性ワード線に発生したノイズが幹とな
る接地電源線（ＶＳＳ ＬＩＮＥ）へ吸収される時間に
おいて、それぞれ大きな逆方向の電源ノイズが発生する
ことになる。このうち、特に正方向ノイズが発生したワ
ード線に接続されるワード線駆動回路群（ＷＤＲＶ Ｌ
ＯＷＥＲ）に接続されるローカルな接地電源線（ＶＳＳ
ＬＯＷＥＲ）には、局所的に大きな正方向の電位変動
が発生する。このため、ワード線駆動回路群（ＷＤＲＶ
ＬＯＷＥＲ）に接続されるワード線に接続されたメモ
リセルＭのデータ保持特性が著しく劣化してしまうとい
う問題点がある。
【００２７】なお、メモリセルアレイ１３１上部のロー
カルな接地電源線（ＶＳＳ ＵＰＰＥＲ）には、負方向
ノイズが発生するが、これは、データ保持特性の劣化に
直接に結びつかない。
カルな接地電源線（ＶＳＳ ＵＰＰＥＲ）には、負方向
ノイズが発生するが、これは、データ保持特性の劣化に
直接に結びつかない。
【００２８】また、ローアドレスストローブ信号ｂＲＡ
Ｓが、高レベルへ遷移しＤＲＡＭがプリチャージ状態に
なった場合、電源電位・接地電位まで充放電されたビッ
ト線はイコライズされる。この際にも先程のセンス動作
に伴うと同様のノイズが発生する。これを図１６に示
す。
Ｓが、高レベルへ遷移しＤＲＡＭがプリチャージ状態に
なった場合、電源電位・接地電位まで充放電されたビッ
ト線はイコライズされる。この際にも先程のセンス動作
に伴うと同様のノイズが発生する。これを図１６に示
す。
【００２９】このプリチャージ時のノイズは、メモリセ
ルアレイ１３１上部側のワード線駆動回路群（ＷＤＲＶ
ＵＰＰＥＲ）により駆動されるワード線ＷＬ０，ＷＬ
１、ＷＬ４、ＷＬ５に接続されたメモリセルＭのデータ
保持特性を劣化させる。
ルアレイ１３１上部側のワード線駆動回路群（ＷＤＲＶ
ＵＰＰＥＲ）により駆動されるワード線ＷＬ０，ＷＬ
１、ＷＬ４、ＷＬ５に接続されたメモリセルＭのデータ
保持特性を劣化させる。
【００３０】
【発明が解決しようとする課題】以上のように、微細素
子を集積した高密度ＤＲＡＭにおいては、ワード線とビ
ット線間の容量結合により非活性ワード線に発生するノ
イズにアンバランスが生じ、このノイズが接地電源線へ
吸収される際に局所的に大きな接地電源線ノイズを誘起
させ、これが原因でメモリセルのデータ保持特性が劣化
するという問題点がある。
子を集積した高密度ＤＲＡＭにおいては、ワード線とビ
ット線間の容量結合により非活性ワード線に発生するノ
イズにアンバランスが生じ、このノイズが接地電源線へ
吸収される際に局所的に大きな接地電源線ノイズを誘起
させ、これが原因でメモリセルのデータ保持特性が劣化
するという問題点がある。
【００３１】この発明は上記の事情に鑑みて為されたも
ので、データを記憶するメモリセルを有し、このメモリ
セルの、接地電源線ノイズに起因したデータ保持特性の
劣化を抑制できる半導体集積回路装置を提供することを
目的とする。
ので、データを記憶するメモリセルを有し、このメモリ
セルの、接地電源線ノイズに起因したデータ保持特性の
劣化を抑制できる半導体集積回路装置を提供することを
目的とする。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係る半導体集積回路装置は、
第１のビット線及びこの第１のビット線に並行する第２
のビット線を含む折り返し型ビット線、前記第１のビッ
ト線に接続され、この第１のビット線に対するコンタク
トを共有する二つのメモリセルを含む複数のメモリセル
群、前記第２のビット線に接続され、この第２のビット
線に対するコンタクトを共有する二つのメモリセルを含
む複数のメモリセル群、及びｎ本のワード線が配置され
たメモリセルアレイと、前記メモリセルアレイの一端側
に配置された複数の第１のワード線駆動回路と、前記メ
モリセルアレイの一端に相対する他端側に配置された複
数の第２のワード線駆動回路とを具備する。そして、前
記ｎ本のワード線をそれぞれ、前記メモリセルアレイの
一端側及び前記他端側に２本おきに交互に引き出して前
記第１、第２のワード線駆動回路に接続し、前記コンタ
クトを共有する二つのメモリセルに接続されたワード線
はそれぞれ、前記一端側と前記他端側とに引き出す。ま
た、この発明の第２態様に係る半導体集積回路装置は、
第１のビット線及びこの第１のビット線に並行する第２
のビット線を含む折り返し型ビット線、前記第１のビッ
ト線に接続され、この第１のビット線に対するコンタク
トを共有する二つのメモリセルを含む複数のメモリセル
群、前記第２のビット線に接続され、この第２のビット
線に対するコンタクトを共有する二つのメモリセルを含
む複数のメモリセル群、及びｎ本のワード線が配置され
たメモリセルアレイと、前記メモリセルアレイの一端側
に配置された複数の第１のワード線駆動回路と、前記メ
モリセルアレイの一端に相対する他端側に配置された複
数の第２のワード線駆動回路とを具備する。そして、前
記ｎ本のワード線のうち、４の倍数−３本目及び４の倍
数本目に対応するワード線を前記メモリセルアレイの一
端側に引き出して前記第１のワード線駆動回路に接続
し、前記ｎ本のワード線のうち、４の倍数−２本目及び
４の倍数−１本目に対応するワード線を前記メモリセル
アレイの他端側に引き出して前記第２のワード線駆動回
路に接続し、前記コンタクトを共有する二つのメモリセ
ルに接続されたワード線をそれぞれ、前記一端側と前記
他端側 とに引き出す。
に、この発明の第１態様に係る半導体集積回路装置は、
第１のビット線及びこの第１のビット線に並行する第２
のビット線を含む折り返し型ビット線、前記第１のビッ
ト線に接続され、この第１のビット線に対するコンタク
トを共有する二つのメモリセルを含む複数のメモリセル
群、前記第２のビット線に接続され、この第２のビット
線に対するコンタクトを共有する二つのメモリセルを含
む複数のメモリセル群、及びｎ本のワード線が配置され
たメモリセルアレイと、前記メモリセルアレイの一端側
に配置された複数の第１のワード線駆動回路と、前記メ
モリセルアレイの一端に相対する他端側に配置された複
数の第２のワード線駆動回路とを具備する。そして、前
記ｎ本のワード線をそれぞれ、前記メモリセルアレイの
一端側及び前記他端側に２本おきに交互に引き出して前
記第１、第２のワード線駆動回路に接続し、前記コンタ
クトを共有する二つのメモリセルに接続されたワード線
はそれぞれ、前記一端側と前記他端側とに引き出す。ま
た、この発明の第２態様に係る半導体集積回路装置は、
第１のビット線及びこの第１のビット線に並行する第２
のビット線を含む折り返し型ビット線、前記第１のビッ
ト線に接続され、この第１のビット線に対するコンタク
トを共有する二つのメモリセルを含む複数のメモリセル
群、前記第２のビット線に接続され、この第２のビット
線に対するコンタクトを共有する二つのメモリセルを含
む複数のメモリセル群、及びｎ本のワード線が配置され
たメモリセルアレイと、前記メモリセルアレイの一端側
に配置された複数の第１のワード線駆動回路と、前記メ
モリセルアレイの一端に相対する他端側に配置された複
数の第２のワード線駆動回路とを具備する。そして、前
記ｎ本のワード線のうち、４の倍数−３本目及び４の倍
数本目に対応するワード線を前記メモリセルアレイの一
端側に引き出して前記第１のワード線駆動回路に接続
し、前記ｎ本のワード線のうち、４の倍数−２本目及び
４の倍数−１本目に対応するワード線を前記メモリセル
アレイの他端側に引き出して前記第２のワード線駆動回
路に接続し、前記コンタクトを共有する二つのメモリセ
ルに接続されたワード線をそれぞれ、前記一端側と前記
他端側 とに引き出す。
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】上記構成を有する半導体集積回路装置によ
れば、折り返し型ビット線方式を採用したメモリセルア
レイにおけるワード線とビット線との各交点での容量結
合のバランスが崩れてきても、１本のビット線に接続さ
れた全メモリセルのワード線を２組に分け、それぞれを
メモリセルアレイの両端に配置したワード線駆動回路に
接続することで、ワード線駆動回路群の接地電源線でこ
れら容量値の違いに起因するワード線へのノイズを相殺
できる。これにより、ワード線駆動回路群の接地電源線
のＡＣ的な揺れを最小限に抑制できる。よって、データ
を記憶するメモリセルを有し、このメモリセルの、接地
電源線ノイズに起因したデータ保持特性の劣化を抑制す
ることができる。
れば、折り返し型ビット線方式を採用したメモリセルア
レイにおけるワード線とビット線との各交点での容量結
合のバランスが崩れてきても、１本のビット線に接続さ
れた全メモリセルのワード線を２組に分け、それぞれを
メモリセルアレイの両端に配置したワード線駆動回路に
接続することで、ワード線駆動回路群の接地電源線でこ
れら容量値の違いに起因するワード線へのノイズを相殺
できる。これにより、ワード線駆動回路群の接地電源線
のＡＣ的な揺れを最小限に抑制できる。よって、データ
を記憶するメモリセルを有し、このメモリセルの、接地
電源線ノイズに起因したデータ保持特性の劣化を抑制す
ることができる。
【００４０】また、前記ワード線駆動回路は、前記メモ
リセルアレイの両端にそれぞれ、前記ワード線の２本分
の幅を有して配置されていることを特徴としている。
リセルアレイの両端にそれぞれ、前記ワード線の２本分
の幅を有して配置されていることを特徴としている。
【００４１】このような半導体集積回路装置によれば、
ワード線駆動回路をメモリセルアレイの両端にそれぞ
れ、ワード線２本分の幅を有して配置することで、半導
体集積回路チップ上から、回路として機能しない無効領
域を削減でき、限られた面積を持つチップ内に、より高
密度にワード線駆動回路を集積できる。
ワード線駆動回路をメモリセルアレイの両端にそれぞ
れ、ワード線２本分の幅を有して配置することで、半導
体集積回路チップ上から、回路として機能しない無効領
域を削減でき、限られた面積を持つチップ内に、より高
密度にワード線駆動回路を集積できる。
【００４２】また、前記ビット線と前記メモリセルとの
コンタクトは、セルフ・アラインコンタクトであること
を特徴としている。
コンタクトは、セルフ・アラインコンタクトであること
を特徴としている。
【００４３】このような半導体集積回路装置によれば、
ビット線とメモリセルとのコンタクト部におけるワード
線とビット線との間の容量が極めて大きくなる可能性が
あり、ビット線の電位の上昇／下降に伴ってワード線の
ノイズが乗りやすい構造となる。このような構造におい
て、この発明は特に有効である。
ビット線とメモリセルとのコンタクト部におけるワード
線とビット線との間の容量が極めて大きくなる可能性が
あり、ビット線の電位の上昇／下降に伴ってワード線の
ノイズが乗りやすい構造となる。このような構造におい
て、この発明は特に有効である。
【００４４】
【発明の実施の形態】［第１の実施形態］図１は、この
発明の第１の実施形態に係るＤＲＡＭのアレイ構成図で
ある。
発明の第１の実施形態に係るＤＲＡＭのアレイ構成図で
ある。
【００４５】図１に示すように、メモリセルアレイ１の
両端にセンスアンプＳ／Ａがビット線ＢＬ２本おきに、
並びにワード線駆動回路ＷＤＲＶがワード線が２本おき
にそれぞれ配置されている。
両端にセンスアンプＳ／Ａがビット線ＢＬ２本おきに、
並びにワード線駆動回路ＷＤＲＶがワード線が２本おき
にそれぞれ配置されている。
【００４６】従来例と異なるところは、メモリセルアレ
イ１の両端に配置されたワード線駆動回路ＷＤＲＶの配
置である。
イ１の両端に配置されたワード線駆動回路ＷＤＲＶの配
置である。
【００４７】具体的にはビット線コンタクト２を共有す
る２つのメモリセルＭのワード線ＷＬ（例えばワード線
ＷＬ０とＷＬ１）それぞれが、メモリセルアレイ１の両
端から駆動されるようにワード線駆動回路ＷＤＲＶを配
置する。
る２つのメモリセルＭのワード線ＷＬ（例えばワード線
ＷＬ０とＷＬ１）それぞれが、メモリセルアレイ１の両
端から駆動されるようにワード線駆動回路ＷＤＲＶを配
置する。
【００４８】即ち、従来例では図１３のアレイ構成図に
示したように、１本のビット線ＢＬ（例えばビット線Ｂ
Ｌ０）に接続されるメモリセルＭに接続されるワード線
ＷＬ（ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７）の全てが、メ
モリセルアレイ１の下部に配置されたワード線駆動回路
群（ＷＤＲＶ ＬＯＷＥＲ）に接続される。
示したように、１本のビット線ＢＬ（例えばビット線Ｂ
Ｌ０）に接続されるメモリセルＭに接続されるワード線
ＷＬ（ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７）の全てが、メ
モリセルアレイ１の下部に配置されたワード線駆動回路
群（ＷＤＲＶ ＬＯＷＥＲ）に接続される。
【００４９】これに対して、第１の実施形態では、図１
に示すように、１本のビット線ＢＬ、例えばビット線Ｂ
Ｌ０に接続されるメモリセルＭに接続されるワード線Ｌ
２、ＷＬ３、ＷＬ６、ＷＬ７が、ワード線ＷＬ２、ＷＬ
６から構成される第１のグループと、ワード線ＷＬ３、
ＷＬ７から構成される第２のグループとに２分され、第
１のグループがメモリセルアレイ１の下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）に接続さ
れ、第２のグループがメモリセルアレイ１の上部に配置
されたワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）に
接続される。
に示すように、１本のビット線ＢＬ、例えばビット線Ｂ
Ｌ０に接続されるメモリセルＭに接続されるワード線Ｌ
２、ＷＬ３、ＷＬ６、ＷＬ７が、ワード線ＷＬ２、ＷＬ
６から構成される第１のグループと、ワード線ＷＬ３、
ＷＬ７から構成される第２のグループとに２分され、第
１のグループがメモリセルアレイ１の下部に配置された
ワード線駆動回路群（ＷＤＲＶ ＬＯＷＥＲ）に接続さ
れ、第２のグループがメモリセルアレイ１の上部に配置
されたワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）に
接続される。
【００５０】ここで、ワード線駆動回路群（ＷＤＲＶ
ＬＯＷＥＲ）に含まれるワード線駆動回路ＷＤＲＶはそ
れぞれローカルな接地電源線（ＶＳＳ ＬＯＷＥＲ）に
接続され、ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に含まれるワード線駆動回路ＷＤＲＶはそれぞれロ
ーカルな接地電源線（ＶＳＳ ＵＰＰＥＲ）に接続され
る。接地電源線（ＶＳＳ ＬＯＷＥＲ）および接地電源
線（ＶＳＳ ＵＰＰＥＲ）はそれぞれ、幹となる接地電
源線（ＶＳＳ ＬＩＮＥ）に接続される。
ＬＯＷＥＲ）に含まれるワード線駆動回路ＷＤＲＶはそ
れぞれローカルな接地電源線（ＶＳＳ ＬＯＷＥＲ）に
接続され、ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に含まれるワード線駆動回路ＷＤＲＶはそれぞれロ
ーカルな接地電源線（ＶＳＳ ＵＰＰＥＲ）に接続され
る。接地電源線（ＶＳＳ ＬＯＷＥＲ）および接地電源
線（ＶＳＳ ＵＰＰＥＲ）はそれぞれ、幹となる接地電
源線（ＶＳＳ ＬＩＮＥ）に接続される。
【００５１】なお、図中の抵抗ＲＶＳＳは、接地電源線
（ＶＳＳ ＬＯＷＥＲ）、接地電源線（ＶＳＳ ＵＰＰ
ＥＲ）および接地電源線（ＶＳＳ ＬＩＮＥ）それぞれ
が持つ配線抵抗を示し、結合容量ＣＷＢ１は、ビット線
コンタクト２の近傍におけるワード線ＷＬとビット線Ｂ
Ｌとの結合容量である。
（ＶＳＳ ＬＯＷＥＲ）、接地電源線（ＶＳＳ ＵＰＰ
ＥＲ）および接地電源線（ＶＳＳ ＬＩＮＥ）それぞれ
が持つ配線抵抗を示し、結合容量ＣＷＢ１は、ビット線
コンタクト２の近傍におけるワード線ＷＬとビット線Ｂ
Ｌとの結合容量である。
【００５２】次に、その動作を説明する。
【００５３】図２は、この発明の第１の実施形態に係る
ＤＲＡＭの動作を示すタイミング図である。また、図３
は第１の実施形態のセンス時におけるメモリセルアレイ
の状態を示す図、図４は第１の実施形態のプリチャージ
時におけるメモリセルアレイの状態を示す図である。
ＤＲＡＭの動作を示すタイミング図である。また、図３
は第１の実施形態のセンス時におけるメモリセルアレイ
の状態を示す図、図４は第１の実施形態のプリチャージ
時におけるメモリセルアレイの状態を示す図である。
【００５４】図２に示すように、ローアドレスストロー
ブ信号ｂＲＡＳが低レベルに遷移しＤＲＡＭが活性化さ
れると、外部アドレスが取り込まれ、特定のワード線が
活性化される。
ブ信号ｂＲＡＳが低レベルに遷移しＤＲＡＭが活性化さ
れると、外部アドレスが取り込まれ、特定のワード線が
活性化される。
【００５５】今、仮に図２に示すようにワード線ＷＬ２
が活性化されたとし、図３に示すようにワード線ＷＬ２
に接続される全てのメモリセルＭの記憶データとして”
１”が読み出されたとする。その場合、ビット線ＢＬ０
〜ＢＬ３には、メモリセルＭの記憶データとして微少電
位が読み出され、その結果、ビット線ＢＬ０〜ＢＬ３そ
れぞれの電位が若干ながら上昇する。これに続いてセン
スアンプＳ／Ａが活性化されると、この微少電位が検知
・増幅され、その結果、ビット線ＢＬ０〜ＢＬ３それぞ
れの電位が、高電位として例えば電源電位まで充電され
る。
が活性化されたとし、図３に示すようにワード線ＷＬ２
に接続される全てのメモリセルＭの記憶データとして”
１”が読み出されたとする。その場合、ビット線ＢＬ０
〜ＢＬ３には、メモリセルＭの記憶データとして微少電
位が読み出され、その結果、ビット線ＢＬ０〜ＢＬ３そ
れぞれの電位が若干ながら上昇する。これに続いてセン
スアンプＳ／Ａが活性化されると、この微少電位が検知
・増幅され、その結果、ビット線ＢＬ０〜ＢＬ３それぞ
れの電位が、高電位として例えば電源電位まで充電され
る。
【００５６】一方、ビット線ｂＢＬ０〜ｂＢＬ３それぞ
れの電位は、低電位として例えば接地電位まで放電され
る。
れの電位は、低電位として例えば接地電位まで放電され
る。
【００５７】この時、非活性状態、即ち非選択であるワ
ード線ＷＬ０〜ＷＬ１、ＷＬ３〜ＷＬ７のうち、ビット
線ＢＬ０〜ＢＬ３に結合容量ＣＷＢ１を介して結合され
たワード線ＷＬ３、ＷＬ６、ＷＬ７には正方向ノイズが
発生する。
ード線ＷＬ０〜ＷＬ１、ＷＬ３〜ＷＬ７のうち、ビット
線ＢＬ０〜ＢＬ３に結合容量ＣＷＢ１を介して結合され
たワード線ＷＬ３、ＷＬ６、ＷＬ７には正方向ノイズが
発生する。
【００５８】同様にビット線ｂＢＬ０〜ｂＢＬ３に結合
容量ＣＷＢ１を介して結合されたワード線ＷＬ０、ＷＬ
１、ＷＬ４、ＷＬ５には負方向ノイズが発生する。
容量ＣＷＢ１を介して結合されたワード線ＷＬ０、ＷＬ
１、ＷＬ４、ＷＬ５には負方向ノイズが発生する。
【００５９】ワード線ＷＬ３、ＷＬ６およびＷＬ７に発
生した正方向ノイズは接地電源線に流れるが、上述の通
り、第１の実施形態ではワード線ＷＬ３、ＷＬ７がメモ
リセルアレイ１の上部に配置されたワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）に接続され、ワード線ＷＬ６
がメモリセルアレイ１の下部に配置されたワード線駆動
回路（ＷＤＲＶ ＬＯＷＥＲ）に接続されているので、
正方向ノイズは接地電源線（ＶＳＳ ＵＰＰＥＲ）と接
地電源線（ＶＳＳ ＬＯＷＥＲ）とにほぼ半分ずつに分
散されて流れる。
生した正方向ノイズは接地電源線に流れるが、上述の通
り、第１の実施形態ではワード線ＷＬ３、ＷＬ７がメモ
リセルアレイ１の上部に配置されたワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）に接続され、ワード線ＷＬ６
がメモリセルアレイ１の下部に配置されたワード線駆動
回路（ＷＤＲＶ ＬＯＷＥＲ）に接続されているので、
正方向ノイズは接地電源線（ＶＳＳ ＵＰＰＥＲ）と接
地電源線（ＶＳＳ ＬＯＷＥＲ）とにほぼ半分ずつに分
散されて流れる。
【００６０】また、ワード線ＷＬ０、ＷＬ４はワード線
駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）に接続され、ワー
ド線ＷＬ１、ＷＬ５がそれぞれワード線駆動回路（ＷＤ
ＲＶＬＯＷＥＲ）に接続されているので、ワード線ＷＬ
０、ＷＬ１、ＷＬ４、ＷＬ５に発生した負方向ノイズ
は、上記同様に接地電源線（ＶＳＳ ＵＰＰＥＲ）と接
地電源線（ＶＳＳ ＬＯＷＥＲ）とにほぼ半分ずつに分
散されて流れる。
駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）に接続され、ワー
ド線ＷＬ１、ＷＬ５がそれぞれワード線駆動回路（ＷＤ
ＲＶＬＯＷＥＲ）に接続されているので、ワード線ＷＬ
０、ＷＬ１、ＷＬ４、ＷＬ５に発生した負方向ノイズ
は、上記同様に接地電源線（ＶＳＳ ＵＰＰＥＲ）と接
地電源線（ＶＳＳ ＬＯＷＥＲ）とにほぼ半分ずつに分
散されて流れる。
【００６１】このため、接地電源線（ＶＳＳ ＬＯＷＥ
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）にはそれ
ぞれ、正方向ノイズと負方向ノイズとがほぼ同量ずつ流
れ込むようになる。この結果、ワード線に発生した正方
向ノイズおよび負方向ノイズは、接地電源線（ＶＳＳ
ＬＯＷＥＲ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）
において相殺することができる。
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）にはそれ
ぞれ、正方向ノイズと負方向ノイズとがほぼ同量ずつ流
れ込むようになる。この結果、ワード線に発生した正方
向ノイズおよび負方向ノイズは、接地電源線（ＶＳＳ
ＬＯＷＥＲ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）
において相殺することができる。
【００６２】この結果、図２に示すように、接地電源線
（ＶＳＳ ＬＯＷＥＲ）および接地電源線（ＶＳＳ Ｕ
ＰＰＥＲ）に発生する、負方向電位変動および正方向電
位変動、特に正方向電位変動を小さくすることができ
る。
（ＶＳＳ ＬＯＷＥＲ）および接地電源線（ＶＳＳ Ｕ
ＰＰＥＲ）に発生する、負方向電位変動および正方向電
位変動、特に正方向電位変動を小さくすることができ
る。
【００６３】また、図４に示すように、プリチャージ時
においても同様であり、ワード線ＷＬ２、ＷＬ３、ＷＬ
６、ＷＬ７に発生した負方向ノイズは接地電源線（ＶＳ
ＳＬＯＷＥＲ）および接地電源線（ＶＳＳ ＵＰＰＥ
Ｒ）それぞれにほぼ半分ずつ流れ、ワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ４、ＷＬ５に発生した正方向ノイズもまた、
接地電源線（ＶＳＳ ＬＯＷＥＲ）および接地電源線
（ＶＳＳ ＵＰＰＥＲ）それぞれにほぼ半分ずつ流れ
る。
においても同様であり、ワード線ＷＬ２、ＷＬ３、ＷＬ
６、ＷＬ７に発生した負方向ノイズは接地電源線（ＶＳ
ＳＬＯＷＥＲ）および接地電源線（ＶＳＳ ＵＰＰＥ
Ｒ）それぞれにほぼ半分ずつ流れ、ワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ４、ＷＬ５に発生した正方向ノイズもまた、
接地電源線（ＶＳＳ ＬＯＷＥＲ）および接地電源線
（ＶＳＳ ＵＰＰＥＲ）それぞれにほぼ半分ずつ流れ
る。
【００６４】この結果、図２に示すように、接地電源線
（ＶＳＳ ＬＯＷＥＲ）および接地電源線（ＶＳＳ Ｕ
ＰＰＥＲ）に発生する正方向電位変動および負方向電位
変動を小さくできる。
（ＶＳＳ ＬＯＷＥＲ）および接地電源線（ＶＳＳ Ｕ
ＰＰＥＲ）に発生する正方向電位変動および負方向電位
変動を小さくできる。
【００６５】このように１本のビット線ＢＬに接続され
たメモリセルＭに接続されたワード線ＷＬを２組に分
け、それぞれワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）およびワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に接続することで、接地電源線（ＶＳＳ ＬＯＷＥ
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）に発生す
る正方向電位変動および負方向電位変動をそれぞれ、実
質的にキャンセルすることができる。
たメモリセルＭに接続されたワード線ＷＬを２組に分
け、それぞれワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）およびワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に接続することで、接地電源線（ＶＳＳ ＬＯＷＥ
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）に発生す
る正方向電位変動および負方向電位変動をそれぞれ、実
質的にキャンセルすることができる。
【００６６】よって、非選択のワード線ＷＬがビット線
ＢＬに容量結合して発生するノイズに起因した、接地電
源線（ＶＳＳ ＵＰＰＥＲ）および接地電源線（ＶＳＳ
ＬＯＷＥＲ）の大きな電位変動は防止され、メモリセ
ルＭのデータ保持特性の劣化を抑制することができる。
ＢＬに容量結合して発生するノイズに起因した、接地電
源線（ＶＳＳ ＵＰＰＥＲ）および接地電源線（ＶＳＳ
ＬＯＷＥＲ）の大きな電位変動は防止され、メモリセ
ルＭのデータ保持特性の劣化を抑制することができる。
【００６７】［第２の実施形態］図５は、この発明の第
２の実施形態に係るＤＲＡＭのアレイ構成図である。
２の実施形態に係るＤＲＡＭのアレイ構成図である。
【００６８】第２の実施形態が、第１の実施形態と異な
るところは、メモリセルアレイ１の両端に配置したワー
ド線駆動回路ＷＤＲＶに、ワード線ＷＬを１本おきに接
続した点にある。
るところは、メモリセルアレイ１の両端に配置したワー
ド線駆動回路ＷＤＲＶに、ワード線ＷＬを１本おきに接
続した点にある。
【００６９】換言すれば、１本のビット線ＢＬに接続さ
れるメモリセルＭに接続されるワード線ＷＬを２組に分
け、それぞれをメモリセルアレイ１の上部に配置された
ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）および下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）にそれぞれ接続させ、加えてワード線ＷＬを１本
おきに上下のワード線駆動回路ＷＤＲＶへ接続した構成
を持つ。
れるメモリセルＭに接続されるワード線ＷＬを２組に分
け、それぞれをメモリセルアレイ１の上部に配置された
ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）および下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）にそれぞれ接続させ、加えてワード線ＷＬを１本
おきに上下のワード線駆動回路ＷＤＲＶへ接続した構成
を持つ。
【００７０】この場合も、１本のビット線ＢＬに接続さ
れるメモリセルＭに接続されるワード線ＷＬが２分さ
れ、それぞれワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）およびワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に接続されるので、接地電源線（ＶＳＳ ＬＯＷＥ
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）に発生す
る正方向電位変動および負方向電位変動をそれぞれ実質
的にキャンセルでき、第１の実施形態と同様の効果を期
待できる。
れるメモリセルＭに接続されるワード線ＷＬが２分さ
れ、それぞれワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）およびワード線駆動回路群（ＷＤＲＶ ＵＰＰＥ
Ｒ）に接続されるので、接地電源線（ＶＳＳ ＬＯＷＥ
Ｒ）および接地電源線（ＶＳＳ ＵＰＰＥＲ）に発生す
る正方向電位変動および負方向電位変動をそれぞれ実質
的にキャンセルでき、第１の実施形態と同様の効果を期
待できる。
【００７１】［第３の実施形態］図６は、この発明の第
３の実施形態に係るＤＲＡＭのアレイ構成図である。
３の実施形態に係るＤＲＡＭのアレイ構成図である。
【００７２】第３の実施形態が、第１、第２の実施形態
と異なるところは、メモリセルアレイ１の両端に配置し
たワード線駆動回路ＷＤＲＶに、ワード線ＷＬを４本お
きに接続した点にある。
と異なるところは、メモリセルアレイ１の両端に配置し
たワード線駆動回路ＷＤＲＶに、ワード線ＷＬを４本お
きに接続した点にある。
【００７３】換言すれば、１本のビット線ＢＬに接続さ
れるメモリセルＭに接続されるワード線ＷＬを２組に分
け、それぞれをメモリセルアレイ１の上部に配置された
ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）および下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）に接続させ、加えてワード線ＷＬを４本おきに上
下のワード線駆動回路ＷＤＲＶへ接続した構成を持つ。
れるメモリセルＭに接続されるワード線ＷＬを２組に分
け、それぞれをメモリセルアレイ１の上部に配置された
ワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）および下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）に接続させ、加えてワード線ＷＬを４本おきに上
下のワード線駆動回路ＷＤＲＶへ接続した構成を持つ。
【００７４】この場合も、４つのワード線駆動回路に接
続されたワード線（例えばＷＬ０〜ＷＬ３）には負ノイ
ズと正ノイズが発生する２本のワード線が組み合わせに
なるようにメモリセルＭが配置、並びにワード線駆動回
路ＷＤＲＶが配置されている。これにより、ワード腺駆
動回路群の接地線にてこれらのノイスが相殺され、見か
け上接地線ノイズは小さくなり、第１の実施形態並びに
第２の実施形態と同様の効果が期待できる。
続されたワード線（例えばＷＬ０〜ＷＬ３）には負ノイ
ズと正ノイズが発生する２本のワード線が組み合わせに
なるようにメモリセルＭが配置、並びにワード線駆動回
路ＷＤＲＶが配置されている。これにより、ワード腺駆
動回路群の接地線にてこれらのノイスが相殺され、見か
け上接地線ノイズは小さくなり、第１の実施形態並びに
第２の実施形態と同様の効果が期待できる。
【００７５】なお、説明のためワード線４本おきにメモ
リセルアレイの両端に配置した場合を説明したが、２ｎ
（ｎ≧２の整数）本おきに接続した場合も同様の効果が
期待できることは明らかである。
リセルアレイの両端に配置した場合を説明したが、２ｎ
（ｎ≧２の整数）本おきに接続した場合も同様の効果が
期待できることは明らかである。
【００７６】［第４の実施形態］図７は、この発明の第
４の実施形態に係るＤＲＡＭのアレイ構成図である。
４の実施形態に係るＤＲＡＭのアレイ構成図である。
【００７７】図７に示すように、第４の実施形態が、第
１〜第３の実施形態と異なるところは、メモリセルＭの
配置方式に１／２ピッチ方式ではなく、１／４ピッチ方
式を採用したことである。これにより、メモリセルアレ
イ１の両端に配置されたセンスアンプ回路Ｓ／Ａには１
本おきにビット線ＢＬが接続される構成となる。
１〜第３の実施形態と異なるところは、メモリセルＭの
配置方式に１／２ピッチ方式ではなく、１／４ピッチ方
式を採用したことである。これにより、メモリセルアレ
イ１の両端に配置されたセンスアンプ回路Ｓ／Ａには１
本おきにビット線ＢＬが接続される構成となる。
【００７８】さらに、第４の実施形態では、ワード線Ｗ
Ｌを１本おきに、メモリセルアレイ１の上部に配置され
たワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）と、下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）とに接続される構成を取る。
Ｌを１本おきに、メモリセルアレイ１の上部に配置され
たワード線駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）と、下
部に配置されたワード線駆動回路群（ＷＤＲＶ ＬＯＷ
ＥＲ）とに接続される構成を取る。
【００７９】換言すれば、やはり１本のビット線ＢＬに
接続されたメモリセルＭに接続される全てのワード線Ｗ
Ｌを２組に分け、それぞれをメモリセルアレイ１の上部
並びに下部のワード線駆動回路ＷＤＲＶに接続させ、加
えてワード線ＷＬを１本おきに上下のワード線駆動回路
ＷＤＲＶへ接続した構成を持つ。
接続されたメモリセルＭに接続される全てのワード線Ｗ
Ｌを２組に分け、それぞれをメモリセルアレイ１の上部
並びに下部のワード線駆動回路ＷＤＲＶに接続させ、加
えてワード線ＷＬを１本おきに上下のワード線駆動回路
ＷＤＲＶへ接続した構成を持つ。
【００８０】この場合も、隣接するワード線駆動回路Ｗ
ＤＲＶに接続されたワード線（例えばＷＬ４とＷＬ６）
には、負方向ノイズと正方向ノイズとが発生する組み合
わせで、メモリセルＭおよびワード線駆動回路ＷＤＲＶ
が配置される。これにより、ワード腺駆動回路群（ＷＤ
ＲＶ ＵＰＰＥＲ）の接地電源線（ＶＳＳ ＵＰＰＥ
Ｒ）、およびワード腺駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）の接地電源線（ＶＳＳ ＬＯＷＥＲ）にてこれらの
ノイズが相殺され、見かけ上接地電源線に生ずるノイズ
は小さくなり、第１〜第３の実施形態と同様の効果が期
待できる。
ＤＲＶに接続されたワード線（例えばＷＬ４とＷＬ６）
には、負方向ノイズと正方向ノイズとが発生する組み合
わせで、メモリセルＭおよびワード線駆動回路ＷＤＲＶ
が配置される。これにより、ワード腺駆動回路群（ＷＤ
ＲＶ ＵＰＰＥＲ）の接地電源線（ＶＳＳ ＵＰＰＥ
Ｒ）、およびワード腺駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）の接地電源線（ＶＳＳ ＬＯＷＥＲ）にてこれらの
ノイズが相殺され、見かけ上接地電源線に生ずるノイズ
は小さくなり、第１〜第３の実施形態と同様の効果が期
待できる。
【００８１】［第５の実施形態］図８は、第８の実施形
態に係るＤＲＡＭのアレイ構成図である。
態に係るＤＲＡＭのアレイ構成図である。
【００８２】図８に示すように、第５の実施形態は、第
４の実施形態と同様に、１／４ピッチ方式が採用されて
いる。
４の実施形態と同様に、１／４ピッチ方式が採用されて
いる。
【００８３】第５の実施形態が、第４の実施形態と同様
と異なるところは、メモリセルアレイ１の両端に配置さ
れたワード線駆動回路ＷＤＲＶにワード線ＷＬを４本お
きに接続した点にある。
と異なるところは、メモリセルアレイ１の両端に配置さ
れたワード線駆動回路ＷＤＲＶにワード線ＷＬを４本お
きに接続した点にある。
【００８４】換言すれば、１本のビット線ＢＬに接続さ
れたメモリセルＭに接続される全てのワード線を２組に
分け、それぞれをメモリセルアレイ１の上部のワード線
駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）、並びに下部のワ
ード線駆動回路群（ＷＤＲＶＬＯＷＥＲ）接続させ、加
えてワード線を４本おきに上部のワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）と下部のワード線駆動回路群
（ＷＤＲＶ ＬＯＷＥＲ）とに接続した構成を持つ。
れたメモリセルＭに接続される全てのワード線を２組に
分け、それぞれをメモリセルアレイ１の上部のワード線
駆動回路群（ＷＤＲＶ ＵＰＰＥＲ）、並びに下部のワ
ード線駆動回路群（ＷＤＲＶＬＯＷＥＲ）接続させ、加
えてワード線を４本おきに上部のワード線駆動回路群
（ＷＤＲＶ ＵＰＰＥＲ）と下部のワード線駆動回路群
（ＷＤＲＶ ＬＯＷＥＲ）とに接続した構成を持つ。
【００８５】この場合も、４つのワード線駆動回路ＷＤ
ＲＶに接続されたワード線ＷＬ（例えばＷＬ０〜ＷＬ
３）には、負方向ノイズと正方向ノイズが発生する２本
のワード線ＷＬがそれぞれ組み合わせられるようにメモ
リセルＭ並びにワード線駆動回路ＷＤＲＶが配置され
る。これにより、上部のワード線駆動回路群（ＷＤＲＶ
ＵＰＰＥＲ）の接地電源線（ＶＳＳ ＵＰＰＥＲ）、並
びに下部のワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）の接地電源線（ＷＤＲＶ ＬＯＷＥＲ）にてこれら
のノイズが相殺され、見かけ上接地電源線のノイズは小
さくなり、第１〜第４の実施形態と同様の効果を期待で
きる。
ＲＶに接続されたワード線ＷＬ（例えばＷＬ０〜ＷＬ
３）には、負方向ノイズと正方向ノイズが発生する２本
のワード線ＷＬがそれぞれ組み合わせられるようにメモ
リセルＭ並びにワード線駆動回路ＷＤＲＶが配置され
る。これにより、上部のワード線駆動回路群（ＷＤＲＶ
ＵＰＰＥＲ）の接地電源線（ＶＳＳ ＵＰＰＥＲ）、並
びに下部のワード線駆動回路群（ＷＤＲＶ ＬＯＷＥ
Ｒ）の接地電源線（ＷＤＲＶ ＬＯＷＥＲ）にてこれら
のノイズが相殺され、見かけ上接地電源線のノイズは小
さくなり、第１〜第４の実施形態と同様の効果を期待で
きる。
【００８６】なお、説明のためワード線４本おきにメモ
リセルアレイの両端に配置した場合を説明したが、２ｎ
（ｎ≧２の整数）おきに接続した場合も同様の効果が期
待できることは明らかである。
リセルアレイの両端に配置した場合を説明したが、２ｎ
（ｎ≧２の整数）おきに接続した場合も同様の効果が期
待できることは明らかである。
【００８７】［第６の実施形態］以下、図面を参照し
て、この発明に係るＤＲＡＭのより具体的かつこの発明
が特に有効となる構成の一例を第６の実施形態として説
明する。
て、この発明に係るＤＲＡＭのより具体的かつこの発明
が特に有効となる構成の一例を第６の実施形態として説
明する。
【００８８】図９は、この発明の第６の実施形態に係る
ＤＲＡＭが持つメモリセルアレイの一部を拡大して示し
た平面図、図１０（Ａ）は図９中の１０Ａ−１０Ａ線に
沿った断面図、図１０（Ｂ）は図９中の１０Ｂ−１０Ｂ
線に沿った断面図である。
ＤＲＡＭが持つメモリセルアレイの一部を拡大して示し
た平面図、図１０（Ａ）は図９中の１０Ａ−１０Ａ線に
沿った断面図、図１０（Ｂ）は図９中の１０Ｂ−１０Ｂ
線に沿った断面図である。
【００８９】図９、図１０（Ａ）、図１０（Ｂ）に示す
ように、Ｐ型シリコン基板１１には、埋め込みＮ型ウェ
ル１２が形成されている。Ｐ型シリコン基板１１には、
埋め込みＮ型ウェル１２に達するキャパシタ用トレンチ
１３が形成されている。トレンチ１３の埋め込みＮ型ウ
ェル１２に対向する部分の側壁にはキャパシタの誘電体
膜１４が、Ｐ型シリコン基板１１に対向する部分の側壁
には厚い二酸化シリコン膜１５が形成されている。埋め
込みＮ型ウェル１２の誘電体膜１４に対向した部分には
埋め込みＮ＋型プレート電極１２’が形成され、さら
にトレンチ１３の内部には誘電体膜１４を介してプレー
ト電極１２’と容量結合するストレージ電極１６が形成
され、トレンチキャパシタを構成している。ストレージ
電極１６は、スイッチングトランジスタＳＴのＮ型ドレ
イン領域１７に電気的に接続されている。スイッチング
トランジスタＳＴのＮ型ソース領域１８はビット線ＢＬ
に接続されている。
ように、Ｐ型シリコン基板１１には、埋め込みＮ型ウェ
ル１２が形成されている。Ｐ型シリコン基板１１には、
埋め込みＮ型ウェル１２に達するキャパシタ用トレンチ
１３が形成されている。トレンチ１３の埋め込みＮ型ウ
ェル１２に対向する部分の側壁にはキャパシタの誘電体
膜１４が、Ｐ型シリコン基板１１に対向する部分の側壁
には厚い二酸化シリコン膜１５が形成されている。埋め
込みＮ型ウェル１２の誘電体膜１４に対向した部分には
埋め込みＮ＋型プレート電極１２’が形成され、さら
にトレンチ１３の内部には誘電体膜１４を介してプレー
ト電極１２’と容量結合するストレージ電極１６が形成
され、トレンチキャパシタを構成している。ストレージ
電極１６は、スイッチングトランジスタＳＴのＮ型ドレ
イン領域１７に電気的に接続されている。スイッチング
トランジスタＳＴのＮ型ソース領域１８はビット線ＢＬ
に接続されている。
【００９０】スイッチングトランジスタＳＴのＮ型ソー
ス領域１８と、ビット線ＢＬとの接続は、セルフ・アラ
イン技術を用いて行われ、層間絶縁膜１９に開孔された
ビット線コンタクト２０（図１中のコンタクト２に相当
する）の開孔径は、スイッチングトランジスタＳＴのゲ
ート電極相互間、即ちワード線ＷＬ相互間のピッチＰＷ
Ｌよりも大きい。ワード線ＷＬ相互間のピッチＰＷＬの
一例は、例えば０．２５μｍ以下である。ビット線コン
タクト２０は導電体２１により埋め込まれており、ビッ
ト線ＢＬは、ビット線コンタクト２０に埋め込まれた導
電体２１に接続されることにより、Ｎ型ソース領域１８
に接続される。
ス領域１８と、ビット線ＢＬとの接続は、セルフ・アラ
イン技術を用いて行われ、層間絶縁膜１９に開孔された
ビット線コンタクト２０（図１中のコンタクト２に相当
する）の開孔径は、スイッチングトランジスタＳＴのゲ
ート電極相互間、即ちワード線ＷＬ相互間のピッチＰＷ
Ｌよりも大きい。ワード線ＷＬ相互間のピッチＰＷＬの
一例は、例えば０．２５μｍ以下である。ビット線コン
タクト２０は導電体２１により埋め込まれており、ビッ
ト線ＢＬは、ビット線コンタクト２０に埋め込まれた導
電体２１に接続されることにより、Ｎ型ソース領域１８
に接続される。
【００９１】なお、図中、参照符号２２は窒化シリコン
膜であり、導電体２１とワード線ＷＬの側壁とを絶縁す
る絶縁膜である。また、参照符号２３は、二酸化シリコ
ン膜であり、導電体２１とワード線ＷＬの上面とを絶縁
する絶縁膜である。
膜であり、導電体２１とワード線ＷＬの側壁とを絶縁す
る絶縁膜である。また、参照符号２３は、二酸化シリコ
ン膜であり、導電体２１とワード線ＷＬの上面とを絶縁
する絶縁膜である。
【００９２】このように第６の実施形態では、ビット線
ＢＬとスイッチングトランジスタＳＴのＮ型ソース領域
１８との接続、即ちビット線ＢＬとメモリセルＭとの接
続にセルフ・アライン技術が用いられている（セルフ・
アラインコンタクト）。このため、ビット線コンタクト
２０におけるビット線ＢＬとワード線ＷＬとの結合容量
ＣＷＢ１は、ビット線ＢＬとワード線ＷＬとが単純に交
差する部分における結合容量ＣＷＢ２よりも大きい。し
かも、結合容量ＣＷＢ１と結合容量ＣＷＢ２との差は極
めて大きくなることがあり、結合容量ＣＷＢ１に起因し
たノイズの問題は顕著である。
ＢＬとスイッチングトランジスタＳＴのＮ型ソース領域
１８との接続、即ちビット線ＢＬとメモリセルＭとの接
続にセルフ・アライン技術が用いられている（セルフ・
アラインコンタクト）。このため、ビット線コンタクト
２０におけるビット線ＢＬとワード線ＷＬとの結合容量
ＣＷＢ１は、ビット線ＢＬとワード線ＷＬとが単純に交
差する部分における結合容量ＣＷＢ２よりも大きい。し
かも、結合容量ＣＷＢ１と結合容量ＣＷＢ２との差は極
めて大きくなることがあり、結合容量ＣＷＢ１に起因し
たノイズの問題は顕著である。
【００９３】この発明の効果は、容量ＣＷＢ１と結合容
量ＣＷＢ２とが互いに異なっていれば得ることができる
が、この発明の効果は、図９、図１０（Ａ）、図１０
（Ｂ）に示すように、結合容量ＣＷＢ１が極めて大きく
なる可能性が高い、セルフ・アライン技術を用いたビッ
ト線コンタクト２０（セルフ・アラインコンタクト）を
持つ装置に特に有効である。
量ＣＷＢ２とが互いに異なっていれば得ることができる
が、この発明の効果は、図９、図１０（Ａ）、図１０
（Ｂ）に示すように、結合容量ＣＷＢ１が極めて大きく
なる可能性が高い、セルフ・アライン技術を用いたビッ
ト線コンタクト２０（セルフ・アラインコンタクト）を
持つ装置に特に有効である。
【００９４】さらに第６の実施形態では、図９の平面図
に示すように、ワード線ＷＬは実質的に等間隔のピッチ
ＰＷＬで形成され、メモリセルアレイ１の両端に２本ず
つ交互に引き出す形となっている。
に示すように、ワード線ＷＬは実質的に等間隔のピッチ
ＰＷＬで形成され、メモリセルアレイ１の両端に２本ず
つ交互に引き出す形となっている。
【００９５】また、ワード線ＷＬとワード線駆動回路Ｗ
ＤＲＶの特にノイズキラートランジスタ（図１７に示し
たトランジスタＱ１）とを互いに接続する配線３１もま
た、実質的に等間隔のピッチＰＮＫで形成されている。
配線３１のピッチＰＮＫはワード線ＷＬのピッチＷＬＰ
よりも大きく、例えばピッチＰＮＫは、ピッチＷＬＰ以
上、ピッチＷＬＰの２倍以下の大きさである。
ＤＲＶの特にノイズキラートランジスタ（図１７に示し
たトランジスタＱ１）とを互いに接続する配線３１もま
た、実質的に等間隔のピッチＰＮＫで形成されている。
配線３１のピッチＰＮＫはワード線ＷＬのピッチＷＬＰ
よりも大きく、例えばピッチＰＮＫは、ピッチＷＬＰ以
上、ピッチＷＬＰの２倍以下の大きさである。
【００９６】また、ワード線ＷＬに形成された、配線３
１が接続されるコンタクト部３２は、ビット線コンタク
ト２０を共有するように隣接した他のワード線ＷＬに向
かって、張り出すように形成される。これにより、例え
ばワード線ＷＬ０のコンタクト部３２とワード線ＷＬ１
のコンタクト部３２とはそれぞれ、例えばワード線ＷＬ
０とワード線ＷＬ１との２本分の幅を有した領域内に形
成される。
１が接続されるコンタクト部３２は、ビット線コンタク
ト２０を共有するように隣接した他のワード線ＷＬに向
かって、張り出すように形成される。これにより、例え
ばワード線ＷＬ０のコンタクト部３２とワード線ＷＬ１
のコンタクト部３２とはそれぞれ、例えばワード線ＷＬ
０とワード線ＷＬ１との２本分の幅を有した領域内に形
成される。
【００９７】また、一つのワード線駆動回路ＷＤＲＶ
は、ワード線ＷＬ２本分の幅を有して、メモリセルアレ
イ１の両端にそれぞれ配置される。しかも、従来では図
１３に示すように、メモリセルアレイ１の上部、下部に
それぞれ、ワード線駆動回路ＷＤＲＶが配置されない領
域、即ち無効領域が存在していたが、この発明では、無
効領域を生じないように、ワード線駆動回路ＷＤＲＶ
を、メモリセルアレイ１の上部、下部にそれぞれフルに
配置する。例えばワード線ＷＬ０に接続されるワード線
駆動回路ＷＤＲＶを、メモリセルアレイ１の上部に、ワ
ード線ＷＬ０とワード線ＷＬ１の２本分の幅を有して配
置する。同様に例えばワード線ＷＬ１に接続されるワー
ド線駆動回路ＷＤＲＶを、メモリセルアレイ１の下部
に、ワード線ＷＬ０とワード線ＷＬ１の２本分の幅を有
して配置する。即ち、ワード線ＷＬ０に接続されるワー
ド線駆動回路ＷＤＲＶ、ワード線ＷＬ０、ワード線ＷＬ
１、およびワード線ＷＬ１に接続されるワード線駆動回
路ＷＤＲＶを互いに、ワード線ＷＬ０とワード線ＷＬ１
との２本分の幅を有した領域に、実質的に一直線に配置
して、無効領域を削減する。
は、ワード線ＷＬ２本分の幅を有して、メモリセルアレ
イ１の両端にそれぞれ配置される。しかも、従来では図
１３に示すように、メモリセルアレイ１の上部、下部に
それぞれ、ワード線駆動回路ＷＤＲＶが配置されない領
域、即ち無効領域が存在していたが、この発明では、無
効領域を生じないように、ワード線駆動回路ＷＤＲＶ
を、メモリセルアレイ１の上部、下部にそれぞれフルに
配置する。例えばワード線ＷＬ０に接続されるワード線
駆動回路ＷＤＲＶを、メモリセルアレイ１の上部に、ワ
ード線ＷＬ０とワード線ＷＬ１の２本分の幅を有して配
置する。同様に例えばワード線ＷＬ１に接続されるワー
ド線駆動回路ＷＤＲＶを、メモリセルアレイ１の下部
に、ワード線ＷＬ０とワード線ＷＬ１の２本分の幅を有
して配置する。即ち、ワード線ＷＬ０に接続されるワー
ド線駆動回路ＷＤＲＶ、ワード線ＷＬ０、ワード線ＷＬ
１、およびワード線ＷＬ１に接続されるワード線駆動回
路ＷＤＲＶを互いに、ワード線ＷＬ０とワード線ＷＬ１
との２本分の幅を有した領域に、実質的に一直線に配置
して、無効領域を削減する。
【００９８】このような平面パターンを有する第６の実
施形態によれば、一つのワード線駆動回路ＷＤＲＶを、
ワード線ＷＬ２本分の幅を有する領域に、無効領域を生
じないようにフルに配置できるので、より高密度にワー
ド線駆動回路ＷＤＲＶを集積できる。
施形態によれば、一つのワード線駆動回路ＷＤＲＶを、
ワード線ＷＬ２本分の幅を有する領域に、無効領域を生
じないようにフルに配置できるので、より高密度にワー
ド線駆動回路ＷＤＲＶを集積できる。
【００９９】しかも、配線３１が接続されるワード線Ｗ
Ｌのコンタクト部３２を、ビット線コンタクト２０を共
有するように隣接した他のワード線ＷＬに向かって張り
出すように形成することで、コンタクト部３２を、ワー
ド線ＷＬ２本分の領域に収めることができる。
Ｌのコンタクト部３２を、ビット線コンタクト２０を共
有するように隣接した他のワード線ＷＬに向かって張り
出すように形成することで、コンタクト部３２を、ワー
ド線ＷＬ２本分の領域に収めることができる。
【０１００】また、配線３１のピッチＰＮＫを等間隔と
することにより、リソグラフィに用いるマスクに描かれ
た配線３１のパターンを、ウェーハに忠実に再現しやす
くなり、微細化しやすいパターンにできる。例えば配線
３１のピッチＰＮＫを等間隔とすることにより、リソグ
ラフィ時に発生する光の回折現象に起因した配線３１の
細りを、特に抑制できる。
することにより、リソグラフィに用いるマスクに描かれ
た配線３１のパターンを、ウェーハに忠実に再現しやす
くなり、微細化しやすいパターンにできる。例えば配線
３１のピッチＰＮＫを等間隔とすることにより、リソグ
ラフィ時に発生する光の回折現象に起因した配線３１の
細りを、特に抑制できる。
【０１０１】また、ピッチＰＷＬで等間隔に形成された
ワード線ＷＬを、メモリセルアレイ１の両端に２本ずつ
交互に引き出す。このため、特にメモリセルアレイ１の
両端部分において、配線３１と同様にワード線ＷＬの細
りを抑制でき、微細化に適する。
ワード線ＷＬを、メモリセルアレイ１の両端に２本ずつ
交互に引き出す。このため、特にメモリセルアレイ１の
両端部分において、配線３１と同様にワード線ＷＬの細
りを抑制でき、微細化に適する。
【０１０２】このように、第６の実施形態によれば、接
地電源線（ＶＳＳ ＵＰＰＥＲ）、接地電源線（ＶＳＳ
ＬＯＷＥＲ）に発生するノイズを低減できるととも
に、微細化に適した、ワード線ＷＬおよびワード線駆動
回路ＷＤＲＶとの配置を実現することができる。
地電源線（ＶＳＳ ＵＰＰＥＲ）、接地電源線（ＶＳＳ
ＬＯＷＥＲ）に発生するノイズを低減できるととも
に、微細化に適した、ワード線ＷＬおよびワード線駆動
回路ＷＤＲＶとの配置を実現することができる。
【０１０３】以上、第１〜第６の実施形態を参照して説
明したこの発明によれば、折り返し型ビット線方式を採
用したＤＲＡＭにおいて、ワード線とビット線との各交
点での容量結合のバランスが崩れてきても、ワード線駆
動回路群の接地電源線でこれら容量値の違いに起因する
ワード線へのノイズを相殺させることができる。これに
より、ワード線駆動回路群の接地電源線のＡＣ的な揺れ
を最小限に抑制することが可能となり、メモリセルのデ
ータ保持特性の劣化を抑制できる。
明したこの発明によれば、折り返し型ビット線方式を採
用したＤＲＡＭにおいて、ワード線とビット線との各交
点での容量結合のバランスが崩れてきても、ワード線駆
動回路群の接地電源線でこれら容量値の違いに起因する
ワード線へのノイズを相殺させることができる。これに
より、ワード線駆動回路群の接地電源線のＡＣ的な揺れ
を最小限に抑制することが可能となり、メモリセルのデ
ータ保持特性の劣化を抑制できる。
【０１０４】ゆえに、従来方式に比べデータ保持特性に
優れた高性能なＤＲＡＭが実現できる。さらには、この
効果によりセルフリフレシュ周期を伸ばすことが可能と
なり、セルフリフレシュ電流の抑制が可能となり、結果
的に低消費電力なＤＲＡＭを実現できる。
優れた高性能なＤＲＡＭが実現できる。さらには、この
効果によりセルフリフレシュ周期を伸ばすことが可能と
なり、セルフリフレシュ電流の抑制が可能となり、結果
的に低消費電力なＤＲＡＭを実現できる。
【０１０５】また、この発明は、上述した各実施例に限
定されるものではなく、本発明の主旨を逸脱しない範囲
で種々変形して実施することが出来る。
定されるものではなく、本発明の主旨を逸脱しない範囲
で種々変形して実施することが出来る。
【０１０６】例えば第６の実施形態では、トレンチキャ
パシタ型のメモリセルを集積したＤＲＡＭを例示した
が、この発明は、他の形のメモリセル、例えばスタック
キャパシタ型のメモリセルを集積したＤＲＡＭにも適用
できることはもちろんである。また、第１〜第６の実施
形態では、ＤＲＡＭを例示したが、ビット線とワード線
との各交点にメモリセルが配置されないメモリセルアレ
イ、例えば上述したようなメモリセルが折り返し型ビッ
ト線方式に基づいてマトリクス状に集積・配置されたメ
モリセルアレイを持つメモリであれば、ＤＲＡＭ以外で
も、例えばメモリセルからの情報を検知・増幅するビッ
ト線センスアンプとしてダイナミック型差動増幅器を採
用したＦＲＡＭや、ＳＲＡＭ、ＰＲＯＭ等にも、この発
明を応用することができる。
パシタ型のメモリセルを集積したＤＲＡＭを例示した
が、この発明は、他の形のメモリセル、例えばスタック
キャパシタ型のメモリセルを集積したＤＲＡＭにも適用
できることはもちろんである。また、第１〜第６の実施
形態では、ＤＲＡＭを例示したが、ビット線とワード線
との各交点にメモリセルが配置されないメモリセルアレ
イ、例えば上述したようなメモリセルが折り返し型ビッ
ト線方式に基づいてマトリクス状に集積・配置されたメ
モリセルアレイを持つメモリであれば、ＤＲＡＭ以外で
も、例えばメモリセルからの情報を検知・増幅するビッ
ト線センスアンプとしてダイナミック型差動増幅器を採
用したＦＲＡＭや、ＳＲＡＭ、ＰＲＯＭ等にも、この発
明を応用することができる。
【０１０７】
【発明の効果】以上、説明したようにこの発明によれ
ば、データを記憶するメモリセルを有し、このメモリセ
ルの、接地電源線ノイズに起因したデータ保持特性の劣
化を抑制できる半導体集積回路装置を提供できる。
ば、データを記憶するメモリセルを有し、このメモリセ
ルの、接地電源線ノイズに起因したデータ保持特性の劣
化を抑制できる半導体集積回路装置を提供できる。
【図１】図１はこの発明の第１の実施形態に係るＤＲＡ
Ｍのアレイ構成図。
Ｍのアレイ構成図。
【図２】図２はこの発明の第１の実施形態に係るＤＲＡ
Ｍの動作を示すタイミング図。
Ｍの動作を示すタイミング図。
【図３】図３はセンス時におけるメモリセルアレイの状
態を示す図。
態を示す図。
【図４】図４はプリチャージ時におけるメモリセルアレ
イの状態を示す図。
イの状態を示す図。
【図５】図５はこの発明の第２の実施形態に係るＤＲＡ
Ｍのアレイ構成図。
Ｍのアレイ構成図。
【図６】図６はこの発明の第３の実施形態に係るＤＲＡ
Ｍのアレイ構成図。
Ｍのアレイ構成図。
【図７】図７はこの発明の第４の実施形態に係るＤＲＡ
Ｍのアレイ構成図。
Ｍのアレイ構成図。
【図８】図８はこの発明の第５の実施形態に係るＤＲＡ
Ｍのアレイ構成図。
Ｍのアレイ構成図。
【図９】図９はこの発明の第６の実施形態に係るＤＲＡ
Ｍが持つメモリセルアレイの一部を拡大して示した平面
図。
Ｍが持つメモリセルアレイの一部を拡大して示した平面
図。
【図１０】図１０（Ａ）は図９中の１０Ａ−１０Ａ線に
沿った断面図、図１０（Ｂ）は図９中の１０Ｂ−１０Ｂ
線に沿った断面図。
沿った断面図、図１０（Ｂ）は図９中の１０Ｂ−１０Ｂ
線に沿った断面図。
【図１１】図１１はＤＲＡＭのメモリセルアレイの等価
回路図。
回路図。
【図１２】図１２はメモリセルアレイのビット線に沿っ
た断面を示す断面図。
た断面を示す断面図。
【図１３】図１３は従来のＤＲＡＭのアレイ構成図。
【図１４】図１４は従来のＤＲＡＭの動作を示すタイミ
ング図。
ング図。
【図１５】図１５は従来のセンス時におけるメモリセル
アレイの状態を示す図。
アレイの状態を示す図。
【図１６】図１６は従来のプリチャージ時におけるメモ
リセルアレイの状態を示す図。
リセルアレイの状態を示す図。
【図１７】図１７はワード線駆動回路ＷＤＲＶの一回路
例を示す回路図。
例を示す回路図。
１…メモリセルアレイ、 ２…ビット線コンタクト、 １１…Ｐ型シリコン基板、 １２…埋め込みＮ型ウェル、 １２’…プレート電極、 １３…トレンチ、 １４…誘電体膜、 １５…二酸化シリコン膜、 １６…ストレージ電極、 １７…Ｎ型ドレイン領域、 １８…Ｎ型ソース領域、 １９…層間絶縁膜、 ２０…ビット線コンタクト、 ２１…導電体、 ２２…窒化シリコン膜、 ２３…二酸化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲場 恒夫 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平４−318392（ＪＰ，Ａ) 特開 昭63−86186（ＪＰ，Ａ) 特開 平３−203085（ＪＰ，Ａ) 特開 平８−314112（ＪＰ，Ａ) 特開 平９−223735（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 G11C 11/401 G11C 11/407 G11C 11/41
Claims (7)
- 【請求項１】 第１のビット線及びこの第１のビット線
に並行する第２のビット線を含む折り返し型ビット線、
前記第１のビット線に接続され、この第１のビット線に
対するコンタクトを共有する二つのメモリセルを含む複
数のメモリセル群、前記第２のビット線に接続され、こ
の第２のビット線に対するコンタクトを共有する二つの
メモリセルを含む複数のメモリセル群、及びｎ本のワー
ド線が配置されたメモリセルアレイと、 前記メモリセルアレイの一端側に配置された複数の第１
のワード線駆動回路と、 前記メモリセルアレイの一端に相対する他端側に配置さ
れた複数の第２のワード線駆動回路とを具備し、 前記ｎ本のワード線はそれぞれ、前記メモリセルアレイ
の一端側及び前記他端側に２本おきに交互に引き出され
て前記第１、第２のワード線駆動回路に接続され、 前記コンタクトを共有する二つのメモリセルに接続され
たワード線はそれぞれ、前記一端側と前記他端側とに引
き出されている ことを特徴とする半導体集積回路装置。 - 【請求項２】 第１のビット線及びこの第１のビット線
に並行する第２のビット線を含む折り返し型ビット線、
前記第１のビット線に接続され、この第１のビット線に
対するコンタクトを共有する二つのメモリセルを含む複
数のメモリセル群、前記第２のビット線に接続され、こ
の第２のビット線に対するコンタクトを共有する二つの
メモリセルを含む複数のメモリセル群、及びｎ本のワー
ド線が配置されたメモリセルアレイと、 前記メモリセルアレイの一端側に配置された複数の第１
のワード線駆動回路と、 前記メモリセルアレイの一端に相対する他端側に配置さ
れた複数の第２のワード線駆動回路とを具備し、 前記ｎ本のワード線のうち、４の倍数−３本目及び４の
倍数本目に対応するワード線は前記メモリセルアレイの
一端側に引き出されて前記第１のワード線駆動 回路に接
続され、 前記ｎ本のワード線のうち、４の倍数−２本目及び４の
倍数−１本目に対応するワード線は前記メモリセルアレ
イの他端側に引き出されて前記第２のワード線駆動回路
に接続され、 前記コンタクトを共有する二つのメモリセルに接続され
たワード線はそれぞれ、前記一端側と前記他端側とに引
き出されて いることを特徴とする半導体集積回路装置。 - 【請求項３】 前記第１ワード線駆動回路は前記メモリ
セルアレイの一端側に配置された第１の接地線に接続さ
れ、 前記第２ワード線駆動回路は前記メモリセルアレイの他
端側に配置された第２の接地線に接続されている ことを
特徴とする請求項１及び請求項２いずれかに記載の半導
体集積回路装置。 - 【請求項４】 前記第１、第２のワード線駆動回路はそ
れぞれ、前記ワード線２本分のピッチで形成されている
ことを特徴とする請求項１乃至請求項３いずれか一項に
記載の半導体集積回路装置。 - 【請求項５】 前記第１のワード線駆動回路と前記コン
タクトを共有する二つのメモリセルに接続されたワード
線の一方との接続点は、前記メモリセルアレイの一端側
において、前記コンタクトを共有する二つのメモリセル
に接続されたワード線の他方に向かって張り出し、 前記第２のワード線駆動回路と前記コンタクトを共有す
る二つのメモリセルに接続されたワード線の他方との接
続点は、前記メモリセルアレイの他端側において、前記
コンタクトを共有する二つのメモリセルに接続されたワ
ード線の一方に向かって張り出している ことを特徴とす
る請求項１乃至請求項４いずれか一項に記載の半導体集
積回路装置。 - 【請求項６】 前記第１のワード線駆動回路を前記メモ
リセルアレイの一端側に引き出されたワード線に接続す
る配線群、及び前記第２のワード線駆動回路を前記メモ
リセルアレイの他端側に引き出されたワード線に接続す
る配線群は、等間隔のピッチで配置されていることを特
徴とする請求項５に記載の半導体集積回路装置。 - 【請求項７】 前記コンタクトは、セルフアラインコン
タクトであることを特徴とする請求項１乃至請求項６い
ずれか一項に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32930897A JP3281304B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体集積回路装置 |
| US09/199,463 US6002636A (en) | 1997-11-28 | 1998-11-25 | Semiconductor memory drive capable of canceling power supply noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32930897A JP3281304B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163291A JPH11163291A (ja) | 1999-06-18 |
| JP3281304B2 true JP3281304B2 (ja) | 2002-05-13 |
Family
ID=18220017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32930897A Expired - Fee Related JP3281304B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6002636A (ja) |
| JP (1) | JP3281304B2 (ja) |
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| JP2002184181A (ja) * | 2000-03-24 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4936582B2 (ja) * | 2000-07-28 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100395876B1 (ko) * | 2000-10-18 | 2003-08-25 | 삼성전자주식회사 | 디램 장치의 접지 전압 공급 라인 구조 |
| KR20040008738A (ko) * | 2002-07-19 | 2004-01-31 | 삼성전자주식회사 | 서브 워드라인 드라이버 구동신호 발생회로 및 그라운드노이즈 격리방법 |
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| KR100666182B1 (ko) * | 2006-01-02 | 2007-01-09 | 삼성전자주식회사 | 이웃하는 워드라인들이 비연속적으로 어드레싱되는 반도체메모리 장치 및 워드라인 어드레싱 방법 |
| KR100810616B1 (ko) * | 2006-10-02 | 2008-03-06 | 삼성전자주식회사 | 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법 |
| JP4791999B2 (ja) * | 2007-04-20 | 2011-10-12 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
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| JPH05218349A (ja) * | 1992-02-04 | 1993-08-27 | Sony Corp | 半導体記憶装置 |
| JP2967021B2 (ja) * | 1993-01-25 | 1999-10-25 | 株式会社東芝 | 半導体メモリ装置 |
| JP2823466B2 (ja) * | 1993-01-28 | 1998-11-11 | 株式会社東芝 | 半導体記憶装置 |
| KR0145224B1 (ko) * | 1995-05-27 | 1998-08-17 | 김광호 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
-
1997
- 1997-11-28 JP JP32930897A patent/JP3281304B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-25 US US09/199,463 patent/US6002636A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163291A (ja) | 1999-06-18 |
| US6002636A (en) | 1999-12-14 |
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