JPH11251541A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ハーフ・ピッチ型セル・アレーを有するＤＲＡ
Ｍにおいて隣接する２本の隣接ビット線間容量を小さく
し、センス・アンプの感度を向上させる。 【解決手段】ハーフ・ピッチ型セル・アレー１０を有す
るＤＲＡＭにおいて、セルの配置が２列を単位として列
方向におけるドレインを共有する２個のセルの配列ピッ
チのほぼ１／２づつずれており、セル・アレーの列方向
の一端側に配置され、ビット線のうちの１本おきの一対
のビット線（ＢＬ、／ＢＬ）毎に対応して接続されたセ
ンスアンプ１４ａと、セル・アレーの列方向の他端側に
配置され、ビット線のうちの残りの１本おきの一対のビ
ット線毎に対応して接続されたセンスアンプ１４ｂを具
備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特にダイナミック型メモリセルのアレイを内蔵する
ＭＯＳ型の半導体集積回路に関するもので、例えばダイ
ナミック型半導体メモリ（ＤＲＡＭ）に使用されるもの
である。

【０００２】

【従来の技術】図６は、従来のハーフ・ピッチ型セル・
アレーを持つＤＲＡＭにおけるセル・アレーの一部のパ
ターンレイアウトの一例を模式的に示す。図６に示すセ
ル・アレー５０は、それぞれ１個の電荷転送用ＭＯＳト
ランジスタと１個の電荷蓄積用キャパシタからなる１ト
ランジスタ・１キャパシタ型の複数のダイナミック型の
メモリセルが、セルトランジスタのドレインが共通に形
成された２個のセルを単位として行列状に配置されてい
る。

【０００３】この場合、トレンチが密に配置されるよう
に、隣り合う列のセル配置が列方向における前記２個単
位のセルの配列ピッチのほぼ１／２だけずれて配置され
ている。ここで、セルトランジスタの活性領域（ＳＤＧ
領域）を５１、キャパシタ部を５２で示している。

【０００４】そして、前記セル・アレー５０における同
一行の複数のメモリセルのゲート電極に連なるように共
通に形成されたワード線ＷＬi （ＷＬ0,ＷＬ1,ＷＬ2,Ｗ
Ｌ3,ＷＬ4,..）が行方向に配置されている。

【０００５】また、前記セル・アレー５０における同一
列の複数のメモリセルの前記共通に形成された各ドレイ
ンにコンタクトするように共通に形成されたビット線Ｂ
Ｌi（ＢＬ、／ＢＬ）が列方向に配置されている。ここ
で、ビット線コンタクト部を５３で示している。

【０００６】そして、前記セル・アレー５０の列方向の
一端側には、隣り合う一対のビット線（ＢＬ、／ＢＬ）
毎に対応して接続されたセンスアンプ（Ｓ／Ａ）５４が
配置されている。このセンスアンプ（Ｓ／Ａ）５４は、
例えばビット線電位センス用のＮＭＯＳセンスアンプと
ビット線電位リストア用のＰＭＯＳセンスアンプとから
なる。

【０００７】上記したような構成を有するハーフ・ピッ
チ型セル・アレー５０においては、任意のワード線ＷＬ
i （例えばＷＬ5 ）が選択された時には一列おきのセル
が選択されることになる。

【０００８】ところで、上記したハーフ・ピッチ型セル
・アレー５０をもつＤＲＡＭにおいて、近年デザイン・
ルールの縮小に伴い、ビット線間容量が増大してきてお
り、このビット線容量の増大によりセンス・アンプ５４
の感度が下がるという問題がある。

【０００９】即ち、例えば図７に示すように、セル・ア
レー５０の全てのセルにハイレベルのデータ“Ｈ”（黒
丸印）が予め書き込まれていた場合には、読み出し時に
例えばワード線ＷＬ5 により選択されたセル（選択セ
ル）から読み出された電位が各ビット線対ＢＬ、／ＢＬ
に接続されているセンス・アンプ５４でセンス増幅され
ると、ビット線対ＢＬ、／ＢＬの電位は一本おきにデー
タ“Ｈ”、残りの一本おきにデータ“Ｌ”になる、つま
り、ビット線対ＢＬ、／ＢＬの電位は“Ｈ”、“Ｌ”、
“Ｈ”、“Ｌ”、…と繰り返される。すると、任意のビ
ット線ＢＬi がビット線間容量Ｃによる結合によって受
けるノイズは最大になる。

【００１０】これに対して、例えば図８に示すように、
セル・アレー５０の列方向にストライプ上にデータ
“Ｈ”（黒丸印）が書き込まれていた場合、読み出し時
に例えばワード線ＷＬ5 により選択されたセル（選択セ
ル）から読み出された電位が各ビット線対ＢＬ、／ＢＬ
に接続されているセンス・アンプ５４でセンス増幅され
ると、ビット線対ＢＬ、／ＢＬの電位は、“Ｈ”、
“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”、“Ｈ”、“Ｌ”、
“Ｌ”、…と繰り返される。すると、任意のビット線Ｂ
Ｌi がビット線間容量Ｃによる結合によって受けるノイ
ズは最小になる。

【００１１】換言すれば、従来のハーフ・ピッチ型セル
・アレー５０を持つＤＲＡＭは、セル・アレーのデータ
の書込みパターンに依存して任意のビット線ＢＬi と隣
接するビット線との間のビット線間容量が変動し、任意
のビット線ＢＬi が隣接ビット線間容量による結合によ
って受けるノイズが変動してセンス・アンプの感度が低
下し、ノイズが最大の場合にはセンスアンプが誤動作す
るおそれがある。

【００１２】

【発明が解決しようとする課題】上記したように従来の
ハーフ・ピッチ型セル・アレーを持つＤＲＡＭは、セル
・アレーのデータの書込みパターンに依存して任意のビ
ット線と隣接するビット線との間のビット線間容量が変
動し、ビット線間容量による結合によって受けるノイズ
が変動し、アンプの感度が低下するおそれがあるという
問題があった。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、ハーフ・ピッチ型セル・アレーにおいて隣接
ビット線間容量が従来よりも小さくなり、センス・アン
プの感度が向上するダイナミック型半導体記憶装置を提
供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、それぞれ１個の電荷転送用ＭＯＳト
ランジスタとトレンチ構造を持つ１個の電荷蓄積用キャ
パシタからなる１トランジスタ・１キャパシタ型の複数
のダイナミック型のメモリセルが、セルトランジスタの
ドレインが共通に形成された２個のセルを単位として行
列状に配置され、かつ、セルの配置が２列を単位として
列方向における前記２個単位のセルの配列ピッチのほぼ
１／２づつだけずれているハーフ・ピッチ型のセル・ア
レーと、前記セル・アレーの行方向に配置され、同一行
の複数のメモリセルのゲート電極に接続されたワード線
と、前記セル・アレーの列方向に配置され、同一列のセ
ルトランジスタの前記共通に形成された各ドレインにコ
ンタクトするように共通に形成されたビット線と、前記
セル・アレーの列方向の一端側に配置されて前記ビット
線のうちの１本おきの一対のビット線毎に対応して接続
された複数の第１のセンスアンプと、前記セル・アレー
の列方向の他端側に配置されて前記ビット線のうちの残
りの１本おきの一対のビット線毎に対応して接続された
複数の第２のセンスアンプとを具備することを特徴とす
る。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、第１実施例に係るハーフ・ピッ
チ型セル・アレーを持つＤＲＡＭにおけるセル・アレー
の一部のパターンレイアウトの一例を模式的に示してい
る。

【００１６】図１に示すセル・アレー１０は、それぞれ
１個の電荷転送用ＭＯＳトランジスタと１個の電荷蓄積
用キャパシタからなる１トランジスタ・１キャパシタ型
の複数のダイナミック型のメモリセルが、セルトランジ
スタのドレインが共通に形成された２個のセルを単位と
して行列状に配置されている。

【００１７】この場合、セルの配置が２列を単位として
列方向における前記２個単位のセルの配列ピッチのほぼ
１／２だけずれている。ここで、セルトランジスタの活
性領域（ＳＤＧ領域）を１１、キャパシタ部を１２で示
している。

【００１８】そして、前記セル・アレー１０における同
一行の複数のメモリセルのゲート電極に連なるように形
成されたワード線ＷＬi （ＷＬ0,ＷＬ1,ＷＬ2,ＷＬ3,Ｗ
Ｌ4,..）が行方向に配置されている。

【００１９】また、前記セル・アレー１０における同一
列の複数のメモリセルの前記共通に形成された各ドレイ
ンにコンタクトするように共通に形成されたビット線Ｂ
Ｌi（なお、相補的なビット線対をＢＬ、／ＢＬで示
す）が列方向に配置されている。ここで、ビット線コン
タクト部を１３で示している。

【００２０】そして、前記セル・アレー１０の列方向の
一端側には、前記ビット線ＢＬi のうちの１本おきの一
対のビット線（ＢＬ、／ＢＬ）毎に対応して接続された
第１のセンスアンプ（Ｓ／Ａ）１４ａが配置されてお
り、前記セル・アレー１０の列方向の他端側には、前記
ビット線ＢＬi のうちの残りの１本おきの一対のビット
線（ＢＬ、／ＢＬ）毎に対応して接続された第２のセン
スアンプ（Ｓ／Ａ）１４ｂが配置されている。これらの
センスアンプ（Ｓ／Ａ）１４ａ、１４ｂは、例えばビッ
ト線電位センス用のＮＭＯＳセンスアンプとビット線電
位リストア用のＰＭＯＳセンスアンプとからなる。

【００２１】図２は、図１の一部を取り出して上面から
一部透視してパターンレイアウトの一例を示している。
図２において、１１はメモリセル領域のセルトランジス
タの活性領域（ＳＤＧ領域）であり、ドレイン領域Ｄ、
ソース領域Ｓ、ドレイン・ソース領域間のチャネル領域
を含み、ほぼ方形である。

【００２２】１２はメモリセル領域のキャパシタ部であ
り、ほぼ方形のディープトレンチの内壁部に形成された
絶縁膜１２ａと、トレンチ内部で前記絶縁膜１２ａの開
口部を介して前記ソース領域Ｓに連なる電荷蓄積層１２
ｂと、プレート電極（図示せず）を有する。

【００２３】１５は、基板表層部でメモリセル領域の相
互間の領域に選択的に形成されている素子分離領域であ
る。ＷＬi-2 、ＷＬi-1 、ＷＬi 、ＷＬi+1 は前記セル
トランジスタのチャネル領域上にゲート絶縁膜（図示せ
ず）を介して対向するゲート電極部Ｇを含むワード線で
あり、行方向に配置されている。

【００２４】１３は列方向に配置されたビット線（図示
せず）が前記ドレイン領域Ｄにコンタクトしているビッ
ト線コンタクト部である。なお、前記ビット線コンタク
ト部１３を共有する２個のセルトランジスタの各ＳＤＧ
領域１１のパータンは、平面的に直線状に配置されてお
り、各ＳＤＧ領域１１は、中央部から一端側の領域に第
１のＭＯＳトランジスタを構成する第１のドレイン・チ
ャネル・ソース領域が直線状に形成されている。そし
て、上記中央部から他端側の領域に第２のＭＯＳトラン
ジスタを構成する第２のドレイン・チャネル・ソース領
域が直線状に形成されており、上記中央部が上記第１、
第２のＭＯＳトランジスタに共通のドレイン領域Ｄとな
っている。

【００２５】図３は、図１中の２個のメモリセル部分を
代表的に取り出して断面構造の一例を概略的に示してい
る。図３において、Ｐ型半導体基板（シリコン基板）２
０の表層部にはＮ型導電層（Ｎウエル）２１が形成さ
れ、上記Ｎウエル２１の表層部にＰ型導電層（Ｐウエ
ル）２２が形成されている。

【００２６】上記Ｐウエル２２の表層部には、２個のメ
モリセルの各トランジスタ（セルトランジスタ）の共通
ドレインとなるＮ+ 型拡散領域２３および上記２個のセ
ルトランジスタの各ソースとなるＮ+ 型拡散領域２４が
形成されている。

【００２７】また、上記２個のソース用拡散領域２４に
それぞれ隣接して前記Ｐウエル２２およびＮウエル２１
に深い溝（ディープトレンチ）が形成され、前記トレン
チの内壁の下方部（前記Ｎウエル２１からなるキャパシ
タ電極領域に接する面）にはキャパシタ絶縁膜（例えば
ＮＯ膜）２５が形成され、前記トレンチ内壁の上方部お
よび素子分離領域に絶縁膜（例えば酸化膜）２６が形成
され、前記トレンチ内には電荷蓄積層（例えばＮ型ポリ
シリコン）２７が埋め込まれることによって、ディープ
トレンチ構造のキャパシタが形成されている。

【００２８】なお、前記絶縁膜２５の上端部の一部に開
口部が形成され、前記電荷蓄積層２７とそれに隣接する
ソース用拡散領域２４とは連なっている。そして、前記
Ｐウエル２２を含む基板２０の表面上にはゲート絶縁膜
２８が形成されており、このゲート絶縁膜２８上には行
方向に連続するワード線ＷＬi が形成されており、この
ワード線ＷＬi の一部は前記セルトランジスタのドレイ
ン・ソース領域間のチャネル上に前記ゲート絶縁膜２８
を介して対向するゲート電極となっている。

【００２９】ここで、図３に示す断面において、セルト
ランジスタのゲート電極を含むワード線ＷＬi-1 、ＷＬ
i をアクティブワード線、キャパシタ部の上方（図面に
垂直方向の位置に存在するセルトランジスタのゲート電
極を含む）を通過するワード線ＷＬi-2 、ＷＬi+1 をパ
ッシングワード線と呼ぶ。

【００３０】さらに、前記各ワード線上には層間絶縁膜
（例えばＢＰＳＧ、ＰＳＧなど）２９が形成され、この
層間絶縁膜２９には前記共通ドレイン用拡散領域２３の
一部に対向するようにコンタクト孔が開口され、このコ
ンタクト孔には前記共通ドレイン用拡散領域２４にコン
タクトするコンタクトプラグ（例えばＮ型ポリシリコ
ン）３０が埋め込み形成され、前記層間絶縁膜２９上に
は前記コンタクトプラグ３０に連なるようにビット線
（金属配線）ＢＬi が前記各ワード線とは交差する方向
に形成されている。

【００３１】図１に示したようなハーフ・ピッチ型セル
・アレーを有するＤＲＡＭにおいては、隣接する２つの
ビット線対が入れ子構造になるようにセルが配置されて
いる。

【００３２】このような構成によれば、例えば図４に示
すようにセル・アレー１０に任意のデータ・パターンが
書き込まれていても、データ読み出し時に選択されたセ
ル（選択セル）から読み出された電位が各ビット線対
（ＢＬ、／ＢＬ）に接続されているセンス・アンプ１４
ａあるいは１４ｂでセンス増幅された時、任意のビット
線ＢＬi の電位が“Ｈ”あるいは“Ｌ”になるが、この
ビット線ＢＬi を挟むように配置されている一対のビッ
ト線のうちの一方の電位は“Ｈ”、他方の電位は“Ｌ”
である。

【００３３】つまり、データ読み出し時には、任意のビ
ット線ＢＬi に隣接する２本のビット線のうち１本は必
ず任意のビット線ＢＬi と同電位となるので、隣接ビッ
ト線間容量Ｃが軽減され、結果として、図８を参照して
前述した従来例の隣接ビット線間容量が最小の場合と同
等に軽減され、従来例のセル・アレーと比べてセンス・
アンプ１４ａ、１４ｂの感度が向上する。

【００３４】なお、一般に、ワード線ＷＬi を構成する
ポリ・シリコン、ＷＳｉ等は金属よりも高抵抗であり、
これらの材料だけでワード線ＷＬi を構成した場合には
信号伝達の遅延が大きくなる。これを防止する目的で、
前記セル・アレー上の層間絶縁膜上に金属配線を形成
し、この金属配線を前記ワード線ＷＬi に電気的に接続
するために、例えば図５に示すような接続構造（Ｓｔｉ
ｔｃｈ；スティッチあるいはタップなどと呼ばれる）を
層間絶縁膜中に設けている。

【００３５】この場合、同一行の複数のメモリセルのゲ
ート電極に連なるように例えばポリ・シリコン、ＷＳｉ
等により形成された第１のワード線（ゲート配線）ＷＬ
i が長さ方向に分割されており、この分割された第１の
ワード線の上方部の層間絶縁膜上には金属配線からなる
ワード線抵抗低減用の第２のワード線（図５中、４５）
が行方向に連続的に配置されている。そして、前記分割
された第１のワード線ＷＬi および前記第２のワード線
が前記スティッチによって上下方向に接続されている。

【００３６】図５は、図１のセル・アレー中で第１のワ
ード線を第２のワード線に電気的に接続するスティッチ
を用いる場合のスティッチの一例を示す斜視図である。
図５に示すスティッチ４１の構造は、第１のワード線Ｗ
Ｌi 上に形成された第１の層間絶縁膜（図示せず）に第
１のワード線ＷＬi の一部上に対応して第１のコンタク
トプラグ（例えばＷの埋め込み）４２が形成されてお
り、上記第１の層間絶縁膜上には前記第１のコンタクト
プラグ４２に連なるように導電コンタクトパターン（Ｗ
あるいはＷＳｉ）４３が形成されており、さらに、導電
コンタクトパターン４３上に形成された第２の層間絶縁
膜（図示せず）には前記導電コンタクトパターン４３の
一部上に対応して第２のコンタクトプラグ（例えばＷの
埋め込み）４４が形成されており、上記第２の層間絶縁
膜上には前記第２のコンタクトプラグ４４に連なるよう
に金属配線からなる第２のワード線４５が形成されたも
のである。

【００３７】なお、上記スティッチ４１は、例えばセル
・アレーをワード線方向に垂直方向（列方向）に複数に
分割したセル・アレーの各境界に選択的に配設される。
上述したようなスティッチ４１を用いるＤＲＡＭにおい
ても、前記第１実施例のＤＲＡＭと同様に、隣接する２
つのビット線対が入れ子構造になるようにセルが配置さ
れているので、隣接ビット線間容量Ｃが軽減され、セン
ス・アンプ１４ａ、１４ｂの感度が向上する。

【００３８】なお、本発明におけるビット線コンタクト
部１３を共有する２個のセルトランジスタの活性領域１
１のパータンは、図１に示したように平面的に直線状に
配置される場合とか、列方向に平行に配置される場合に
限らず、列方向に対して斜めに横切る方向に配置しても
よい。

【００３９】また、本発明は、図３に示したようにトレ
ンチ構造のキャパシタを使用したトレンチセルに限ら
ず、スタック構造のキャパシタを使用したスタックセル
を図１に示したようなハーフ・ピッチ型アレーとして形
成する場合にも適用可能である。

【００４０】

【発明の効果】上述したように本発明のダイナミック型
半導体記憶装置によれば、ハーフ・ピッチ型セル・アレ
ーにおいて隣接ビット線間容量を従来よりも小さくし、
センス・アンプの感度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るハーフ・ピッチ型セ
ル・アレーを持つＤＲＡＭにおけるセル・アレーの一部
のパターンレイアウトの一例を模式的に示す平面図。

【図２】図１の一部を取り出して上面から一部透視して
パターンレイアウトの一例を示す図。

【図３】図１中の２個のメモリセル部分の断面構造の一
例を概略的に示す図。

【図４】図１中のハーフ・ピッチ型セル・アレーにおけ
る読み出し時の隣接ビット線間容量の結合がデータパタ
ーンに関係なく最小になる様子（ビット線の電位状態）
を説明するために示す図。

【図５】図１に示したセル・アレー中でワード線を金属
配線に電気的に接続する接続部（スティッチ）を用いる
場合のスティッチの一例を示す斜視図。

【図６】従来のハーフ・ピッチ型セル・アレーを持つＤ
ＲＡＭにおけるセル・アレーの一部のパターンレイアウ
トの一例を模式的に示す平面図。

【図７】図６中のハーフ・ピッチ型セル・アレーにおけ
る隣接ビット線間容量の結合が最大になるデータパター
ンおよびそれに対応する読み出し時のビット線の電位状
態を示す。

【図８】図６中のハーフ・ピッチ型セル・アレーにおけ
る隣接ビット線間容量の結合が最小になるデータパター
ンの一例およびそれに対応する読み出し時のビット線の
電位状態を示す。

【符号の説明】

１０…セル・アレー、 １１…セルトランジスタの活性領域（ＳＤＧ領域）、 １２…キャパシタ部、 １３…ビット線コンタクト部、 １４ａ、１４ｂ…センスアンプ（Ｓ／Ａ）、 ＷＬi （ＷＬ0,ＷＬ1,ＷＬ2,ＷＬ3,ＷＬ4,..）…ワード
線、 ＢＬ、／ＢＬ…ビット線対。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 それぞれ１個の電荷転送用ＭＯＳトラン
   ジスタとトレンチ構造を持つ１個の電荷蓄積用キャパシ
   タからなる１トランジスタ・１キャパシタ型の複数のダ
   イナミック型のメモリセルが、セルトランジスタのドレ
   インが共通に形成された２個のセルを単位として行列状
   に配置され、かつ、セルの配置が２列を単位として列方
   向における前記２個単位のセルの配列ピッチのほぼ１／
   ２づつずれているハーフ・ピッチ型のセル・アレーと、 前記セル・アレーの行方向に配置され、同一行の複数の
   メモリセルのゲート電極に接続されたワード線と、 前記セル・アレーの列方向に配置され、同一列のセルト
   ランジスタの前記共通に形成された各ドレインにコンタ
   クトするように形成されたビット線と、 前記セル・アレーの列方向の一端側に配置されて前記ビ
   ット線のうちの１本おきの一対のビット線毎に対応して
   接続された複数の第１のセンスアンプと、 前記セル・アレーの列方向の他端側に配置されて前記ビ
   ット線のうちの残りの１本おきの一対のビット線毎に対
   応して接続された複数の第２のセンスアンプとを具備す
   ることを特徴とするダイナミック型半導体記憶装置。
2. 【請求項２】 請求項１記載のダイナミック型半導体記
   憶装置において、 前記ダイナミック型のメモリセルは、ディープトレンチ
   構造のキャパシタを有し、前記２個を単位とするセルセ
   ルトランジスタの活性領域は直線状に配置されているこ
   とを特徴とするダイナミック型半導体記憶装置。
3. 【請求項３】 請求項１または２記載のダイナミック型
   半導体記憶装置において、 前記ワード線は、前記メモリセルのゲート電極に連なる
   ように形成され、長さ方向に分割された第１のワード線
   と、前記第１のワード線の上方部の層間絶縁膜上で連続
   的に配置された金属配線からなるワード線抵抗低減用の
   第２のワード線を有し、前記第１のワード線および前記
   第２のワード線を上下方向に接続するスティッチをさら
   に具備することを特徴とするダイナミック型半導体記憶
   装置。