JPS62150879A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に半導体記憶装
置の高集積化に適するメモリセル構成に関する。

［従来の技術］ 第３Ａ図および第３Ｂ図はたとえば、１９８５年の国際
固体回路会議（ＩＳＳＣＣ８５）の講演番号ＦＡＭ１７
．４において提案された高集積ダイナミック型半導体記
憶装置のメモリセルを示す図である。なお、第３Ａ図は
その平面図を示し、第３Ｂ図は第３Ａ図における線ｘ−
ｘ”に沿う断面図を示している。図において、Ｐ型基板
１の上には、Ｎ＋型型数散層５フィールド酸化Ｉ！２．
第１の多結晶シリコン層３．第２の多結晶シリコン層７
．第１のＡ店配線層６．第２のＡ史配線層８゜層間絶縁
膜９等が積層されている。第１のＡｌｌ配線層６は、ビ
ット線となるもので、コンタクトホール１０を介してＮ
＋＋拡散１５と電気的に接続されている。第２の多結晶
シリコン！！ｉ７は、ワード線となるもので、一定間隔
ごとに第２のＡｍ配線層８によって短絡され、低抵抗化
が図られている。

ここで、メモリセルＭＣの周囲には、各メモリセルを分
離するための溝掘り分離領域が形成される。この溝掘り
分ｔｉｌｌ領域の側面を利用して、第１の多結晶シリコ
ン層３と、キャパシタ絶縁膜４（フィールド酸化ｇ！２
の一部）と、Ｎ＋型拡！Ｉ！層５とで情報電荷蓄積容量
Ｃｐが形成されている。

また、メモリセルＭＣの平坦部にも同様の構成で、情報
電気蓄積容量Ｃ１が形成される。

上述の従来技術は、メモリセルＭＣの外周部の溝掘り分
離部を情報電荷蓄積容量として活用することにより、情
報電荷蓄積容Ｉｃｙを形成する平坦部面積を減少させて
チップ面積を縮小させても、十分に動作余裕が広く、か
つα粒子等の放射線により注入される小数担対して十分
な記憶情報電荷を保持し得るだけの情報電荷蓄積容量が
確保できるということが特徴である。

なお、第３ＡｌｉＫに示すように、メモリセル〜ＩＣの
周辺長を長く利用すればするほど、同量のＣｒを得るの
に必要な溝の深さは小さくなる。

［発明が解決しようとする問題点］ ところで、溝掘り分離領域に情報電荷蓄積領域を形成し
たような上記従来例の構造を、たとえば特開昭５１−７
４５３５号公報に示される折返し型ビット線構成に対し
て適用した場合、第３Ａ図におけるＹ−Ｙ”に沿う断面
構造は第４図に示すようになる。このような断面構造の
半導体記憶装置は、以下に述べるような問題点を含む。

■　第１の多結晶シリコン層３を溝掘り分離領域内でパ
ターニングしなければならないので、パターニングが行
ないにくいという問題点を生じる。

なぜならば、溝掘り分離領域内では第１の多結晶シリコ
ン層３の深度が変化しているので、パターニングのため
のフォーカシングがとりにくいとともに、エツチング条
件の設定も困難であるからである。

■　ワード線となる第２の多結晶シリコン層７により制
御されるゲートトランジスタＧＴのチャネル領域の両側
に溝掘り分離ｗＡ域が形成されるので、ゲートトランジ
スタＧＴのチャネル領域のエツジ（第４図のＡで示す部
分）のリーク電流制御が困難である。

■　ワード線となる第２の多結晶シリコン層７が１掘り
分ｍ領戚を横切っているので、ワード線の段差が大きく
なり、そのパターニングが難しくなるとともに、溝掘り
分離領域の絶縁物による埋め方に工夫が必要であるとい
う問題点を生じる。

この発明は上記のような問題点を解消するためになされ
たもので、高集積化されても十分な情報電荷蓄積容量を
確保でき、溝掘り分離■域内での多結晶シリコン層のエ
ツチングが不要であり、ゲートトランジスタのリーク電
流のＴｏ制御が容易であるとともに、ワード線の段差も
軽減されたメモリセル構造を有する高集積ダイナミック
型半導体記憶装置を提供することを目的とする。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、折返し型ピット線構
成において、対をなすビット線上の対応のメモリセルは
同一のワード線により制御されるゲートトランジスタを
介して各々のビット線に結合され、同じビット線上のコ
ンタクトホールを共有しないで隣り合うメモリセル間を
溝掘り分離し、そこに情報電荷蓄積容量を形成するよう
にしたものである。

［作用］ この発明における半導体記憶装置は、メモリセル部にお
ける溝掘り分ＩＩ領域が各メモリセルのゲート・トラン
ジスタのチャネル領域と接触せずにかつワード線と平行
に直線状に延びて形成されるので、情報電荷蓄積容量の
電極となる多結晶シリコン層を溝掘り分離領域内でエツ
チングすることが不要となり、ゲートトランジスタのチ
ャネル領域のリーク電流が通常のＬＯＧＯ８構造程度に
υ」御され、ワード線の段差も軽減される。また、対を
なすビット線のそれぞれには複数のメモリセルがゲート
トランジスタを介して結合され、ビット線間で対応する
メモリセルのゲートトランジスタは同一のワード線で制
御されるので、当該対応するメモリセルは２個のメモリ
セルで１ビットを構成し、ダミーメモリセルを不要とす
る。

［実施例］ 第１Ａ図、第１Ｂ図、第１Ｃ図はこの発明の一実施例の
半導体記憶装置を示す図である。なお、第１Ａ図はメモ
リセル部のＡＡ配線を除いた平面図を示し、第１Ｂ図は
第１Ａ図における線Ｘ−Ｘに沿う断面図を示し、第１Ｃ
図は第１Ａ図における線Ｙ−Ｙ−に沿う断面図を示す。

図において、Ｐ型シリコン基板１の上には、適宜の領域
にＮ”型拡散届５が形成される。また、Ｐ型シリコン基
板１の上には、フィールド酸化膜２．第１の多結晶シリ
コン層３．第１のＡＱ配線府６．第２の多結晶シリコン
層７等が形成される。フィールド酸化膜２は、その一部
が情報電荷蓄積容量を形成するためのキャパシタ絶縁１
１４として用いられる。

Ｎ＋型型数散層５一部および第１の多結晶シリコン層は
情報電荷蓄積容量の極板として用いられる。

また、Ｎ１型拡散層５は各メモリセルのゲートトランジ
スタのソースおよびトレイン領域となる。

ドレイン領域を形成するＮ“型拡散暦５とソース領域を
形成するＮ＋型型数散層５の間のＰ型シリコン基板１は
、上記ゲートトランジスタのチャネル領域１１を形成す
る。このチャネル領域１１の上を通過するように、ワー
ド線となる第２の多結晶シリコン層７が形成される。し
たがって、このワード線７によって各メモリセルのゲー
トトランジスタが制御される。また、ワード線７と直交
するように、ビット線となる第１のＡｍ配線層６が形成
される。このビット線６はコンタクトホール１０を介し
てＮ＋型型数散層５電気的に接続される。

ところで、この実施例の半導体記憶装置は折返し型ビッ
ト線構成を採用している。この折返し型ビット線構成で
は、隣り合う２本のビット線が同一のセンスアンプ（図
示せず）に接続される。以下の説明では、１つのセンス
アンプに対して対をなすビット線の一方をＢＬで表わし
、他方のビット線をＢＬで表わすこととする。１つのセ
ンスアンプに対して対をなすビット線Ｅ３Ｌ、ＢＬには
常に相補的な信号が与えられる。そして、これらビット
線ＢＬ、ＢＬの電位差がセンスアンプによって増幅され
る構成となっている。

第１Ａ図では、上下２列のメモリセル列を示しているが
、上の列のメモリセルの各フンタクトホール１０は、た
とえばビット線ＢＬと接続され、下の列のメモリセルの
各コンタクトホール１０はたとえばビット線ＢＬと接続
される。なお、第１Ａ図ではメモリセルアレイの一部を
示しているが、メモリセルアレイ全体ではさらに多数の
メモリセルがマトリクス状に配置され、各メモリセル列
はビット線ＢＬ、ＢＬのいずれかに属することになる。

各コンタクトホール１０は同一のビット線に属する左右
２個のメモリセルによって共用される。

ここで、同一のビット線に属するメモリセルの中でコン
タクトホール１０を共用せずにかつ隣り合うメモリセル
の間の領域には、溝掘り分離領域１２が形成される。こ
の溝掘り分離領域１２は、ワードｌ５ｉ７と平行にかつ
直線状に延びて形成される。

さらに、溝掘り分１１１ｔｆ１ｍ［１２の幅は、各メモ
リセルのキャパシタ部分の三方を囲むような幅に選ばれ
ている。溝掘り分Ｉｉ１を領域１２の側面を利用して、
第１の多結晶シリコン層３と、キャパシタ絶縁膜４と、
Ｎ＋型型数散層５によって情報電荷蓄積容量　ＣＰが形
成される。また、メモリセルの平坦部を利用して同様の
構成で情報電荷蓄積容量　Ｃｒが形成される。

上記のような直線状の溝掘り分離領域１２を形成するた
めに、各メモリセルのパターン形状は第３Ａ図に示すも
のに比べて若干の変更が加えられている。すなわち、第
１Ａ図の実施例では、ビット線ＢＬに属するメモリセル
とピッミル線ＢＬに属するメモリセルは、全く対称的な
位置関係で配置される。そして、同一のコンタクトホー
ル１０を共用せずに隣り合うメモリセルは所定の間隔を
隔てて対向するように配置される。ここで、ビット１！
ＢＬに属するメモリセルとビット線ＢＬに屈するメモリ
セルの中で、対応する位置関係にあるもの、すなわち第
１Ａ図の左右方向で同じ位置にあるものは、それぞれの
ゲートトランジスタのチャネル領１１１が同一のワード
線７によって制御される。したがって、成るワード線７
が選択された場合、ビット＃ＩＡＢＬ、ＢＬにはそれぞ
れ同一の容量値を有する情報電荷蓄積容量が接続される
ことになる。折返し型ビット線構成の半導体記憶装置で
は、対をなすビット線ＢＬ、ＢＬはその電位差によって
１ビットの情報を表わすため、この実施例では、２個の
メモリセルで１ビットを構成することになる。

以上のような構成において、第１Ａ図から明らかなよう
に、溝掘り分離領域１２は、各ゲートトランジスタのチ
ャネル領域１１を避けて形成される。そのため、ワード
線７によって制御される各ゲートトランジスタのリーク
電流制御が容易となり、情報電荷の保持特性の悪化がな
くなる。また、情報電荷蓄積容量の一方の極板となる第
１の多結晶シリコンｌ！！１３は、溝掘り分離領域１２
を覆うように形成されるので、溝掘り分離領域１２内で
第１の多結晶シリコン層３をバターニング／エツチング
する必要がなくなり、そのパターニング／エツチングが
第４図に示すものに比べて容易となる。

さらに、溝掘り分離領域１２はワード線７と平行に延び
ているので、ワード線７が溝掘り分離領域１２を通過す
ることがなくなり、ワード線７を形成する多結晶シリコ
ン層の段差が軽減され、そのバターニング、′エツチン
グが容易となる。

また、上記実施例では、２個のメモリセルで１ビットを
構成しているが、この２セル／１ビット構成は、以下の
利点を有する。

■　ダミーメモリセルを用いずとも、常に相補の信号を
ビット線対ＢＬ、ＢＬに読出すことができる。したがっ
て、ダミーメモリセルが不要となり、ダミーメモリセル
の基準電圧の変動によって生じる情報の誤りを防止する
ことができる。

■　従来の半導体記１！ｉ装置では、ダミーメモリセル
を用いずにビット線を所定の電圧でプリチャージして情
報電荷を読出すようにしたものもあるが、このような構
成では、プリチャージ電圧の変動によって情報誤りが生
じるおそれがある。これに対し、２セル／１ビット構成
では、ビット線対ＢＬ、ＢＬの読出信号電圧差がプリチ
ャージ電圧と無関係に常に最大限の幅で読出されるので
、情報誤りが生じることがほとんどない。

■　電源電圧変動や基板電圧変動などのノイズ電圧は、
ビット線ＢＬに屈するメモリセルの情報電荷蓄積容量と
ビット線ＢＬに属する情報電荷蓄積容量との両方に同一
に作用するので、ノイズ電圧によってビット線ＢＬ、Ｂ
Ｌの電位が変化してもそのシフト量は同じであるため、
ビット線ＢＬと肛との電位差は常に同じ値に保たれる。

したがって、ノイズ電圧によってメモリセルの情報が破
壊されることが防止でき、ハイ／ローの情報のいずれに
対しても動作マージンが変わらない。

■　上記■、■、■に述べた利点から、従来の半導体記
憶装置と同一の動作マージンを確保しようとする場合、
対を形成する情報電荷蓄積容量の値をそれぞれ従来の半
導体記憶ｉ置における１つのメモリセルの情報電荷蓄積
容量の１／２以下とでき、メモリセルアレイ部を小さく
することが可能となる。

以上述べたように、溝掘り分離領域を各ゲートトランジ
スタのチャネル領域１１と接しないようにかつワード線
７と交差しないように形成し、さらに２セル／１ビット
構成を折返し型ビット線構成と組合わせることにより、
情報電荷蓄積容量が大きく、動作余裕が広く、チップ面
積の小さい高集積ダイナミック型半導体記憶装置が得ら
れる。

なお、上記実施例では、溝掘り分ＦＩｉ領域１２の幅を
広くして各メモリセルの平坦部分にも情報電荷蓄積容＠
ＣＦを形成するようにしたが、さらに高集積化を進める
に際しては、第２図に示すようにｉｆＩ掘り分離領域１
２の幅を狭くし、同一ビット線上のコンタクトホールを
共有しないで隣り合うメモリセル間のみに溝掘り分離領
域を形成してもよい。この場合、情報電荷蓄積容量の値
は小さくなるが、その他の効果は上記実施例と同様であ
る。

また、上記実施例では情報電荷蓄積容量として、極板を
Ｎ＋型型数散層５多結晶シリコンｔｉｉ３で形成したが
、他の組合わせで１量板を形成してもよい。

たとえば、多結晶シリコン層同士の組合わせの場合は、
α線などの放射線照射に対しても耐性のあるメモリセル
構造が得られる。

さらに、第１Ｂ図からも明らかなように、ワード線を形
成する多結晶シリコン層７と、情報電荷蓄積容量の極板
を形成する多結晶シリコン層３とは里ならない位置関係
にあるので、これら多結晶シリコン芒３．７を同一工程
で形成することもでき、より一層のプロセスの簡素化と
段差の軽減が行なえる。

［発明の効果１ 以上のように、この発明によれば、メモリセル部おける
溝掘り分離領域をゲートトランジスタのヂャネルｗＡ域
に接しないようにかつワード線と交差しないように形成
したので、製造工程が容易になるとともにワード線の段
差が軽減されて信頼性も高くなり、ざらにゲートトラン
ジスタ特性の制御も容易となる。また、２セル／１ビッ
ト構成を折返し型ビット線構成の半導体記＋ｊ１￥Ｒ置
に適用したので、動作マージンが広く、かつ情報電荷保
持特性の改良された半導体記ｔｌ！ｌ装置を得ることが
できる。

【図面の簡単な説明】

第１Ａ図〜第１Ｃ図はこの発明の一実施例の半導体記憶
装置を示す図であり、特に、第１Ａ図はその平面図を示
し、第１Ｂ図は第１Ａ図における線Ｘ−Ｘ　＝に沿う断
面図を示し、第１Ｃ図は第１Ａ図における線Ｙ−Ｙ−に
沿う断面図を示す。第２図はこの発明の他の実施例を示
す平面図である。 第３Ａ図および第３Ｂ図は従来の半導体記憶装置を示す
平面図および断面図である。第４図は第３Ａ図および第
３Ｂ図に示すようなメモリ構成を折返し型ビット線構成
のメモリセルに適用した場合の断面溝造を示す図である
。 図において、１はＰ型シリコン基板、２はフィールド酸
化膜、３は情報電荷蓄積容量の極板となる第１の多結晶
シリコン層、４はキャパシタ絶縁膜、５はＮ４型拡散層
、６はビット線となる第１のＡｆＬ配線層、７はワード
線となる第２の多結晶シリコン層、１０はコンタクトホ
ール、１１はゲートトランジスタのチャネル領域、１２
は溝掘り分ｍｉ域、ＣＰ　、Ｃｒは情報電荷蓄積容量を
示す。 なお、図中、同一符号は同一または相当部分を示す。 代　　理　　人　　　　　大　　岩　　増　　雄第２図 第３Ａ図 第３８図 葛斗図

Claims (1)

1. 【特許請求の範囲】 隣り合うビット線が１つのセンスアンプに対して対をな
   すような折返し型ビット線構成の半導体記憶装置であつ
   て、 前記対をなすビット線のうちの一方のビット線に属する
   ように複数個の第１のメモリセルが形成され、 前記対をなすビット線のうちの他方のビット線に属する
   ように、かつ前記第１のメモリセルのそれぞれと対をな
   すように複数個の第２のメモリセルが形成され、 前記対をなす第１のメモリセルと第２のメモリセルとは
   、同一のワード線によつて制御されるゲートトランジス
   タをそれぞれ含み、 前記第１のメモリセルの中で同一のビット線とのコンタ
   クトホールを共有せずに隣り合うメモリセル間および前
   記第２のメモリセルの中で同一ビット線とのコンタクト
   ホールを共有せずに隣り合うメモリセル間に溝掘り分離
   領域が形成され、当該溝掘り分離領域は前記ゲートトラ
   ンジスタのチャネル領域と接触せずにかつ前記ワード線
   と平行に直線状に延びており、 前記溝掘り分離領域の両側面に前記各メモリセルの情報
   電荷蓄積用の容量が形成され、 前記対をなす第１のメモリセルと第２のメモリセルとは
   、２個のメモリセルで１ビットを構成しており、当該２
   セル１ビット構成のメモリセルが複数個配置されたメモ
   リセルアレイを備えた、半導体記憶装置。