JPS61107762A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61107762A JPS61107762A JP59229203A JP22920384A JPS61107762A JP S61107762 A JPS61107762 A JP S61107762A JP 59229203 A JP59229203 A JP 59229203A JP 22920384 A JP22920384 A JP 22920384A JP S61107762 A JPS61107762 A JP S61107762A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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- H01L29/945—Trench capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１トランジスタ／１キャパシタのメモリセル
構造を持つ半導体記憶装置の製造方法に関する。
構造を持つ半導体記憶装置の製造方法に関する。
〔発明の技術的背景とその問題点）
従来、半導体基板に形成される記憶装置として、−個の
ＭＯＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ＪＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているか否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭＯＳトランジスタを介してビッ
ト線に放出してその電位変化を検出することにより行な
ねれる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの大容量化は急速に進んでい
る。ｄＲＡＭを更に大容量化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の容量を如何に大きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きざで決まり、動作余裕、α線入
射等のノイズに対する余裕を考えると、最少限必要な電
荷量が決まる。そして蓄積電荷量はＭＯＳキャパシタの
容」と印加電圧で決まり、印加電圧は電源電圧で決まる
ので、ＭＯＳキャパシタ容量を必要量確保する必要があ
るのである。
ＭＯＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ＪＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているか否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭＯＳトランジスタを介してビッ
ト線に放出してその電位変化を検出することにより行な
ねれる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの大容量化は急速に進んでい
る。ｄＲＡＭを更に大容量化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の容量を如何に大きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きざで決まり、動作余裕、α線入
射等のノイズに対する余裕を考えると、最少限必要な電
荷量が決まる。そして蓄積電荷量はＭＯＳキャパシタの
容」と印加電圧で決まり、印加電圧は電源電圧で決まる
ので、ＭＯＳキャパシタ容量を必要量確保する必要があ
るのである。
第９図（ａ）（ｂ）は従来の一般的なｄＲＡＭの構成を
示す平面図とそのＡ−Ａ＝ＩＦｉｆｆｉｉ図である。
示す平面図とそのＡ−Ａ＝ＩＦｉｆｆｉｉ図である。
素子分離されたｐ型Ｓｉ基板２１に第１ゲート絶縁１１
２２を介して第１層多結晶シリコン膜からなるＭＯＳキ
ャパシタ電極２３が全ピットに共通に形成され ＭＯＳ
キャパシタ電極２３の窓の部分に第２ゲート絶縁膜２４
を介して第２層多結晶シリコン膜からなるゲートＮ極２
５が形成され、このゲート電極２４をマスクとしてソー
ス、トレインとなるｎ＋型層２７．２８が拡散形成され
ている。２６はＭＯＳキャパシタの基板側電極となるｎ
型層である。ゲート電極２５は図から明らかなように、
縦方向に隣接するメモリセルのＭＯＳキャパシタ電極２
３上を通って連続的に配設されてこれがワード線となる
。一方６Ｍ０Ｓトランジスタのソースは横方向にＡ℃配
線３０により共通接続され、これがビット線となる。２
９は層間絶縁膜である。
２２を介して第１層多結晶シリコン膜からなるＭＯＳキ
ャパシタ電極２３が全ピットに共通に形成され ＭＯＳ
キャパシタ電極２３の窓の部分に第２ゲート絶縁膜２４
を介して第２層多結晶シリコン膜からなるゲートＮ極２
５が形成され、このゲート電極２４をマスクとしてソー
ス、トレインとなるｎ＋型層２７．２８が拡散形成され
ている。２６はＭＯＳキャパシタの基板側電極となるｎ
型層である。ゲート電極２５は図から明らかなように、
縦方向に隣接するメモリセルのＭＯＳキャパシタ電極２
３上を通って連続的に配設されてこれがワード線となる
。一方６Ｍ０Ｓトランジスタのソースは横方向にＡ℃配
線３０により共通接続され、これがビット線となる。２
９は層間絶縁膜である。
このようなｄＲＡＭにおいて、ＭＯＳキャパシタの容量
を大きくするためには、用いるゲート絶縁膜の厚みを小
さくするか、誘電率を大きくするかまたは面積を大きく
することが必要である。しかし、絶縁膜厚を小さくする
ことは信頼性上限界がある・また誘電率を大きくするこ
とは例えば・ １、酸化膜（ＳｉＯ２）に代わって
窒化膜（Ｓ１３Ｎ４）を用いることなどが考えられるが
、これも主として信頼性上難点があり実用的でない。そ
うすると必要な容量を確保するためには、ＭＯＳキャパ
シタの面積を一定値以上確保することが必要となり、こ
れがメモリセル面積を小さくしてｄＲＡＭの高密度化、
大容量化を達成する上で大きな障害となっている。
を大きくするためには、用いるゲート絶縁膜の厚みを小
さくするか、誘電率を大きくするかまたは面積を大きく
することが必要である。しかし、絶縁膜厚を小さくする
ことは信頼性上限界がある・また誘電率を大きくするこ
とは例えば・ １、酸化膜（ＳｉＯ２）に代わって
窒化膜（Ｓ１３Ｎ４）を用いることなどが考えられるが
、これも主として信頼性上難点があり実用的でない。そ
うすると必要な容量を確保するためには、ＭＯＳキャパ
シタの面積を一定値以上確保することが必要となり、こ
れがメモリセル面積を小さくしてｄＲＡＭの高密度化、
大容量化を達成する上で大きな障害となっている。
メモリセルの占有面積を大きくすることなく、ＭＯＳキ
ャパシタの容量を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（例えば、１ＳＳＣＣ８４５ＥＳＳＩＯＮ ＸＶ
Ｉ［［ＦＡＭ１８．６ “ａｎ Ｅ）Ｃ）ｅｒｉｍｅ
ｎｔａｌｌＭｂ ｄＲＡＭ ｗｉｔｈ ０ｎ−ｃ
ｈｉｐＶｏｌｔａｑｅ Ｌ １ｍ１ｔｅｒ”Ｋ、Ｉｔ
ｏｈｅ ｊ ａ ＋参照）。この方法は、従来半導体基
板の平面のみを用いていたのに対し、溝を形成してその
側壁をも利用しようというもので、有力な方法として注
目される。
ャパシタの容量を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（例えば、１ＳＳＣＣ８４５ＥＳＳＩＯＮ ＸＶ
Ｉ［［ＦＡＭ１８．６ “ａｎ Ｅ）Ｃ）ｅｒｉｍｅ
ｎｔａｌｌＭｂ ｄＲＡＭ ｗｉｔｈ ０ｎ−ｃ
ｈｉｐＶｏｌｔａｑｅ Ｌ １ｍ１ｔｅｒ”Ｋ、Ｉｔ
ｏｈｅ ｊ ａ ＋参照）。この方法は、従来半導体基
板の平面のみを用いていたのに対し、溝を形成してその
側壁をも利用しようというもので、有力な方法として注
目される。
しかしながらこの方法によっても、更にメモリセルを微
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技術上限界が生じる。
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技術上限界が生じる。
本発明は上記した点に鑑みなされたもので、メモリセル
占有面積を小さくしてしかも充分なＭＯＳキャパシタ容
量を確保し、大容量化を可能とした半導体記憶装置の製
造方法を提供することを目的とする。
占有面積を小さくしてしかも充分なＭＯＳキャパシタ容
量を確保し、大容量化を可能とした半導体記憶装置の製
造方法を提供することを目的とする。
本発明においては、メモリセル領域の上面のみならずフ
ィールド領域との境界の側壁をもＭＯＳキャパシタとし
て利用する構造を対象とする。このような構造を得るた
めの本発明の方法は、先ず、半導体基板に絶縁膜が平坦
に埋め込まれた複数の島領域を配列形成する。そして前
記絶縁膜のうちＭＯＳキャパシタ形成予定領域の周囲の
部分を素子分離に要する所定厚みの絶縁膜を残してエツ
チングして各島領域のＭＯＳキャパシタ形成予定領域の
側壁を露出させる。一方向の複数の島領域を横切って連
続的に配列されるＭＯＳトランジスタのゲート電極形成
予定領域及びその周囲の絶縁膜はエツチングすることな
く、平坦面の状態に保つ。
ィールド領域との境界の側壁をもＭＯＳキャパシタとし
て利用する構造を対象とする。このような構造を得るた
めの本発明の方法は、先ず、半導体基板に絶縁膜が平坦
に埋め込まれた複数の島領域を配列形成する。そして前
記絶縁膜のうちＭＯＳキャパシタ形成予定領域の周囲の
部分を素子分離に要する所定厚みの絶縁膜を残してエツ
チングして各島領域のＭＯＳキャパシタ形成予定領域の
側壁を露出させる。一方向の複数の島領域を横切って連
続的に配列されるＭＯＳトランジスタのゲート電極形成
予定領域及びその周囲の絶縁膜はエツチングすることな
く、平坦面の状態に保つ。
そして露出した島領域の側壁及び上面に絶縁膜を介して
ＭＯＳキャパシタ電極を形成し、また各島領域の上面に
ゲート絶縁膜を介してＭＯＳトランジスタのゲート電極
を形成する。
ＭＯＳキャパシタ電極を形成し、また各島領域の上面に
ゲート絶縁膜を介してＭＯＳトランジスタのゲート電極
を形成する。
本発明によれば、メモリセル領域内に細溝を設けてキャ
パシタ面積を稼ぐものに比べて、メモリセル領域のフィ
ールド領域との境界の側壁をＭＯＳキャパシタとして利
用するため、メモリセル専有面積を大きくすることなく
キャパシタ面積を大きくすることができる。しかも本発
明では、平坦に絶縁膜が埋め込まれて複数□の島領域が
配列された状態を形成した後、キャパシタ形成予定領域
の周囲の絶縁膜を、素子分離に必要な所定厚み残してエ
ツチングして各島領域のキャパシタ形成予定領域の側壁
を露出させ、ＭＯＳトランジスタのゲート電極形成予定
領域及びその周囲の絶縁膜はそのまま残す。従ってＭＯ
Ｓトランジスタのゲート電極は平坦面上に配設すること
ができ、ゲート電、極のＰＥＰが確実に行なえる。また
ゲート電極は島領域の側壁に対向しないから、無用な静
電容量が入ることがなく、高速動作可能なｄＲＡＭが得
られる。キャパシタ電極とＭＯＳトランジスタのゲート
電極を重ならないように形成し、これらに自己整合され
たソース、ドレインｉｌ［を形成すれば、ゲート長のバ
うツキもなく、素子特性の安定化が図られる。
パシタ面積を稼ぐものに比べて、メモリセル領域のフィ
ールド領域との境界の側壁をＭＯＳキャパシタとして利
用するため、メモリセル専有面積を大きくすることなく
キャパシタ面積を大きくすることができる。しかも本発
明では、平坦に絶縁膜が埋め込まれて複数□の島領域が
配列された状態を形成した後、キャパシタ形成予定領域
の周囲の絶縁膜を、素子分離に必要な所定厚み残してエ
ツチングして各島領域のキャパシタ形成予定領域の側壁
を露出させ、ＭＯＳトランジスタのゲート電極形成予定
領域及びその周囲の絶縁膜はそのまま残す。従ってＭＯ
Ｓトランジスタのゲート電極は平坦面上に配設すること
ができ、ゲート電、極のＰＥＰが確実に行なえる。また
ゲート電極は島領域の側壁に対向しないから、無用な静
電容量が入ることがなく、高速動作可能なｄＲＡＭが得
られる。キャパシタ電極とＭＯＳトランジスタのゲート
電極を重ならないように形成し、これらに自己整合され
たソース、ドレインｉｌ［を形成すれば、ゲート長のバ
うツキもなく、素子特性の安定化が図られる。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）（ｂ）（ｃ） 〜第７図（ａ＞（ｂ）（Ｃ
）は、本発明の一実施例によるｄＲＡＭの製造工程を説
明するための図である。これらの図において、（ａ）は
平面図、（ｂ）はそのＡ−Ａ ＝断面図であり、（Ｃ）
は斜視図である。まず第１図に示すように、ρ−型Ｓ１
基板１に酸化膜２を形成し、その上のメモリセル領域に
公知の方法に ・・よりエツチングマスクとな
るフォトレジスト３をパターン形成して酸化膜２をエツ
チングし、次いで反応性イオンエツチング法（ＲＩＥ）
によりフィールド溝４をエツチング形成する。この後イ
オン注入法または気相拡散法により溝４の底部に素子分
離用のｐ型層５を形成する。この実施例では、メモリセ
ル領域は２ビツトで一つの凸型長方形パターンをなして
配列形成される。この後、フォトレジスト３および酸化
１１１２を除去し、第２図に示すように、フィールド絶
縁膜となる酸化膜（ＳｉＯ２）６を気相成長法により堆
積し、更に表面平坦化のためにフォトレジストアを塗布
する。そしてフォトレジストアと酸化膜６を両者に対し
て略等しいエツチング速度に条件設定されたＲＩＥによ
りエツチングして、酸化膜６を平坦に埋込む。
）は、本発明の一実施例によるｄＲＡＭの製造工程を説
明するための図である。これらの図において、（ａ）は
平面図、（ｂ）はそのＡ−Ａ ＝断面図であり、（Ｃ）
は斜視図である。まず第１図に示すように、ρ−型Ｓ１
基板１に酸化膜２を形成し、その上のメモリセル領域に
公知の方法に ・・よりエツチングマスクとな
るフォトレジスト３をパターン形成して酸化膜２をエツ
チングし、次いで反応性イオンエツチング法（ＲＩＥ）
によりフィールド溝４をエツチング形成する。この後イ
オン注入法または気相拡散法により溝４の底部に素子分
離用のｐ型層５を形成する。この実施例では、メモリセ
ル領域は２ビツトで一つの凸型長方形パターンをなして
配列形成される。この後、フォトレジスト３および酸化
１１１２を除去し、第２図に示すように、フィールド絶
縁膜となる酸化膜（ＳｉＯ２）６を気相成長法により堆
積し、更に表面平坦化のためにフォトレジストアを塗布
する。そしてフォトレジストアと酸化膜６を両者に対し
て略等しいエツチング速度に条件設定されたＲＩＥによ
りエツチングして、酸化膜６を平坦に埋込む。
こうして第３図に示すように周囲に平坦に酸化膜６が埋
め込まれた複数の島領域が配列形成された基板が得られ
る。次に第４図に示すように、ＭＯＳトランジスタ形成
予定領域及びその周囲のフィールド領域を覆うフォトレ
ジストアをパターン形成し、酸化膜６をエツチングし、
これをＭＯＳキャパシタ形成形成予定域４域囲の溝４に
素子分離に必要な厚み残してＭＯＳキャパシタ形成予定
領域の側壁を露出させる。そして不純物を≧オン注入し
てＭＯＳキャパシタの基板側電極となるｎ−型層８を形
成する。ＭＯＳトランジスタ形成予定領域の周囲のフィ
ールド溝４には厚い酸化膜６が平坦に埋め込まれたまま
とする。続いて第５図に示すように、キャパシタ部絶縁
膜９として例えば１００人の熱酸化膜を形成し、第１層
多結晶シリコン膜を堆積してこれをパターニングするこ
とによりキャパシタ電極１０を形成する。図から明らか
なように、キャパシタ電極１０は各島領域端部の上面だ
けでなく、フィールド溝４との境界に露出する３つの側
壁に対向するように形成される。
め込まれた複数の島領域が配列形成された基板が得られ
る。次に第４図に示すように、ＭＯＳトランジスタ形成
予定領域及びその周囲のフィールド領域を覆うフォトレ
ジストアをパターン形成し、酸化膜６をエツチングし、
これをＭＯＳキャパシタ形成形成予定域４域囲の溝４に
素子分離に必要な厚み残してＭＯＳキャパシタ形成予定
領域の側壁を露出させる。そして不純物を≧オン注入し
てＭＯＳキャパシタの基板側電極となるｎ−型層８を形
成する。ＭＯＳトランジスタ形成予定領域の周囲のフィ
ールド溝４には厚い酸化膜６が平坦に埋め込まれたまま
とする。続いて第５図に示すように、キャパシタ部絶縁
膜９として例えば１００人の熱酸化膜を形成し、第１層
多結晶シリコン膜を堆積してこれをパターニングするこ
とによりキャパシタ電極１０を形成する。図から明らか
なように、キャパシタ電極１０は各島領域端部の上面だ
けでなく、フィールド溝４との境界に露出する３つの側
壁に対向するように形成される。
この後筒６図に示すように、ゲート絶縁膜１１として各
島領域に例えば１００人の熱酸化膜を形成し、第２層多
結晶シリコン膜によりゲート電極１２を形成する。ゲー
ト電極１２は、キャパシタ電極１０とは重ならないよう
に第６図（ａ）の縦方向に連続的に配設され、ワード線
となる。そしてゲート電極１２及びキャパシタ電極１０
をマスりとじて不純物を拡散し、ソース、ドレインとな
るｎ＋型層１３．１４を形成する。最後に第７図に示す
ように、気相成長法により酸化膜（Ｓｉ２０）などの素
子保ｆｉｌｌ１１５を全面に形成し、これに配線用コン
タクト孔を開口して、ゲート電極１２とは交差する方向
にメモリセルの各ＭＯＳトランジスタのドレインを共通
接続するＡ２配線１６を形成する。このＡｆｆｉ配線１
５はビット線となる。
島領域に例えば１００人の熱酸化膜を形成し、第２層多
結晶シリコン膜によりゲート電極１２を形成する。ゲー
ト電極１２は、キャパシタ電極１０とは重ならないよう
に第６図（ａ）の縦方向に連続的に配設され、ワード線
となる。そしてゲート電極１２及びキャパシタ電極１０
をマスりとじて不純物を拡散し、ソース、ドレインとな
るｎ＋型層１３．１４を形成する。最後に第７図に示す
ように、気相成長法により酸化膜（Ｓｉ２０）などの素
子保ｆｉｌｌ１１５を全面に形成し、これに配線用コン
タクト孔を開口して、ゲート電極１２とは交差する方向
にメモリセルの各ＭＯＳトランジスタのドレインを共通
接続するＡ２配線１６を形成する。このＡｆｆｉ配線１
５はビット線となる。
この実施例によるｄＲＡＭは、凸型をなすメモリセル領
域の平坦面のみならず周辺のフィールド溝４の側壁をも
ＭＯＳキャパシタとして利用しており、実効的なＭＯＳ
キャパシタ面積が非常に大きい。そしてこの実施例によ
れば、第６図（Ｃ）から明らかなように、ゲート電極１
２が配設される領域の周囲のフィールド溝４には厚い酸
化Ｉ！ｉ６が平坦に埋め込まれたままであり、ゲート電
極１２が凹凸のない平坦面上でパターン形成されるため
、ＰＥＰが高精度に行われる。また小さい占有面積でキ
ャパシタ面積を十分大きくすることができることから、
ゲート電極をキャパシタ電極に重ねることなく高密度化
が可能であり、このようにすることでパターニング時の
マスク合わせずれの影響を受けないゲート電極幅で決ま
るチャネル長を確保して、優れた素子特性を得ることが
できる。またゲート電極は平坦面上を走り、キャパシタ
電極のように島領域の側壁に対向することがないから、
無用な浮遊容量が入ることがなく、高速動作可能なｄＲ
ＡＭが得られる。
域の平坦面のみならず周辺のフィールド溝４の側壁をも
ＭＯＳキャパシタとして利用しており、実効的なＭＯＳ
キャパシタ面積が非常に大きい。そしてこの実施例によ
れば、第６図（Ｃ）から明らかなように、ゲート電極１
２が配設される領域の周囲のフィールド溝４には厚い酸
化Ｉ！ｉ６が平坦に埋め込まれたままであり、ゲート電
極１２が凹凸のない平坦面上でパターン形成されるため
、ＰＥＰが高精度に行われる。また小さい占有面積でキ
ャパシタ面積を十分大きくすることができることから、
ゲート電極をキャパシタ電極に重ねることなく高密度化
が可能であり、このようにすることでパターニング時の
マスク合わせずれの影響を受けないゲート電極幅で決ま
るチャネル長を確保して、優れた素子特性を得ることが
できる。またゲート電極は平坦面上を走り、キャパシタ
電極のように島領域の側壁に対向することがないから、
無用な浮遊容量が入ることがなく、高速動作可能なｄＲ
ＡＭが得られる。
上記実施例では、ｎチャネルのメモリセル領域のみの製
造工程を示したが、周辺回路との境界部について第８図
を用いて簡単に説明する。第８図（ａ）は複数の島領域
がその周囲に平坦に酸化膜６が埋め込まれた状態で配列
形成された後、周辺回路のｐチャネルＭＯＳトランジス
タ形成領域にｎ型ウェル１７を形成した状態を示してい
る。この後上記実施例で説明したように、ＭＯＳキャパ
シタ形成予定領域の周囲の酸化膜６を所定厚み工
・；ッチングする。その状態が第８図（ｂ）であり、周
辺回路との境界部には、上記実施例で説明したＭＯＳト
ランジスタ形成予定領域の周囲と同様に厚い酸化膜６を
そのまま残す。そして第８図（Ｃ）に示すように、メモ
リセル領域の島領域には先の実施例と同様にメモリセル
を形成し、ｎ型ウェル１７叫は周辺回路の一部としてゲ
ート電極１８、ソース、ドレイン領域となるｐ＋型層１
９．２０を持つｐチャネルＭＯ８）−ランジスタを形成
する。
造工程を示したが、周辺回路との境界部について第８図
を用いて簡単に説明する。第８図（ａ）は複数の島領域
がその周囲に平坦に酸化膜６が埋め込まれた状態で配列
形成された後、周辺回路のｐチャネルＭＯＳトランジス
タ形成領域にｎ型ウェル１７を形成した状態を示してい
る。この後上記実施例で説明したように、ＭＯＳキャパ
シタ形成予定領域の周囲の酸化膜６を所定厚み工
・；ッチングする。その状態が第８図（ｂ）であり、周
辺回路との境界部には、上記実施例で説明したＭＯＳト
ランジスタ形成予定領域の周囲と同様に厚い酸化膜６を
そのまま残す。そして第８図（Ｃ）に示すように、メモ
リセル領域の島領域には先の実施例と同様にメモリセル
を形成し、ｎ型ウェル１７叫は周辺回路の一部としてゲ
ート電極１８、ソース、ドレイン領域となるｐ＋型層１
９．２０を持つｐチャネルＭＯ８）−ランジスタを形成
する。
こうして周辺回路も含めて、簡単な製造工程で素子の微
細化と大容量化が図られる。
細化と大容量化が図られる。
本発明は上記実施例に限られるものではない。
例えば上記実施例では、Ｓｉ基板をエツチングしてフィ
ールド溝を形成した後、この溝に酸化膜を埋め込んだ。
ールド溝を形成した後、この溝に酸化膜を埋め込んだ。
このように複数の島領域をその周囲に絶縁膜が埋め込ま
れた状態で配列形成する方法として、次のような工程を
採用してもよい。すなわち先ずＳｉ基板のフィールド領
域に選択的に厚い絶縁膜を凸型にパターン形成する。こ
れは全面に絶縁膜をＣＶＤにより堆積した後、これをＲ
ＩＥなどによりエツチングすればよい。この後、露出し
ている３ｉ基板表面に絶縁膜と同じ程度の厚さにＳｉ層
を選択成長させる。これにより上記実施例と等価な平坦
基板が得られる。
れた状態で配列形成する方法として、次のような工程を
採用してもよい。すなわち先ずＳｉ基板のフィールド領
域に選択的に厚い絶縁膜を凸型にパターン形成する。こ
れは全面に絶縁膜をＣＶＤにより堆積した後、これをＲ
ＩＥなどによりエツチングすればよい。この後、露出し
ている３ｉ基板表面に絶縁膜と同じ程度の厚さにＳｉ層
を選択成長させる。これにより上記実施例と等価な平坦
基板が得られる。
その池水発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。
施することができる。
第１図（ａ）（ｂ）（ｃ） 〜第７図（ａ）（ｂ）（Ｃ
）は本発明の一実施例のｄＲＡＭの製造工程を説明する
ための図で、それぞれ（ａ）は平面図。 （ｂ）はそのＡ−Ａ−断面図、（Ｃ）は斜視図、第８図
（ａ）（ｂ）（ｃ）は周辺回路との境界部の製造工程を
説明するための図、第９図（ａ）（ｂ）は従来のｄＲＡ
Ｍの構成を示す平面図とそのＡ−Ａ＝断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・酸化膜、３・・・フ
ォトレジスト、４・・・フィールド溝、５・・・ｐ型層
、６・・・酸化膜、７・・・フォトレジスト、８・・・
ｎ−型層、９・・・キャパシタ絶縁膜、１０・・・キャ
パシタ電極、１１・・・ゲート絶縁膜、１２・・・ゲー
ト電極（ワード線）、１３．１４・・・ｎ＋型層、１５
・・・素子保護膜、１６・・・Ａρ配線（ビット線）。 第１図 （ａ） （ｂ） 第１図 （ｃ） ・ 第２図 （ａ） （ｂ） 第２図 （ｃ） 第３図 （ｂ） 第３図 （ｃ） 第４図 （ａ） （ｂ） 第４図 （ｃ） 第５図 （ａ） （ｂ） 第５図 （Ｃ） 第６図 （ａ） （ｂ） 第６図 （Ｃ） 第７図 （ａ） （ｂ） 第７図 （Ｃ） 第８図 第９図 （ａ）
）は本発明の一実施例のｄＲＡＭの製造工程を説明する
ための図で、それぞれ（ａ）は平面図。 （ｂ）はそのＡ−Ａ−断面図、（Ｃ）は斜視図、第８図
（ａ）（ｂ）（ｃ）は周辺回路との境界部の製造工程を
説明するための図、第９図（ａ）（ｂ）は従来のｄＲＡ
Ｍの構成を示す平面図とそのＡ−Ａ＝断面図である。 １・・・ｐ−型Ｓｉ基板、２・・・酸化膜、３・・・フ
ォトレジスト、４・・・フィールド溝、５・・・ｐ型層
、６・・・酸化膜、７・・・フォトレジスト、８・・・
ｎ−型層、９・・・キャパシタ絶縁膜、１０・・・キャ
パシタ電極、１１・・・ゲート絶縁膜、１２・・・ゲー
ト電極（ワード線）、１３．１４・・・ｎ＋型層、１５
・・・素子保護膜、１６・・・Ａρ配線（ビット線）。 第１図 （ａ） （ｂ） 第１図 （ｃ） ・ 第２図 （ａ） （ｂ） 第２図 （ｃ） 第３図 （ｂ） 第３図 （ｃ） 第４図 （ａ） （ｂ） 第４図 （ｃ） 第５図 （ａ） （ｂ） 第５図 （Ｃ） 第６図 （ａ） （ｂ） 第６図 （Ｃ） 第７図 （ａ） （ｂ） 第７図 （Ｃ） 第８図 第９図 （ａ）
Claims (2)
- （１）１トランジスタ／１キャパシタのメモリセル構造
をもつ半導体記憶装置を製造する方法であって、半導体
基板に絶縁膜が平坦に埋め込まれた複数の島領域を配列
形成する工程と、前記絶縁膜のうちＭＯＳキャパシタ形
成予定領域周囲の部分を、素子分離に要する所定厚みの
絶縁膜を残してエッチングして各島領域のＭＯＳキャパ
シタ形成予定領域の側壁を露出させる工程と、露出した
島領域の側壁及び上面を覆うように絶縁膜を介してキャ
パシタ電極を形成する工程と、前記各島領域の上面にゲ
ート絶縁膜を形成し、一方向の複数の島領域を横切つて
連続するＭＯＳトランジスタのゲート電極を形成する工
程とを備えたことを特徴とする半導体記憶装置の製造方
法。 - （２）前記キャパシタ電極は第１層多結晶シリコン膜に
より形成され、前記ＭＯＳトランジスタのゲート電極は
第２層多結晶シリコン膜により形成され、これらの電極
をマスクとして不純物をドープしてＭＯＳトランジスタ
のソース、ドレイン領域が形成される特許請求の範囲第
１項記載の半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229203A JPS61107762A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置の製造方法 |
| KR1019850000365A KR900000180B1 (ko) | 1984-10-31 | 1985-01-22 | 반도체 기억장치의 제조방법 |
| US06/791,098 US4606011A (en) | 1984-10-31 | 1985-10-24 | Single transistor/capacitor semiconductor memory device and method for manufacture |
| DE8585307925T DE3580240D1 (de) | 1984-10-31 | 1985-10-31 | Ein-element-transistor/kondensator-halbleiterspeicheranordnung und verfahren zu ihrer herstellung. |
| EP85307925A EP0181162B1 (en) | 1984-10-31 | 1985-10-31 | A single transistor/capacitor semiconductor memory device and method for manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229203A JPS61107762A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107762A true JPS61107762A (ja) | 1986-05-26 |
Family
ID=16888432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229203A Pending JPS61107762A (ja) | 1984-10-31 | 1984-10-31 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4606011A (ja) |
| EP (1) | EP0181162B1 (ja) |
| JP (1) | JPS61107762A (ja) |
| KR (1) | KR900000180B1 (ja) |
| DE (1) | DE3580240D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451515B1 (ko) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100584997B1 (ko) * | 2003-07-18 | 2006-05-29 | 매그나칩 반도체 유한회사 | 트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자및 그제조 방법 |
| KR101040150B1 (ko) | 2008-01-18 | 2011-06-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치와 그 제조 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150879A (ja) * | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0815206B2 (ja) * | 1986-01-30 | 1996-02-14 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0685427B2 (ja) * | 1986-03-13 | 1994-10-26 | 三菱電機株式会社 | 半導体記憶装置 |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JPH0620108B2 (ja) * | 1987-03-23 | 1994-03-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE19600422C1 (de) * | 1996-01-08 | 1997-08-21 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6121651A (en) * | 1998-07-30 | 2000-09-19 | International Business Machines Corporation | Dram cell with three-sided-gate transfer device |
| KR100609194B1 (ko) * | 2002-02-14 | 2006-08-02 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| GB201617276D0 (en) | 2016-10-11 | 2016-11-23 | Big Solar Limited | Energy storage |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199722A (en) * | 1976-06-30 | 1980-04-22 | Israel Paz | Tri-state delta modulator |
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
| US4353086A (en) * | 1980-05-07 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Silicon integrated circuits |
| US4547792A (en) * | 1980-06-19 | 1985-10-15 | Rockwell International Corporation | Selective access array integrated circuit |
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPH0612804B2 (ja) * | 1982-06-02 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JPS5972161A (ja) * | 1983-09-09 | 1984-04-24 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-10-31 JP JP59229203A patent/JPS61107762A/ja active Pending
-
1985
- 1985-01-22 KR KR1019850000365A patent/KR900000180B1/ko not_active IP Right Cessation
- 1985-10-24 US US06/791,098 patent/US4606011A/en not_active Expired - Lifetime
- 1985-10-31 EP EP85307925A patent/EP0181162B1/en not_active Expired - Lifetime
- 1985-10-31 DE DE8585307925T patent/DE3580240D1/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451515B1 (ko) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100584997B1 (ko) * | 2003-07-18 | 2006-05-29 | 매그나칩 반도체 유한회사 | 트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자및 그제조 방법 |
| JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR101040150B1 (ko) | 2008-01-18 | 2011-06-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치와 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4606011A (en) | 1986-08-12 |
| KR860003658A (ko) | 1986-05-28 |
| EP0181162B1 (en) | 1990-10-24 |
| EP0181162A2 (en) | 1986-05-14 |
| EP0181162A3 (en) | 1988-01-07 |
| DE3580240D1 (de) | 1990-11-29 |
| KR900000180B1 (ko) | 1990-01-23 |
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