JPH077823B2

JPH077823B2 - 半導体集積回路装置

Info

Publication number: JPH077823B2
Application number: JP58216143A
Authority: JP
Inventors: 光正小柳; 真二清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-11-18
Filing date: 1983-11-18
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPS60109265A

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体集積回路装置に関するものであり、特
に、ダイナミック型ランダムアクセスメモリ〔以下、DR
AM（Ｄynamic Ｒandom Ａccess Ｍemory）という〕に適
用して有効な技術に関するものである。

〔背景技術〕

記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するDRAMは、その蓄積
できる情報量（ビット数）を増大させるためにおよびそ
の動作時間を向上させるために、高集積化の傾向にあ
る。高集積化においては、DRAMを構成する周辺回路、例
えばアドレス選択回路，読み出し回路，書き込み回路等
の半導体素子を縮小化するとともに、情報を保持するた
めの記憶用容量素子をも縮小化する必要がある。この記
憶用容量素子は、再書き込み動作頻度を低減して読み出
しおよび書き込み動作時間を向上させるようにある所定
の容量値を持つことが要求される。例えばその容量値が
小さい場合、アルファ線（以下、α線という）によって
生ずる不要な少数キャリアの影響を受けて誤動作あるい
はソフトエラーを生じる。そこで、記憶用容量素子等を
形成する半導体基板の一主面に溝を設け、基板の主表面
部のみでなく、溝の内部をも利用するというDRAMが提案
されている（特願昭50−53883）。

この記憶用容量素子は、MIS（Ｍetal Ｉnsu-lator Ｓem
iconductor）型の容量素子、具体的には、半導体基板の
一主面からその内部方向に延在して設けられた細孔（Ｕ
溝ともいわれている）と、その細孔にそって設けられた
絶縁膜と、該絶縁膜上部を覆うように設けられた容量電
極とによって構成されている。また、前記スイッチング
用トランジスタは、具体的には、半導体基板に互いに離
隔して設けられたソース領域およびドレイン領域と、該
ソース領域およびドレイン領域間の半導体基板上に絶縁
膜を介して設けられたゲート電極とによる絶縁ゲート型
電界効果トランジスタ（以下、MISFETという）によって
構成されている。

しかしながら、本発明者の実験，検討の結果、かかるDR
AMにおいて、さらに、高集積化しようとした場合、次の
ような問題点が抽出された。

第１の問題点は、前記記憶用容量素子が情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部であっ
て、高集積化のために、隣接する記憶素子間距離をさら
に接近した場合、隣接する記憶用容量素子を形成するそ
れぞれの細孔部において半導体基板内に形成されるそれ
ぞれの空乏領域が互いに結合することになり、この結合
の結果、隣接するそれぞれの容量部に電位差があれば低
電位の容量部から高電位の容量部へ電荷の移動が生じ、
隣接する容量部間でリーク現象を生じることになる。こ
れによって、情報の読み出し動作における誤動作を生じ
やすく、DRAMにおける信頼性が低減される。このような
理由から、DRAMの高集積化を期待することができない。

第２の問題点は、細孔技術による立体的な容量部は、他
の従来における平面的な記憶用容量素子の形成法に比べ
て、半導体基板内の広い空乏領域および反転層領域内に
多量の電荷を蓄積できるように大容量値に構成できる
が、同時に、半導体基板内にα線や周辺回路部からのキ
ャリアの注入によって生ずる不要な少数キャリアによる
影響度も大きくなる。これは、半導体基板の一主面から
その内部に延びる細孔深さが深くなるにしたがい、前記
少数キャリアによる影響度が著しく増大するためであ
る。α線や周辺回路部からのキャリアの注入によって生
ずる不要な少数キャリアは記憶用容量の空乏層に保持さ
れている電圧を減少させ“0"情報を“1"情報に反転させ
てしまう為、情報の読み出し動作の誤動作（ソフトエラ
ー）の原因となる。さらに、α線によって生ずる不要な
少数キャリアに対処すべき所定の電荷蓄積量を得るため
に、細孔深さを深くすることには限定があり、DRAMの集
積度を向上することができなかった。

〔発明の目的〕

本発明の目的は、メモリセルの記憶用容量素子の蓄積電
荷量を確保しつつ、高集積化を図ることが可能なDRAMを
提供することにある。

本発明の他の目的は、DRAMの隣接するメモリセルの記憶
用容量素子間のリーク現象を防止することにある。

また、本発明の他の目的は、DRAMのメモリセルの記憶用
容量素子におけるα線や周辺回路部からの注入によって
生じる不要な少数キャリアの影響度を低減することにあ
る。

さらに、本発明の他の目的は、DRAMの記憶用容量素子間
のリーク電流を低減し、情報保持時間を長くすることに
よって、DRAMの動作時間の高速化を可能にすることにあ
る。

なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、記憶用容量素子とスイッチング用トランジス
タのMISFETとの直列回路をメモリセルとするDRAMにおい
て、前記記憶用容量素子を、半導体基板の一主面部に設
けられた細孔部内の半導体基板表面を覆って形成された
第１絶縁膜と、一端部が前記一方の第１半導体領域と電
気的に接続され、他端部が第１絶縁膜上部に設けられた
第１導電プレートと、前記第１絶縁膜下部の半導体基板
主面部に設けられた第１導電型で半導体基板よりも高い
不純物濃度を有する第２導電プレートとなる第２半導体
領域と、前記第１導電プレート上部に設けられた第２絶
縁膜と、少なくとも該第２絶縁膜上部に設けられた第３
導電プレートとで構成することにより、記憶用容量素子
の容量を増やすと共に記憶用容量素子間のリーク現象を
防止し、かつ、α線や周辺回路部からの注入によって生
じる不要な少数キャリアの影響度を低減し、高集積化を
達成するものである。

以下、本発明の構成について、実施例とともに詳細に説
明する。

〔実施例Ｉ〕

本実施例は、DRAMのメモリセルについて、その構造なら
びにその製造方法について説明する。

第１図は、本発明の実施例Ｉを説明するためのDRAMのメ
モリセルアレイ要部を示す等価回路図である。

第１図において、SA₁,SA₂……はセンスアンプであり、
後述する所定のメモリセルと所定のダミーセルとの間の
微小な電位差を増幅するためのものである。BL₁₁,BL₁₂
はセンスアンプSA₁の一側端から行方向に延在するビッ
ト線である（以下、ビット線の延在する方向を行方向と
いう）。BL₂₁,BL₂₂はセンスアンプSA₂の一側端から行方
向に延在するビット線である。これらのビット線BLは、
情報となる電荷を伝達するためのものである。WL₁,WL₂
は列方向に延在するワード線であり、後述するダミーセ
ルのスイッチング用MISFETを構成する所定のゲート電極
に接続し、当該MISFETのON,OFF動作をさせるためのもの
である（以下、ワード線の延在する方向を列方向とい
う）。WL₃,WL₄は列方向に延在するワード線であり、後
述するメモリセルのスイッチング用MISFETを構成する所
定のゲート電極に接続し、当該MISFETのON,OFF動作をさ
せるためのものである。M₁₁,M₁₂,M₂₁,M₂₂,……はメモリ
セルであり、情報となる電荷を保持するようになってい
る。メモリセルM₁₁,M₁₂,M₂₁,M₂₂は、その一端が所定の
ビットBLに接続されゲート電極が所定のワード線WLに接
続されたMISFETQ₁₁,Q₁₂,Q₂₁,Q₂₂……と、該MISFETQ₁₁,Q
₁₂,Q₂₁,Q₂₂……の他端にその一端が接続され、かつ、他
端が接地電位（０〔Ｖ〕）又は基板バイアス電位（−2.
5〜−3.0〔Ｖ〕）等の固定電位V_SS端子に接続された容
量部C₁₁,C₁₂,C₂₁,C₂₂……とによって構成されている。D
₁₁,D₁₂,D₂₁,D₂₂,……はダミーセルであり、メモリセル
Ｍの情報である“1",“0"を判断し得るような電荷を保
持するようになっている。ダミーセルD₁₁,D₁₂,D₂₁,D₂₂
は、その一端が所定のビット線BLに接続されゲート電極
が所定のワード線WLに接続されたMISFETQ_D11,Q_D12,
Q_D21,Q_D22……と、該MISFETQ_D11,Q_D12,Q_D21,Q_D22の他端
にその一端が接続され、かつ、他端が固定電位V_SS端子
に接続された容量部C_D11,C_D12,C_D21,C_D22と、該容量部C
_D11,C_D12,C_D21,C_D22に蓄積された電荷をクリアするため
のクリア用MISFETCQとによって構成されている。φ_Ｄは
クリア用MISFETCQのゲート電極と接続するようになって
いる端子である。

次に、本発明の実施例Ｉの具体的な構造について説明す
る。

第２図（Ａ）は、本実施例の構造を説明するためのDRAM
メモリセルの要部平面図であり、第２図（Ｂ）は、第２
図（Ａ）のII−II切断線における断面図である。なお、
本実施例の全図において、同一機能を有するものは同一
符号を付け、そのくり返しの説明は省略する。

第２図（Ａ），（Ｂ）において、１はp^-型の半導体基板
であり、DRAMを構成するためのものである。２はメモリ
セル間および周辺回路（図示していない）、例えばアド
レス選択回路，読み出し回路，書き込み回路等を構成す
る半導体素子の間に位置するよう半導体基板１主面部に
設けられたフィールド絶縁膜であり、それらを電気的に
分離するためのものである。メモリセルは、一対のパタ
ーンでフィールド絶縁膜２によってその周囲を囲まれ、
規定されている。４は記憶用容量素子形成部の半導体基
板１表面近傍部に設けられた細孔（溝）であり、記憶用
容量素子を構成するためのものである。この細孔４は、
記憶用容量素子における単位面積あたりの情報となる電
荷量を向上するようになっている。６は少なくとも記憶
用容量素子形成部の半導体基板１主面部および細孔４内
における半導体基板１表面部に設けられた絶縁膜であ
り、記憶用容量素子Ｃを構成するためのものである。こ
の絶縁膜６は、後述する容量素子の第１の電極（以下第
１導電プレートという）と容量素子の第２電極（以下第
２導電プレートという）とによって、情報となる例えば
正孔の電荷を蓄積するようになっている。５は記憶用容
量素子形成部の半導体基板１表面近傍部および細孔４内
における半導体基板１表面近傍部に設けられた第２導電
プレートとなるp⁺型半導体領域であり、記憶用容量素子
を構成するためのものである。p⁺型半導体領域５は、絶
縁膜６を挾んで容量素子に蓄積される情報となる正孔の
電荷または空乏層電荷をできるだけ多く得るために、ま
たは後述する第１導電プレートに印加される動作電圧よ
りも高いしきい値電圧を半導体基板１表面近傍部に設け
るために設けられる。なお、本実施例においては、積極
的に半導体領域５を設けてあるが、半導体基板１を第２
導電プレートとし、絶縁膜６の膜厚，材質や半導体基板
１表面近傍部のしきい値電圧または第１導電プレートに
印加される動作電圧等を制御し、半導体領域５を設けな
いで情報となる電荷を蓄積してもよい。半導体領域５は
基板１と同電位つまり基板バイアス電圧V_BB〔−Ｖ〕と
される。７は接続孔であり、後述する第１導電プレート
とMISFETQの一方の半導体領域とを電気的に接続するた
めのものである。８は接続孔７部の半導体基板１表面近
傍に設けられたn⁺半導体領域であり、後述する第１導電
プレートとMISFETQの一方の半導体領域とを電気的に接
続するためのものである。９はメモリセルごとに独立し
て記憶用容量素子形成部の絶縁膜６上部に設けられ、か
つ、一端部が接続孔７および半導体領域８を介して後述
するMISFETの一方の半導体領域と電気的に接続して設け
られた第１導電プレートであり、記憶用容量素子Ｃを構
成するためのものである。メモリセルの記憶用容量素子
Ｃは、主に、第１導電プレート9,第２導電プレートであ
る半導体領域５および絶縁膜６とによって、構成されて
いる。10は第１導電プレート９を覆うように設けられた
絶縁膜であり、第１導電プレート９と後述するワード線
とを電気的に分離するためのものである。11はMISFET形
成部の半導体基板１主面部に設けられた絶縁膜であり、
主としてゲート絶縁膜を構成するためのものである。12
は所定の絶縁膜11上部に設けられたゲート電極であり、
MISFETQを構成するためのものである。13は列方向に隣
接するメモリセルのゲート電極12と電気的に接続し、か
つ、ゲート電極12と一体化して列方向に延在するように
設けられたワード線（WL）であり、後述するMISFETをO
N,OFF（スイッチング）させるためのものである。14は
ゲート電極12両側部の半導体基板１表面近傍部に設けら
れたn⁺型の半導体領域であり、ソース領域およびドレイ
ン領域となってMISFETを構成するためのものである。ス
イッチング用トランジスタ、すなわち、MISFETQ、は、
ゲート電極12,半導体領域14および絶縁膜11とによって
構成されている。一方の半導体領域14は、半導体領域８
と電気的に接続されており、前述したように、第１導電
プレート９と電気的に接続されている。15は全面を覆う
ように設けられた絶縁膜であり、ゲート電極12およびワ
ード線（WL）13と後述するビット線とを電気的に分離す
るためのものである。16は他方の半導体領域14上部の絶
縁膜15,11を選択的に除去して設けられた接続孔であ
り、当該半導体領域14と後述するビット線とを電気的に
接続するためのものである。17は接続孔16を介して半導
体領域14と電気的に接続され、行方向に延在して設けら
れたビット線（BL）であり、情報となる電圧を伝達する
ためのものである。

次に、上述の構成を有する本発明によるDRAMの原理につ
いて、説明する。

第３図（Ａ）および（Ｂ）は本発明の原理を説明するた
めのグラフである。第３図（Ａ）および（Ｂ）において
横軸は、MIS型の記憶用容量素子の２つの容量電極間に
印加される電圧値V_P〔Ｖ〕を示してある。縦軸は、容量
電極に印加された電圧によって、その下部のｐ型半導体
領域表面近傍に保持される単位面積あたりの電荷濃度Q
_SC〔個/cm²〕を示したものである。縦軸は対数目盛であ
る。図ではｐ型シリコン半導体基板の例を示しているの
で、前記表面近傍に誘起される電荷は容量電極間電圧V_P
＞V_FBでは、負電荷、V_P＜V_FBでは正電荷である。ここ
で、V_FBはフラットバンド電圧である。負電荷は電子又
はアクセプタ不純物、正電荷は正孔よりなる。

第３図（Ａ）は、情報として蓄積される電荷として主に
空乏領域中の空間電荷の正孔を利用する場合について示
している。これは第２図（Ａ），（Ｂ）に示した半導体
領域４がある場合に対応する。

本発明の理解を容易にするために、第３図（Ａ）におい
て、まず従来のDRAMの原理について述べる。

カーブ（ａ），（ｂ）および（ｃ）は従来のDRAMにおけ
る電圧V_Pと表面近傍の電荷濃度Q_SCの関係を示す。図に
おいて、ｈは蓄積層が形成される蓄積領域であり、ｋは
空乏領域であり、ｍは反転層が形成される反転領域であ
る。図ではカーブ（ａ），（ｂ）および（ｃ）は記憶容
量素子における半導体基板表面近傍部のしきい値電圧
（Vth）を−0.2V程度にしたときの電子およびアクセプ
タ不純物の数（負電荷数）ｎあるいは正孔の数ｐを示す
ものである。カーブ（ａ）は蓄積領域ｈにおける正孔数
ｐを示しｐ≒|C_OX/q（V_P−V_FB）｜ ……（１）で示される。カーブ（ｃ）は反転領域ｍにおける電子と
アクセプタ不純物数ｎを示しｎ≒C_OX/q（V_P−Vth） ……（１）で示される。ここでC_OXは容量素子の誘電体としての絶
縁膜の厚さである。カーブ（ｂ）は、反転領域にありな
がら、反転層ができない状態（深い空乏状態）において
現われるアクセプタ不純物数を示しで近似的に示される。以上により、カーブ（ａ），
（ｂ）および（ｃ）の要部における表面電荷濃度Q_SCを
求めると、電圧V_P＝Vthのとき表面負電荷濃度Q_IF＝１×
10¹¹〔個/cm²〕、電圧V_P＝０のときの表面負電荷濃度Q
_IO＝2.2×10¹¹〔個/cm²〕となる。

従来のDRAMメモリセルの記憶用容量素子は、その情報と
なる電荷を、反転領域ｍにおける電子としていた。すな
わち、一定の電圧、例えば５〔Ｖ〕程度の電圧を容量電
極に印加し、動作域を反転領域ｍとする。その上で、外
部から電荷を供給して反転層を形成したとき（カーブ
（ｃ）の状態）の電荷量Q_ILと、外部から電荷を供給せ
ずに深い空乏状態（カーブ（ｂ）の状態）の電荷量Q_IH
とを情報に応じて形成する。電荷量Q_ILは例えば信号
“0"（すなわち“L"）に、電荷量Q_IHは信号“1"（すな
わち“H"）に対応させ、２つの状態の電荷量の差△Q_I＝
Q_IL−Q_IH＝5.3×10¹²〔個/cm²〕を利用して信号を読出
していた。

これに対して、本発明のDRAMメモリセルの記憶容量素子
は、その情報となる電荷を少なくとも空乏領域における
空間電荷とすることである。すなわち、本発明のDRAM
は、反転層を利用しないところに特徴がある。

カーブ（ｄ）および（ｅ）は本発明のDRAMにおける容量
電極の電圧（第１導電プレートの電圧）V_Pと半導体領域
４の表面近傍の電荷濃度Q_SCの関係を示す。カーブ
（ｄ）はカーブ（ａ）を電圧V_Pとの負の方向（図中左方
向）へ移動したものに近似である。カーブ（ｅ）は、反
転状態ではなく、空乏層中に現われる空間電荷の量を示
す。フラットバンド電圧は従来のV_FBI＝−0.9〔Ｖ〕か
らV_FBD＝−1.2〔Ｖ〕にしている。フラットバンド電圧
を殆んど変化させずに、空乏状態での空間電荷量を増や
すために、p⁺型半導体領域４を形成している。具体的に
はp^-型基板１の不純物濃度1.5×10¹⁵〔個/cm³〕から1.5
×10¹⁹〔個/cm³〕にまで不純物濃度を高めている。これ
によって、読出し電荷量を大きくしている。蓄積領域h,
空乏領域ｋおよび反転領域ｍをつくる電圧の範囲も同様
に変化する。

以上のように、V_PとQ_SCの関係を変化させることによっ
て、空乏領域の空間電荷を有効に利用できるようにして
いる。すなわち、容量電極である第１導電プレート７
に、情報に応じてV_P＝０〔Ｖ〕又は５〔Ｖ〕を印加する
と、蓄積される情報としての電荷量はカーブ（ｅ）に従
って変化する。つまり、反転層は形成されず、深い空乏
状態となる。これにより、V_P＝０〔Ｖ〕のときの電荷量
Q_DL、又はV_P＝５〔Ｖ〕のときの電荷量Q_DHが蓄積され
る。電荷量Q_DLは例えば信号“0"に、電荷量Q_DHは信号
“1"に対応する。２つの電荷量の差△Q_D＝Q_DH−Q_DL＝5.
6×10¹²〔個/cm²〕を利用すればメモリセルに１ビット
の情報を蓄えられる。この電荷量は前述の従来のDRAMの
メモリセルと同等又はそれ以上の電荷量となっている。
このように反転層を利用せずに十分な電荷量が得られ
る。

第３図（Ｂ）は、情報として蓄積される電荷として、主
に蓄積領域中の蓄積状態の正孔を利用する場合について
示している。これは、第２図（Ａ），（Ｂ）程に深いp⁺
型半導体領域を形成する場合ではなく、極めて浅いp⁺型
イオン打込み領域を形成した場合に対応する。すなわ
ち、イオン打込みされたボロンイオンが、見かけ上界面
電荷として働くように浅く打込んだ場合の例である。な
お、第３図（Ａ）と同一部分は同一符号で示し、その説
明を省略する。

カーブ（ｆ）および（ｇ）は、夫々、カーブ（ａ）およ
び（ｂ）を電圧V_Pと正の方向（図中右方向）へ一定値だ
け移動させたものに近似のカーブである。具体的には、
フラットバンド電圧を従来のV_FBI＝−0.9〔Ｖ〕からV
_FBA＝＋5.2〔Ｖ〕にまで高めている。このために、ボロ
ンイオンを極く浅く打込んで界面電荷を増やしている。
蓄積領域h,空乏領域ｋおよび反転領域ｍをつくる電圧V_P
の範囲は、フラットバンド電圧の変化分だけ同様に変化
する。

以上のように、V_PとQ_SCの関係を変化させることによっ
て、蓄積状態の正孔を有効に利用できるようにしてい
る。すなわち、容量電極である第１導電プレート７に、
情報に応じてV_P＝０〔Ｖ〕又は5.2〔Ｖ〕を印加する
と、蓄積される情報としての電荷量はカーブ（ｆ）およ
び（ｇ）に従って変化する。つまり、反転領域は利用さ
れない。V_P＝０〔Ｖ〕のときは電荷量Q_ALが、V_P＝５
〔Ｖ〕のときは電荷量Q_AHが蓄積される。電荷量Q_ALは例
えば信号“0"に、電荷量Q_AHは信号“1"に対応する。２
つの電荷量の差△Q_A＝△Q_AL−△Q_AHは従来の電荷量△Q_I
以上である。このように、反転層を利用せずに十分な電
荷量が得られる。電荷量Q_ALは蓄積状態の正孔によっ
て、電荷量Q_AHは空乏領域中の空間電荷によって保持さ
れる。なお、Q_ALに対しQ_AHの電荷の符号は正負が逆であ
るが何らさしつかえなく、電荷量の差は△Q_Aで示され
る。また、V_P＝５〔Ｖ〕であるとき、Q_AHは図中V_FBAの
左側の蓄積状態の正孔によって保持されることになる。
カーブ（ｆ）および（ｇ）は不純物イオンのドーズ量に
よって制御しうる。この例では、第３図（Ａ）の場合と
同一のドーズ量である。

第３図（Ａ），（Ｂ）に示した原理の他に、これら２つ
を合わせた使い方のDRAMも可能である。界面電荷量を何
らかの方法で増加してやると同時に、空乏領域の空間電
荷量をも増やしてやることもできる。また、ｎ型半導体
基板を用いた場合も同様である。この場合、情報となる
電荷は蓄積状態の電子又は空乏状態のドナーからなる空
間電荷である。

次に、本発明の実施例Ｉの具体的な製造方法について説
明する。

第４図〜第９図の各図において（Ａ）は、本実施例の製
造方法を説明するための各製造工程におけるDRAMメモリ
セルの要部平面図であり、第４図〜第９図の各図の
（Ｂ）は、それぞれの図番に対応する（Ａ）の切断線に
おける断面図である。

まず、DRAMを構成するために、単結晶シリコン（Si）か
らなるp^-型半導体基板１を用意する。この半導体基板１
に、第４図（Ａ），（Ｂ）に示すように、隣接するメモ
リセル間および周辺回路、例えばアドレス選択回路，読
み出し回路，書き込み回路等を構成する半導体素子間
（図示していない）を電気的に分離するための厚いフィ
ールド絶縁膜（SiO₂膜）２を形成する。このフィールド
絶縁膜２は、周知のシリコン基板をシリコン窒化膜（シ
リコンナイトライド膜）をマスクとして用いて選択的に
熱酸化する技術によって形成すればよい。

第４図（Ａ），（Ｂ）に示す工程の後に、細孔ならびに
第２導電プレートを形成するために、絶縁膜3A,絶縁膜3
B,絶縁膜3Cを半導体基板１全面に形成する。前記絶縁膜
3Cは、細孔を形成するための耐エッチングマスクであ
り、例えば二酸化ケイ素（SiO₂）膜を用いればよい。前
記絶縁膜3Bは、第２導電プレートを形成するための耐不
純物導入マスクであり、例えばシリコンナイトライド
（Si₃N₄）膜を用いればよい。前記絶縁膜3Aは、半導体
基板１とシリコンナイトライド膜3Bとの応力を緩和する
ためのものであり、例えば二酸化ケイ素膜を用いればよ
い。絶縁膜3Aは基板１の表面の熱酸化によって形成すれ
ばよい。絶縁膜3B,3Cは、熱酸化技術，化学的気相析出
〔以下、CVD（Ｃhemical Ｖapor Ｄeposition）とい
う〕によって形成すればよい。そして、記憶用容量素子
形成部の絶縁膜3Cを選択的にパターニングし、細孔を形
成するための第１マスクを形成する。この第１マスクを
用いて異方性のドライエッチングを施し、選択的に絶縁
膜3B,3Cを除去して絶縁膜3Bによる第２マスクを形成
し、さらに選択的に所定部分の半導体基板１を除去し
て、第５図（Ａ），（Ｂ）に示すように、細孔４を形成
する。この細孔４の幅寸法Ｗは１〜1.5〔μｍ〕程度で
よく、その半導体基板１表面からの深さは２〜４〔μ
ｍ〕程度あればよい。

第５図（Ａ），（Ｂ）に示す工程の後に、前記第１マス
クとなった絶縁膜3Cを選択的に除去し、第２マスクとな
る絶縁膜3Bを露出させる。この第２マスクを用い、細孔
４内の露出された半導体基板１表面近傍に不純物を導入
し、第６図（Ａ），（Ｂ）に示すように、第２導電プレ
ートとなるp⁺型の半導体領域５を形成する。この半導体
領域５は、記憶用容量素子形成部において、記憶用容量
素子に蓄積されるより多くの情報となる電荷量または空
乏層電荷量を得るために、後述する第１導電プレートに
印加される動作電圧よりも高いしきい値電圧（Vth）を
得るように形成すればよい。例えば、１×10¹⁸〔原子個
/cm³〕程度またはそれ以上の濃度のボロン（Ｂ）イオン
を、900〜1000〔℃〕程度の熱拡散技術によって導入し
て形成する。この場合における半導体領域５の半導体基
板１表面からその内部方向への深さは、0.3〔μｍ〕程
度に形成される。

第６図（Ａ），（Ｂ）に示す工程の後に、前記絶縁膜3
B,3Aを選択的に除去し、第７図（Ａ），（Ｂ）に示すよ
うに、記憶用容量素子を構成するために、全面に絶縁膜
６を形成する。この絶縁膜６としては、その比誘電率が
７〜８と高い例えば150〔Å〕程度の膜厚を有するCVD法
で形成したシリコンナイトライド膜と、該シリコンナイ
トライド膜と半導体基板１との応力を緩和するために、
ナイトライド膜下部に設ける例えば80〔Å〕程度の膜厚
を有する第１の二酸化ケイ素膜と、前記ナイトライド膜
のピンホールを除去するために、ナイトライド膜上部に
設ける例えば30〔Å〕程度の膜厚を有する第２の二酸化
ケイ素膜とによって構成されたものを用いればよい。第
１および第２の二酸化ケイ素膜は、夫々、半導体基板お
よびシリコンナイトライド膜表面の熱酸化によって形成
すればよい。

第７図（Ａ），（Ｂ）に示す工程の後に、後の工程によ
って形成される第１導電プレートとMISFETを構成する一
方の半導体領域との電気的な接続部において、絶縁膜６
を選択的に除去し、接続孔７を形成する。この後、第１
導電プレートとなる多結晶シリコン膜を、CVD法によっ
て全面に形成する。多結晶シリコン膜は、例えば1500〜
3000〔Å〕程度の膜厚でよい。この多結晶シリコン膜
に、導電性を得るためにリンを拡散する処理を施すかま
たは１×10¹⁴〔原子個/cm²〕程度のヒ素（As）イオン不
純物を、30〔KeV〕程度のエネルギでイオン注入した
後、熱処理を行う。この処理によって、接続孔７部分の
半導体基板１表面近傍部に不純物が拡散され、後の工程
によって形成されるMISFETを構成するn⁺型半導体領域８
を形成する。n⁺型半導体領域８は、p⁺型半導体領域５と
離して設けられる。高不純物濃度領域同志の接合が形成
されることによって、接合の降伏電圧が劣化するのを防
止するためである。半導体領域８の深さは、0.2〔μ
ｍ〕程度になる。この後に、多結晶シリコン膜を選択的
にパターニングし、第８図（Ａ），（Ｂ）に示すよう
に、一端部が半導体領域８と電気的に接続され、かつ細
孔４を覆うように設けられた絶縁膜６上部に延在する第
１導電プレート９を形成する。第１導電プレート９は各
メモリセル毎に独立して設けられる。これによって、メ
モリセルの記憶用容量素子Ｃが形成される。

第８図（Ａ），（Ｂ）に示す工程の後に、露出されてい
る絶縁膜６の主としてシリコンナイトライド膜を耐熱処
理のためのマスクとして用い、熱酸化技術によって、第
１導電プレート９を覆う絶縁膜（SiO₂膜）10を形成す
る。この絶縁膜10は、第１導電プレート９と後の工程に
よって形成されるワード線とが電気的に分離できるよう
に、その膜厚を例えば2000〜3000〔Å〕程度にすればよ
い。これによって、細孔４部分が埋らない場合は、埋込
み材料、例えば、多結晶シリコン膜，絶縁膜を用いて溝
内を埋める必要がある。多結晶シリコンは酸化により絶
縁物とする必要がある。この後に、露出された絶縁膜６
を選択的に除去し、第９図（Ａ），（Ｂ）に示すよう
に、除去された部分に、主としてゲート絶縁膜を構成す
るための絶縁膜11を露出した半導体基板１の表面の熱酸
化により形成する。この絶縁膜11は、例えば200〔Å〕
程度の膜厚を有している。

第９図（Ａ），（Ｂ）に示す工程の後に、MISFETのゲー
ト電極，ワード電極および周辺回路の半導体素子を形成
するために、全面に多結晶シリコン膜を形成する。この
多結晶シリコン膜に前述と同様の処理を施し、低抵抗化
する。この後に、多結晶シリコン膜を選択的にパターニ
ングし、ゲート電極12,ワード線（WL）13ならびに周辺
回路の半導体素子（図示していない）を形成する。ゲー
ト電極12は、列方向に隣接する他のメモリセルのゲート
電極12と電気的に接続されており、列方向に延在するワ
ード線13を構成するようになっている。また、ゲート電
極12,ワード線（WL）13としては、モリブデン（Mo），
タングステン（Ｗ），チタン（Ti）等の高融点金属層、
該高融点金属のシリサイド層との化合物であるシリサイ
ド又は多結晶シリコン層とその上の高融点金属層又は高
融点金属のシリサイド層からなる２層構造等を用いても
よい。この後に、MISFET形成部において、ゲート電極12
を耐不純物導入のためのマスクとして用い、絶縁膜11を
介した半導体基板１表面近傍部に、MISFETのソース領域
およびドレイン領域を形成するために、自己整合（self
alignment）的にn⁺型の不純物を導入する。この導入さ
れた不純物に引き伸し拡散を施し、第10図（Ａ），
（Ｂ）に示すように、ソース領域およびドレイン領域と
なるn⁺型半導体領域14を形成する。前記半導体領域８
は、一方の半導体領域14と電気的に接続される。これに
よって、メモリセルのスイッチング用トランジスタ（MI
SFET）Ｑが形成される。また、前記n⁺型の不純物として
は、ヒ素イオン不純物を用い、絶縁膜11を透過するよう
なイオン注入技術によって導入すればよい。n⁺型領域の
深さは0.2μｍと浅い。

第10図（Ａ），（Ｂ）に示す工程の後に、ゲート電極12
およびワード線（WL）13と後の工程によって形成される
ビット線とを電気的に分離するために、全面に絶縁膜15
を形成する。この絶縁膜15としては、表面の起伏部を緩
和し、かつ、DRAMの電気的特性に影響を与えるナトリウ
ム（Na）イオンを捕獲することができるフォスフォシリ
ケートガラス（PSG）膜を用いるとよい。この後に、他
方の半導体領域14と後の工程によって形成されるビット
線との接続をするために、当該半導体領域14上部の絶縁
膜15,11を選択的に除去し、接続孔16を形成する。この
接続孔16を介して、半導体領域14と電気的に接続し、第
11図（Ａ），（Ｂ）に示すように、行方向に延在するビ
ット線（BL）17を形成する。このビット線（BL）17は、
例えばアルミニウム（Al）によって形成すればよい。こ
の後、最終保護膜としてPSG膜およびプラズマCVD法によ
るシリコンナイトライド膜を形成する。

これら一連の製造工程によって、本実施例のDRAMは完成
する。

次に、本発明の実施例Ｉの具体的な動作について説明す
る。

本実施例の動作は、第２図（Ａ），（Ｂ）を用い、所定
のメモリセルの動作について説明する。

まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのMISFETQを構成するゲート電極12に、
選択的に制御電圧を印加して、当該MISFETQを導通（O
N）させる。この後に、接続孔16を介して半導体領域14
と電気的に接続されているビット線（BL）17に、情報に
対応した電圧を印加させる。これによって、ビット線
（BL）17の情報となる電圧は、MISFETQを介して第１導
電プレート９に印加される。第２導電プレートとなる半
導体領域５は半導体基板１と電気的に接続され、所定の
固定電位V_SSに保持されている。すなわち、第２導電プ
レートの電位と第１導電プレート９に印加された情報と
なる電圧とに電位差があれば、それらの介在部分である
絶縁膜６に情報となる電荷が蓄積、所謂、メモリセルの
記憶用容量素子Ｃに書き込まれる。

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃに情報を書き込んだ状態において、MISFET
Qを非導通（OFF）とさせればよい。

また、メモリセルの情報を読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。

本実施例によれば、細孔技術による記憶用容量素子とMI
SFETとの直列回路をメモリセルとするDRAMにおいて、前
記記憶用容量素子は、所定の半導体基板主面部および細
孔内における半導体基板表面部に設けられた絶縁膜と、
一端部が前記絶縁膜上部に設けられ、他端部が前記MISF
ETの一方の半導体領域と電気的に接続して設けられた第
１導電プレートと、所定の半導体基板表面近傍部および
細孔内における半導体基板表面近傍部に設けられた第２
導電プレートとなる半導体領域とによって構成すること
ができる。これによって、その情報となる電荷を第１導
電プレートと第２導電プレートとの介在部分における絶
縁膜に蓄積することができるとともに、細孔部から半導
体基板内部に形成される空乏領域を第２導電プレートに
よって抑制することができる。従って、隣接する記憶用
容量素子間におけるそれぞれの空乏領域の結合を防止す
ることができ、それらの間でのリーク現象を防止するこ
とができる。

また、リーク現象を防止することができるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減することができる。従って、DRAMの動作時間を向
上することができる。

さらに、記憶用容量素子に蓄積される情報となる電荷
は、蓄積層が形成される蓄積領域または狭い空乏層領域
における電荷を用いることができる。従って、広い空乏
領域または反転層領域内に蓄積される電子を情報とする
必要がなくなるために、α線や周辺回路部からの注入に
よって生じる不要は少数キャリアによる影響を防止する
ことができる。

また、さらに、記憶用容量素子は、α線によって生じる
不要な少数キャリアによる影響度を考慮する必要がない
ために、その占有面積を縮小することができる。これに
よって、DRAMの高集積化を可能にすることができる。

〔実施例II〕

本実施例は、DRAMのメモリセルについて、その構造につ
いて説明し、その製造方法については前記実施例Ｉとほ
ぼ同様であるのでその説明は省略する。本実施例は、実
施例Ｉの第１導電プレート上にさらに固定電位の印加さ
れた第３導電プレートを設け、容量値の増加および安定
化を計った例である。

第12図（Ａ）は、本実施例の構造を説明するためのDRAM
メモリセルの要部平面図であり、第12図（Ｂ）は、第12
図（Ａ）のXII−XII切断線における断面図である。な
お、本実施例の全図において、前記実施例Ｉと同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

第12図（Ａ），（Ｂ）において、6Aは第１導電プレート
９を少なくとも覆うように設けられた前記絶縁膜６と同
様の構成の絶縁膜であり、記憶用容量素子を構成するた
めのものである。この絶縁膜6Aは、第１導電プレート９
と後述する第３の電極（以下、第３導電プレートとい
う）とによって、情報となる正孔の電荷を蓄積するよう
になっている。また、隣接するメモリセルの第１導電プ
レート９間を、電気的に分離するようになっている。18
はMISFETQ形成部以外の絶縁膜6A上部に設けられ、か
つ、同一のメモリセルアレイ内の他のメモリセルの第３
導電プレートと接続され一体化されて設けられた第３導
電プレートであり、記憶用容量素子を構成するためのも
のである。この第３導電プレート18には、固定電位例え
ば基板と同電位が印加されるようになっている。メモリ
セルの記憶用容量素子は、主に、第１導電プレート9,第
２導電プレートである半導体領域５および絶縁膜６から
成る容量Ｃと、第１導電プレート9,第３導電プレート18
および絶縁膜6Aから成る容量C₁との並列回路接続したも
のによって構成されている。10Aは第３導電プレート18
を覆うように設けられた絶縁膜であり、第３導電プレー
ト18とワード線（WL）13とを電気的に分離するためのも
のである。

このような、第12図（Ａ），（Ｂ）に示したメモリセル
を用いて、具体的なメモリセルアレイを構成すると、第
13図に示すようになる。

第13図は、本発明の実施例IIを説明するための概略的な
メモリセルアレイの要部平面図である。なお、第13図
は、その図面を見易くするために、各導電層間に設けら
れるべき絶縁膜は図示しない。また、第13図において、
第３導電プレート18を除けば実施例Ｉの平面と同一とな
る。

次に、本発明の実施例IIの具体的な動作について説明す
る。

本発明の動作は、第12図（Ａ），（Ｂ）を用い、所定の
メモリセルの動作について説明する。

まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのMISFETQを構成するゲート電極12に、
選択的に制御電圧を印加して、当該MISFETQをONさせ
る。この後に、接続孔16を通して半導体領域14と電気的
に接続されているビット線（BL）17に、情報となる電圧
を印加する。これによって、ビット線（BL）17の情報と
なる電圧は、MISFETQを介して第１導電プレート９に印
加される。第２導電プレートとなる半導体領域５は半導
体基板１と電気的に接続され所定の固定電位V_SSに保持
され、例えば第３導電プレート18も固定電位V_SSに保持
されている。すなわち、第２導電プレートおよび第３導
電プレート18の電位と第１導導電プレート９に印加され
た情報となる電圧とに電位差があれば、それらの介在部
分である絶縁膜６および絶縁膜6Aとに情報となる電荷が
蓄積、所謂、メモリセルの記憶用容量素子C₁に書き込ま
れる。

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子C₁に情報を書き込んだ状態において、MISFET
QをOFFさせればよい。

本実施例によれば、細孔技術による記憶用容量素子とMI
SFETとの直列回路をメモリセルとするDRAMにおいて、前
記実施例Ｉと同様な効果を得ることができ、さらに、第
１導電プレート上部に絶縁膜を介して第３導電プレート
を設けることにより、第１導電プレートと第２導電プレ
ートとによって蓄積される電荷量と、第１導電プレート
と第３導電プレートとによる電荷量とを記憶用容量素子
に蓄積することができる。これによって、前記実施例Ｉ
に比べて、記憶用容量素子の占有面積における正孔の電
荷蓄積量を約1.5倍に増大させることができ、よりDRAM
の高集積化を可能にすることができる。なお、基板が基
板バイアス電位V_BB〔Ｖ〕、第３導電プレートも同電位V
_BB〔Ｖ〕であるときは約２倍に増大させることができ
る。

また、第１導電プレート上部に固定電位の第３導電プレ
ートを設けることにより、電圧が変動する制御電圧が印
加されるワード線が、第１導電プレートに与える影響を
防止することができ、記憶用容量素子に蓄積される正孔
の電荷量を安定化させることができる。これによって、
DRAMの書き込み，読み出し動作を安定化させることがで
き、DRAMの高信頼性を可能にすることができる。

〔実施例III〕

本実施例は、DRAMのメモリセルについて、その構造につ
いて、説明し、その製造方法については前記実施例Ｉと
ほぼ同様であるのでその説明は省略する。本実施例は、
実施例Ｉにおいてメモリセル間に設けたフィールド絶縁
膜を低減し、高集積化を図る例である。

第14図（Ａ）は、本実施例の構造を説明するためのDRAM
メモリセルの要部平面図であり、第14図（Ｂ）は、第14
図（Ａ）のXIV−XIV切断線における断面図である。な
お、本実施例の全図において、前記実施例Ｉと同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

第14図（Ａ），（Ｂ）において、2Aは所定のメモリセル
間および周辺回路（図示していない）、例えばアドレス
選択回路，読み出し回路，書き込み回路等を構成する半
導体素子間例えばMOSFETの間の半導体基板１主面部に設
けられたフィールド絶縁膜であり、それらを電気的に分
離するためのものである。メモリセルは、第14図（Ｃ）
に示すように、一対のパターンで行方向にくり返しパタ
ーンとなるようにフィールド絶縁膜2Aによって形取られ
ている。フィールド絶縁膜2Aは、メモリセルアレイ内で
は、主として列方向において隣接するメモリセル間に設
けられる。なお14Aはガードリングとなるn⁺型半導体領
域が形成されるべき領域である。5Aは記憶用容量素子形
成部の半導体基板１表面近傍部に設けられ、かつ、行方
向において隣接する記憶用容量素子と一体的に設けられ
た第２導電プレートとなるp⁺型の半導体領域である。こ
の様子を第14図（Ｃ）に示す。記憶用容量素子を構成す
ると同時に、行方向において隣接する記憶用容量素子間
を電気的に分離するためのものである。半導体領域5A
は、絶縁膜６に蓄積される多くの情報となる正孔の電荷
または空乏層電荷を得るために、第１導電プレートに印
加される動作電圧よりも高いしきい値電圧を半導体基板
１表面近傍部に設けるためのものである。また、半導体
領域5Aは、第１導電プレートに電圧が印加されることに
より、その下部の半導体基板１表面部からその内部方向
に形成される空乏領域の伸びを抑制するためのものであ
る。なお、半導体領域5Aは、半導体基板１よりも高い不
純物濃度を有していればよい。また、第14図（Ｃ）にお
いて切断線Ｂ−Ｂに沿う断面は、第７図（Ｂ）において
隣接する２つの細孔４の間に存在するフィールド絶縁膜
２を省略したものと同一になる。

本実施例によれば、細孔技術による記憶用容量素子とMI
SFETとの直列回路をメモリセルとするDRAMにおいて、前
記実施例I,IIと同様な効果を得ることができ、さらに、
前記記憶用容量素子は、行方向において隣接する当該他
の記憶用容量素子と第２導電プレートである半導体領域
によって電気的に分離することができるために、DRAMに
おけるその占有面積の大きなフィールド絶縁膜は必要が
なくなり、DRAMの高集積化を可能にすることができる。

〔実施例IV〕

本実施例は、DRAMのメモリセルについて、その構造につ
いて、説明し、その製造方法については前記実施例III
とほぼ同様であるのでその説明は省略する。本実施例
は、実施例IIにおいて、メモリセル間に設けられたフィ
ールド絶縁膜を低減し、高集積化を図る例である。ある
いは、実施例IIIにおいて、第１導電プレート上に絶縁
膜を挾んで第３の導電プレートを設け蓄積できる容量の
増加を図る例である。

第15図（Ａ）は、本実施例の構造を説明するためのDRAM
メモリセルの要部平面図であり、第15図（Ｂ）は、第15
図（Ａ）のXV−XV切断線における断面図である。本実施
例のメモリセルアレイの一部の製造工程途中の状態を示
すとすれば第14図（Ｃ）と同一になる。本実施例の全図
において、前記実施例II,IIIと同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

本実施例によれば、実施例IIよりも行方向に高密度にメ
モリセルを配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例IIIよりもメモリセルの容量に
蓄積できる容量を増すことができる。これは実施例IIの
実施例Ｉに対する関係と同一である。勿論、実施例IIお
よびIIIにおいて得られる効果も同様に得ることができ
る。

〔実施例Ｖ〕

次に、本発明の実施例ＶのDRAMにおいて、その具体的な
製造方法について説明し、併せてその具体的な構造につ
いて説明する。本実施例は実施例IVにおいて列方向に隣
接するメモリセル間を電気的に分離するフィールド絶縁
膜2Aを設けることを省略し、メモリセルアレイ内には全
くフィールド絶縁膜を設けなくした例である。

第16図〜第18図は、本実施例の製造方法を説明するため
の各製造工程におけるDRAMメモリセルアレイの要部平面
図である。なお、本実施例の全図において、前記実施例
I,実施例IIと同一機能を有するものは同一符号を付け、
そのくり返しの説明は省略する。

まず、半導体基板１に、メモリセルアレイ部は除き、周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そして、細孔４を形成して半導体基板
１を露出させる。この後に、後の工程によって形成され
るスイッチング用MISFETを形成すべき領域である半導体
基板１主面上に、耐不純物導入のためのマスク19を選択
的に形成する。この後に、マスク19を用いてｐ型の不純
物を、該マスク19以外の半導体基板１表面および細孔４
内の半導体基板１表面に導入する。これにより、第16図
に示すように、記憶用容量素子の第２導電プレートとな
り、かつ、行方向ならびに列方向に隣接するメモリセル
間を電気的に分離するためのp⁺型の半導体領域5Bを形成
する。

第16図に示す工程の後に、実施例I,実施例IIと同様に絶
縁膜６を形成し、後の工程によって形成される第１導電
プレートとMISFETを構成する一方の半導体領域との電気
的な接続部において、絶縁膜６を選択的に除去し、接続
孔７を形成する。この後に、第１導電プレートとなる多
結晶シリコン膜を全面に形成し、Asイオン打込みによっ
てn⁺型の半導体領域８を選択的に形成する。この後に、
前記多結晶シリコン膜を選択的にパターニングし、第17
図に示すように、第１導電プレート９を形成する。ま
た、切断線XVII−XVIIに沿う断面は第８図（Ｂ）におい
てフィールド絶縁膜２を省略したものと等しくなる。

第17図に示す工程の後に、前記実施例IIと同様に、絶縁
膜6A,第３導電プレート18を形成することによって記憶
用容量素子C₁を形成し、絶縁膜10A,11を形成した後にゲ
ート電極12およびワード線（WL）13を形成し、半導体領
域14を形成することによってMISFETQを形成し、絶縁膜1
5,接続孔16を形成した後に、第18図に示すように、ビッ
ト線（BL）17を形成する。なお、第18図においては、そ
の図面を見易くするために、各導電層間に設けられるべ
き絶縁膜は図示しない。また、切断線XVIII−XVIIIに沿
う断面は、第15図（Ｂ）においてフィールド絶縁膜2Aを
省略したものと等しくなる。

これら一連の製造工程によって、本実施例のDRAMは完成
する。この後に、前記実施例I,IIと同様に、保護膜等の
処理を施す。

なお、本実施例においてもp⁺型半導体領域5Bとn⁺型半導
体領域８とは、他の実施例と同様に、離間して設ける必
要がある。

本実施例によれば、細孔技術による記憶用容量素子とMI
SFETとの直列回路をメモリセルとするDRAMにおいて、前
記実施例I,IIと同様な効果を得ることができ、さらに、
DRAMのメモリセルは、記憶用容量素子を構成する第２導
電プレートである半導体領域によって、行方向ならびに
列方向に隣接する当該他のメモリセルと電気的に分離す
ることができるために、メモリセルアレイ内においては
全くフィールド絶縁膜は必要がなくなり、DRAMの高集積
化を可能にすることができる。

本実施例において、第３導電プレート18の形成を省略し
てもよいことは言うまでもない。これは、実施例ＩとII
又は実施例IIIとIVの関係と同一である。この場合のDRA
Mのメモリセルの平面，断面および製造工程途中での断
面は実施例I,IIIおよびＶの説明より明らかであろう。

〔効果〕

細孔技術による記憶用容量素子とMISFETとの直列回路を
メモリセルとするDRAMにおいて、（１）、前記記憶用容量素子は、所定の半導体基板主面
部および細孔内における半導体基板表面部に設けられた
絶縁膜と、一端部が前記絶縁膜上部に設けられ、他端部
が前記MISFETの一方の半導体領域と電気的に接続して設
けられた第１導電プレートと、所定の半導体基板表面近
傍部および細孔内における半導体基板表面近傍部に設け
られた第２導電プレートとなる半導体領域とによって構
成することができる。これによって、その情報となる電
荷を第１導電プレートと第２導電プレートとの介在部分
における絶縁膜の両端に蓄積することができるととも
に、細孔部から半導体基板内部に形成される空乏領域を
第２導電プレートによって抑制することができる。従っ
て、隣接する記憶用容量素子間におけるそれぞれの空乏
領域の結合を防止することができ、それらのリーク現象
を防止することができる。

（２）、リーク現象を防止することができるために、そ
れぞれの記憶用容量素子間におけるリーク電流を低減す
ることができる。これによって、記憶用容量素子におけ
る情報となる電荷保持時間を向上し、再書き込み動作頻
度を低減することができる。従って、DRAMの動作時間を
向上することができる。

（３）、記憶用容量素子に蓄積される情報となる電荷
は、蓄積層が形成される蓄積領域または幅の狭い空乏領
域における電荷を用いることができる。従って、幅の広
い空乏領域または反転層領域内に蓄積される電子を情報
とする必要がなくなるために、α線や周辺回路部からの
注入によって生じる不要な少数キャリアによる影響を防
止することができる。

（４）、記憶用容量素子は、α線によって生じる不要な
少数キャリアによる影響度を考慮する必要がないため
に、その占有面積を縮小することができる。これによっ
て、DRAMの高集積化を可能にすることができる。

（５）、前記記憶用容量素子を構成する第１導電プレー
ト上部に絶縁膜を介して第３導電プレートを設けること
により、第１導電プレートと第２導電プレートとによっ
て蓄積される電荷量と、第１導電プレートと第３導電プ
レートとによる電荷量とを蓄積することができる。これ
によって、記憶用容量素子の単位面積あたりの電荷蓄積
量を増大させることができる。

（６）、前記DRAMのメモリセルは、記憶用容量素子を構
成する第２導電プレートである半導体領域によって、行
方向または列方向、もしくはその両方向において隣接す
る当該他のメモリセルと電気的に分離することができる
ので、LOCOS技術によるフィールド絶縁膜は必要がなく
なり、DRAMの高集積化を可能にすることができる。

（７）、前記（１）〜（６）により、メモリセルの占有
面積を著しく縮小することができ、よりDRAMの高集積化
を可能にすることができるという相乗効果を得ることが
できる。

（８）、前記記憶用容量素子を構成する第１導電プレー
ト上部に固定電位の第３導電プレートを設けることによ
り、電圧が変動する制御電圧が印加されるワード線が、
第１導電プレートに与える影響を防止することができ、
記憶用容量素子に蓄積される電荷量を安定化させること
ができる。

（９）、前記（８）により、DRAMの書き込み，読み出し
動作を安定化させることができ、DRAMの高信頼性を可能
にすることができる。

（10）、メモリセルの容量を構成する第１導電型の半導
体領域と、メモリセルのMISFETに接続する第２導電型の
半導体領域とを互いに離間して設けているので、接合の
逆方向の降伏電圧を劣化させることがない。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。

例えば、前記各実施例はｐ型の半導体基板を用いてDRAM
を構成したが、ｎ型の半導体基板にｐ型ウエル領域を設
けてそのウエル領域内にDRAMのメモリセルを構成しても
よい。また、前記各実施例はｐ型の半導体領域を第２導
電プレートとして情報となる電荷を蓄積したが、ｎ型の
半導体基板を用いｎ型の半導体領域を第２導電プレート
として情報となる電荷を蓄積してもよい。また、ｐ型の
半導体基板にｎ型ウエル領域を設けてそのウエル領域内
にDRAMのメモリセルを形成してもよい。

また、第２導電プレートである半導体領域の形成方法と
してイオン打込法を用いてもよい。この場合、イオン打
込は第５図（Ｂ）に示す状態で行なわれる。打込まれた
不純物例えばボロンは細孔４の底部に導入される。この
後のアニールによって、ボロンは拡散され細孔４の底部
に半導体領域を作るとともに、細孔の側壁に沿って基板
表面に向かって湧き上る。このため、細孔の側壁の一部
にも半導体領域が形成される。この側壁に沿う半導体領
域は基板表面近傍（反対導電型の半導体領域８が形成さ
れる領域）に達することはない。これによれば、メモリ
セルの容量は多少減少するが、互いに反対導電型の半導
体領域５と８とを離間して配置するためのマスク合せ余
裕は不要にできる。したがって、各実施例においてさら
に高集積化を計ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉを説明するためのDRAMのメ
モリセルアレイ要部を示す等価回路図、第２図（Ａ）は、本発明の実施例Ｉの構造を説明するた
めのDRAMのメモリセルの要部平面図、第２図（Ｂ）は、第３図（Ａ）のII−II切断線における
断面図、第３図（Ａ）および（Ｂ）は、本発明の原理を説明する
ためのグラフ、第４図（Ａ），第５図（Ａ），第６図（Ａ），第７図
（Ａ），第８図（Ａ），第９図（Ａ），第10図（Ａ）お
よび第11図（Ａ）は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるDRAMのメモリセルの要
部平面図、第４図（Ｂ），第５図（Ｂ），第６図（Ｂ），第７図
（Ｂ），第８図（Ｂ），第９図（Ｂ），第10図（Ｂ）お
よび第11図（Ｂ）は、それぞれの図番に対応する（Ａ）
図の切断線における断面図、第12図（Ａ）は、本発明の実施例IIの構造を説明するた
めのDRAMメモリセルの要部平面図、第12図（Ｂ）は、第12図（Ａ）のXII−XII切断線におけ
る断面図、第13図は、本発明の実施例IIを説明するための概略的な
メモリセルアレイの要部平面図、第14図（Ａ）および第15図（Ａ）は、本発明の実施例II
Iの構造を説明するためのDRAMのメモリセルの要部平面
図、第14図（Ｂ）は、第14図（Ａ）のXIV−XIV切断線におけ
る断面図、第14図（Ｃ）は、実施例IIIの製造工程の途中での状態
を示す平面図、第15図（Ｂ）は、第15図（Ａ）のXV−XV切断線における
断面図、第16図〜第18図は、本発明の実施例IVの製造方法を説明
するための各製造工程におけるDRAMメモリセルアレイの
要部平面図である。図中、１……半導体基板、2,2A……フィールド絶縁膜、
6,6A,10,10A,11,15……絶縁膜、5,5A,5B……半導体領域
（第２導電プレート）、7,16……接続孔、8,14……半導
体領域、９……第１導電プレート、12……ゲート電極、
13……ワード線（WL）、17……ビット線（BL）、18……
第３導電プレート、Ｑ……MISFET、C,C₁……記憶用容量
素子である。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の一主面部に設け
られた第２導電型の一対の第１半導体領域を有する絶縁
ゲート型電界効果トランジスタと、これを離隔し、半導
体基板の一主面部からその内部方向に形成されて設けら
れた細孔と、前記絶縁ゲート型電界効果トランジスタの
一方の第１半導体領域と直列接続され、かつ、前記細孔
を利用して設けられた容量素子とによって構成された直
列回路素子を具備してなる半導体集積回路装置におい
て、前記容量素子は、半導体基板の一主面部に設けられ
た細孔部内の半導体基板表面を覆って形成された第１絶
縁膜と、一端部が前記一方の第１半導体領域と電気的に
接続され、他端部が第１絶縁膜上部に設けられた第１導
電プレートと、前記第１絶縁膜下部の半導体基板主面部
に設けられた第１導電型で半導体基板よりも高い不純物
濃度を有する第２導電プレートとなる第２半導体領域
と、前記第１導電プレート上部に設けられた第２絶縁膜
と、少なくとも該第２絶縁膜上部に設けられた第３導電
プレートとを備えたことを特徴とする半導体集積回路装
置。
【請求項２】前記容量素子の電荷の蓄積は、第１導電プ
レートと第２導電プレートとなる第２半導体領域との介
在部分における第１絶縁膜と、第１導電プレートと第３
導電プレートとの介在部分における第２絶縁膜を介して
行うことを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
【請求項３】第１導電型の半導体基板の一主面部に設け
られた第２導電型の一対の第１半導体領域を有する絶縁
ゲート型電界効果トランジスタと、これと離隔し、半導
体基板の一主面部からその内部方向に形成されて設けら
れた細孔と、前記絶縁ゲート型電界効果トランジスタの
一方の第１半導体領域と直列接続され、かつ、前記細孔
を利用して設けられた容量素子とによって構成された直
列回路素子を、所定間隔で行方向に延在する複数本のビ
ット線と所定間隔で列方向に延在する複数本のワード線
との所定交差部において、複数具備してなる半導体集積
回路装置において、前記容量素子は、半導体基板の一主
面部に設けられた細孔部内の半導体基板を覆って形成さ
れた第１絶縁膜と、一端部が前記一方の第１半導体領域
と電気的に接続され、他端部が第１絶縁膜上部に設けら
れた第１導電プレートと、前記第１絶縁膜下部の半導体
基板主面部に設けられ、かつ少なくとも１つの隣接する
当該他の容量素子と電気的に接続して設けられた第１導
電型で半導体基板よりも高い不純物濃度を有する第２導
電プレートとなる第２半導体領域と、前記第１導電プレ
ート上部に設けられた第２絶縁膜と、少なくとも該第２
絶縁膜上部に設けられた第３導電プレートとを備えたこ
とを特徴とする半導体集積回路装置。
【請求項４】前記容量素子の電荷の蓄積は、第１導電プ
レートと第２導電プレートとなる第２半導体領域との介
在部分における第１絶縁膜と、第１導電プレートと第３
導電プレートとの介在部分における第２絶縁膜を介して
行うことを特徴とする特許請求の範囲第３項記載の半導
体集積回路装置。