DE3441062A1 - Halbleiter-speichervorrichtung - Google Patents

Description

Beschreibung^

Die vorliegende Erfindung betrifft eine Halbleiter-Speichervorrichtung und insbesondere eine Technologie, die wirkungsvoll auf dynamische Schreib-Lese-Speicher mit wahlfreiem Zugriff (dynamic random access memories, im folgenden als DRAM bezeichnet) anzuwenden ist.

Jede Speicherzelle eines DRAM besteht aus einem Speicherkondensator und einem schaltenden MISFET. Der Speicherkondensator ist als ein MIS-Kondensator aufgebaut. Konkret besteht er aus einem Halbleitersubstrat, einem auf dem Halbleitersubstrat gebildeten Isolierfilm und einer auf dem Isolierfilm gebildeten Kondensatorelektrode, an die eine vorgegebene Spannung angelegt wird. Eine der Information "1" oder "0" entsprechende Ladungsmenge wird in einer Inversionsschicht gespeichert, die sich im Halbleitersubstrat unter der mit der vorgegebenen Spannung beaufschlagten Kondensatorelektrode bildet.

Um den DRAM mit hoher Packungsdichte zu integrieren, wird möglichst die Fläche des Kondensators klein gemacht, während die Kapazität auf einem bestimmten Wert gehalten wird.

Ein DRAM, der diesen Anforderungen genügt, ist in der japanischen Patentanmeldung Nr. 50-53883 gezeigt. Der Kondensator dieses DRAM ist aus einem Graben (auch als "U-Rinne" bezeichnet), der von einer Hauptoberfläche eines Halbleitersubstrats aus in dieses hineinverläuft, einem entlang diesem Graben ausgebildeten Isolierfilm und einer Kondensatorelektrode aufgebaut, die so ausgebildet ist, daß sie den Isolierfilm bedeckt.

Auch in diesem DRAM werden die Ladungen jedoch in einer Verarmungsschicht und in einer Inversionsschicht im Halb-

— / —

leitersubstrat gespeichert.

Untersuchungen der Erfinder ergaben, daß bei einem DRAM mit Speicherzellen, in denen Ladungen in einer Verarmungsschicht und in einer Inversionsschicht gespeichert werden, Schwierigkeiten bei der Höchstintegration auftreten.

Bei derartigen Speicherzellen kann der Einfluß von Minoritätsträgern, die aufgrund von α-Teilchen auftreten oder von peripheren Schaltungsbereichen usw. injiziert werden, nicht ausgeschaltet werden. Wenn die Ladungen in der Verarmungsschicht und in der Inversionsschicht gespeichert werden, schwankt die Ladungsmenge aufgrund der Minoritätsträger. Aufgrund dieser Tatsache kann die Belegungsfläche eines Speicherkondensators nicht unter einen bestimmten Wert abgesenkt werden. Da der Einfluß der Minoritätsträger mit zunehmender Tiefe unter der Oberfläche des Halbleitersubstrats ansteigt, ist auch das Vertiefen eines Grabens nicht sehr wirkungsvoll.

Darüberhinaus ist es bei derartigen Speicherzellen unmöglich, einen Isolationsbereich für die elektrische Isolation benachbarter Speicherzellen klein zu machen. Der Abstand zwischen den Speicherzellen kann nicht unter einen bestimmten Wert abgesenkt werden, da das Zusammenstoßen der Verarmungsschichten und der Inversionsschichten der Kondensatoren der benachbarten Speicherzellen verhindert werden muß. Im Falle der Verwendung eines Feldoxidfilms als Isolationsbereich tritt auch das sogenannte "bird's beak"-Problem auf. Dabei kommt die Verarmungsschicht eines Grabens leichter in seinem tiefen als in seinem flachen Bereich mit der Verarmungsschicht des benachbarten Grabens in Berührung. Aus diesem Grund kann der Abstand zwischen den Gräben nicht kleiner als ein bestimmter Wert gemacht werden.

3 4 4 i G G 2

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, einen DRAM anzugeben, der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwindet und die Integration mit einer hohen Packungsdichte ermöglicht.

Eine weitere Aufgabe der Erfindung liegt darin, den Abfluß von Ladungen zwischen den Speicherkondensatoren benachbarter Speicherzellen eines DRAM zu verhindern.

Weiterhin soll nach vorliegender Erfindung der Grad des Einflusses von Minoritätsträgern auf den Speicherkondensator der Speicherzelle eines DRAM reduziert werden.

Eine weitere Aufgabe der Erfindung liegt darin, die Daten-Rückhaltezeit der Speicherkondensatoren eines DRAM zu verlängern und dadurch die Steigerung der Arbeitsgeschwindigkeit des DRAM zu ermöglichen.

Die genannten und weitere Aufgaben sowie die wesentlichen Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung und den anliegenden Zeichnungen deutlich.

Die Lösung der genannten Aufgaben erfolgt gemäß dem kennzeichnenden Teil des Hauptanspruchs. Danach ist ein Speicherkondensator aus einer auf einem Halbleitersubstrat ausgebildeten ersten Elektrode, die mit einem Halbleiterbereich eines MISFET elektrisch verbunden ist, und aus einem als eine zweite Elektrode dienenden Halbleiterbereich aufgebaut, der den gleichen Leitfähigkeitstyp wie das Halbleitersubstrat, jedoch eine höhere Fremdstoffkonzentration als dieses aufweist. Der Speicherkondensator speichert die als Information dienenden Ladungen hauptsächlich in einer Akkumulations- oder Anreicherungsschicht. Eine Verarmungs-

schicht wird verschmälert oder beseitigt, die Entwicklung einer Inversionsschicht wird verhindert. Dadurch verringert sich der Einfluß von unnötigen Minoritätsträgern, die auf α-Teilchen oder auf die Injektion von einem peripheren Schaltungsbereich zurückzuführen sind. Weiterhin werden benachbarte Speicherzellen durch den Halbleiterbereich elektrisch isoliert.

Die Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung erfolgt anhand der beiliegenden Zeichnungen. In den Zeichnungen zeigen:

Fig. 1 ein Schaltbild der wesentlichen Bereiche einer

Speicherzellen-Anordnung eines DRAM zur Erklärung eines Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 2A eine Draufsicht auf die wesentlichen Bereiche einer DRAM-Speicherzelle nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2B eine Schnittansicht entlang der Linie II-II in

Fig. 2A;

Fig. 3A und 3B grafische Darstellungen zur Verdeutlichung des Prinzips der vorliegenden Erfindung;

Fig. 4A,5A, 6A, 7A und 8A Draufsichten auf die wesentlichen Bereiche der DRAM-Speicherzelle nach den Fig. 2A und 2B bei aufeinanderfolgenden Herstellungsschritten;

Fig. 4B,5B, 6B, 7B und 8B Schnittansichten entlang der in den Fig. 4A, 5A, 6A, 7A bzw. 8A mit römischen Ziffern gekennzeichneten Schnittlinien;

Fig. 5C eine Draufsicht auf eine Speicherzellen-Anordnung für den in den Fig. 2A und 2B gezeigten DRAM wäh

rend eines Herstellungsschrittes;

Fig. 9A eine Draufsicht auf die wesentlichen Bereiche einer Speicherzelle in einem DRAM nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;

τ ο j 4 4 ι υ ο ζ

Fig. 9Β eine Schnittansicht entlang der Linie IX-IX in

Fig. 9A;
Fig. 10 eine Draufsicht auf die wesentlichen Bereiche einer schematischen Speicherzellen-Anordnung für den in den Fig. 9A und 9B gezeigten DRAM;

Fig. 11A und 12A Draufsichten auf die wesentlichen Bereiche der in den Fig. 9A und 9B gezeigten DRAM-Speicherzelle bei verschiedenen Herstellungsschritten;

Fig. 11B und 12B Schnittansichten entlang der in den Fig. 11A und 12A mit den entsprechenden römischen Ziffern gekennzeichneten Schnittlinien;

Fig. 13, 14 und 15 Draufsichten auf die wesentlichen Bereiche einer Speicherzellen-Anordnung bei verschiedenen Herstellungsschritten eines DRAM nach einem

dritten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 16A eine Draufsicht auf die wesentlichen Bereiche

einer Speicherzelle in einem DRAM nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung; Fig. 16B eine Schnittansicht entlang der Linie XVI-XVI in

Fig. 16A;
Fig. 17A, 18A, 2OA, 21A, 22A und 23A Draufsichten auf die wesentlichen Bereiche der Speicherzelle bei verschiedenen Herstellungsschritten des in den Fig.

16A und 16B gezeigten DRAM;

Fig. 17B, 18B, 2OB, 21B, 22B und 23B Schnittansichten entlang der in den Fig. 17A, 18A, 2OA, 21A, 22A bzw. 23A mit den entsprechenden römischen Ziffern gekennzeichneten Schnittlinien;

Fig. 19 eine Draufsicht auf den in den Fig. 16A und 16B

gezeigten DRAM bei einem Zwischenschritt des Herstellungsprozesses ;

Fig. 24A eine Draufsicht auf die wesentlichen Bereiche einer Speicherzelle in einem DRAM nach einem fünften Aus

führungsbeispiel der vorliegenden Erfindung;

Fig. 24B eine Schnittansicht entlang der Linie XXlV-χχΐν in Fig. 24A;

Fig. 25 eine Draufsicht auf die wesentlichen Bereiche einer schematischen Speicherzellen-Anordnung in dem in den Fig. 24A und 24B gezeigten DRAM; und

Fig. 26, 27 und 28 Draufsichten auf einen DRAM nach einem sechsten Ausführungsbeispiel der vorliegenden Erfindung bei verschiedenen Herstellungsschritten.

Fig. 1 zeigt ein Schaltbild zur Verdeutlichung der wesentliehen Bereiche der Speicherzellen-Anordnung eines DRAM für die Erläuterung eines Ausführungsbeispiels der vorliegenden Erfindung.

Die Bezugszeichen SA1, SA2, ... in Fig. 1 bezeichnen Leseverstärker, die jeweils dazu dienen, die geringe Potentialdifferenz zwischen einer bestimmten Speicherzelle und einer bestimmten Blindzelle zu verstärken. Die Bezugszeichen BL11 und BL12 bezeichnen Bit-Leitungen, die von einem Ende des Leseverstärkers SA1 ausgehend in Zeilenrichtung verlaufen. Die Bezugszeichen BL21 und BL22 bezeichnen die entsprechenden, von einem Ende des Leseverstärkers SA2 ausgehenden Bit-Leitungen. Diese Bit-Leitungen BL dienen dazu, die Ladungen als Information zu übertragen. Die Bezugszeichen WL1 und WL2 sowie WL3 und WL4 bezeichnen Wortleitungen, die in Spaltenrichtung verlaufen und mit bestimmten Gate-Elektroden der schaltenden MISFETs der später zu beschreibenden Blindbzw. Speicherzellen verbunden sind, um diese MISFETs auf "EIN" und "AUS" zu schalten. Die Bezugszeichen M11, Μ12, M21, M22 ... bezeichnen die Speicherzellen, die die als Information dienenden Ladungen halten. Die Speicherzellen M11, M12, M21, M22 ... sind aus den MISFETs Q11, Q12, Q21, Q22, ..., deren eines Ende mit der vorgegebenen Bit-Leitung BL und deren Gate-Elektrode mit der vorgegebenen Wortleitung WL verbunden ist, und einem Kondensatorbereich C11, C12, C21,

_ ₁₂ _ 3441052

C22, ... aufgebaut, dessen eines Ende mit dem anderen Ende des MISFET Q11, Q12, Q21 , Q21 , ... und dessen anderes Ende mit einem festen Potential VSS verbunden ist, wie z.B. dem Erdpotential (0 Volt) oder einem Substrat-Rückvorspannungspotential (- 2,5 bis - 3,0 Volt). Die Bezugszeichen D11, D12, D21, D22, ... bezeichnen die Blindzellen, die Ladungen halten, die die Beurteilung der Zustände "1" und "0", d.h. der Information der Speicherzellen M erlauben. Die Blindzellen D11, D12, D21 , D22, ... sind aus den MISFETs QD11, QD12, QD21, QD22, ..., deren eines Ende mit der vorgegebenen Bit-Leitung BL und deren Gate-Elektrode mit der vorgegebenen Wortleitung WL verbunden ist, einem Kondensatorbereich CD11, CD12, CD21, CD22, , dessen eines Ende

mit dem anderen Ende der MISFETs QD11, QD12, QD21, QD22, ..

und dessen anderes Ende mit dem Anschluß des festen Potentials VSS verbunden ist, und einem Lösch-MISFET CQ aufgebaut, der zum Löschen der in den Kondensatorbereichen CD11, CD12, CD21, CD22, ... gespeicherten Ladungen dient. Das Bezugszeichen 0~ bezeichnet einen Anschluß, der mit der Gate-Elektrode der jeweiligen Lösch-MISFETs CQ verbunden ist.

Im folgenden wird der praktische Aufbau eines ersten Ausführungsbeispiels der vorliegenden Erfindung beschrieben.

Fig. 2A zeigt eine Draufsicht der wesentlichen Bereiche einer DRAM-Speicherzelle zur Erklärung des Aufbaus dieser Ausführungsform, während Fig. 2B eine Schnittansicht entlang der Linie II-II in Fig. 2A zeigt. In allen das vorliegende Ausführungsbeispiel betreffenden Zeichnungen sind Teile mit übereinstimmenden Funktionen mit identischen Bezugszeichen gekennzeichnet und werden nur einmal erläutert.

In den Fig. 2A und 2B bezeichnet die Bezugsziffer 1 ein p~-dotiertes Halbleitersubstrat, das zum Aufbau eines DRAM dient.

Bezugsziffer 2 bezeichnet einen Feldoxidfilm, der so auf einem Bereich der Hauptoberfläche des Halbleitersubstrats

1 gebildet ist, daß er zwischen vorgegebenen Speicherzellen und zwischen Halbleiter-Bauelementen liegt, die (nicht gezeigte) periphere Schaltkreise, z.B. einen Adreß-Auswahlschaltkreis, einen Leseschaltkreis und einen Schreibschaltkreis, aufbauen, und der dazu dient, diese elektrisch zu isolieren. Die Speicherzellen sind von den Feldoxidfilmen

2 umgeben und durch diese festgelegt, so daß die Struktur eines Paares von Speicherzellen in der Richtung wiederholt werden kann, in der eine später zu beschreibende Bit-Leitung 15 verläuft (im folgenden als "Zeilenrichtung" bezeichnet) . Die Isolierfilme 2 sind mit gestrichelten Linien dargestellt. Zwischen den Speicherzellen, die in Zeilenrichtung aneinander angrenzen, ist kein Isolierfilm 2 vorhanden.

Bezugsziffer 3 bezeichnet einen Isolierfilm, der auf einem Teil der Hauptoberfläche des Halbleitersubstrats 1 in zumindest einem Bereich für die Bildung eines Speicherkondensators vorgesehen ist und der dazu dient, das Dielektrikum des Speicherkondensators aufzubauen. Ladungen, beispielsweise Löcher, werden durch die später zu beschreibende erste und zweite Kondensator-Elektrode (im folgenden als "erste und zweite leitfähige Platte" bezeichnet), zwischen denen der Isolierfilm 3 liegt, gespeichert.

^;; Die Bezugsziffer 4 bezeichnet einen als die zweite leitfähige Platte dienenden, ρ -dotierten Halbleiterbereich, der in der Oberfläche des Halbleitersubstrats 1 im Bereich für die Bildung des Speicherkondensators vorgesehen und mit den in Zeilenrichtung nebeneinander liegenden Speicherkondensatoren zusammenhängend ausgebildet ist. Er dient zum Aufbau des Speicherkondensators C und gleichzeitig zur elektrischen Isolation der in Zeilenrichtung nebeneinander liegenden Speicherkondensatoren. Der ρ -dotierte Halbleiter-

bereich 4 ist angeordnet, damit man die Löcherladungen oder die Ladungen einer Verarmungsschicht in einem möglichst hohen Maß erhalten kann, die in dem aus diesem Bereich und der ersten leitfähigen Platte sowie dem dazwischen befindlichen Isolierfilm 3 aufgebauten Kondensator gespeichert werden sollen, oder damit man in der Nähe der Oberfläche des Halbleitersubstrats 1 eine Schwellenspannung zur Verfügung stellen kann, die höher als eine an die später zu beschreibende, erste leitfähige Platte angelegte Spannung ist. Weiterhin dient der Halbleiterbereich 4 dazu, die Ausdehnung der Verarmungsschicht zu unterdrücken, die sich nach Anlegen der Spannung an die erste leitfähige Platte bildet, so daß sie von dem darunter liegenden Oberflächenbereich des Halbleitersubstrats 1 ins Innere dieses Halbleitersubstrats verläuft. Der Halbleiterbereich 4 sollte eine höhere Fremdstoffkonzentration als das Halbleitersubstrat 1 aufweisen. Vorzugsweise sollte der ρ -dotierte Halbleiterbereich 4 abseits von einem später zu beschreibenden, η -dotierten Halbleiterbereich angeordnet sein.

Das dient dazu, die Verringerung der Durchbruchspannung eines Übergangs zu verhindern.

Mit Bezugsziffer 5 ist eine Kontaktöffnung gezeigt, die zur elektrischen Verbindung der später zu beschreibenden, ersten leitfähigen Platte 7 und eines Halbleiterbereichs 6 oder 12 eines MISFET Q dient. Der η -dotierte Halbleiterbereich 6 ist entsprechend der Kontaktöffnung 5 in der Oberfläche des Halbleitersubstrats 1 gebildet und dient dazu, die später zu beschreibende, erste leitfähige Platte und einen Halbleiterbereich des MISFET Q zu verbinden.

Die erste leitfähige Platte 7 ist unabhängig für jede Speicherzelle derart auf dem Isolierfilm 3 im Bereich zur Bildung des Speicherkondensators angeordnet, daß einer ihrer Endteile durch die Kontaktöffnung 5 und den Halblei-

terbereich 6 mit einem Halbleiterbereich des später zu beschreibenden MISFET Q elektrisch verbunden ist. Die erste leitfähige Platte 7 dient zum Aufbau des Speicherkondensators C. Dieser ist mit der zweifach strichpunktierten Linie dargestellt. Der Speicherkondensator C der Speicherzelle besteht grundsätzlich aus der ersten leitfähigen Platte 7, dem Halbleiterbereich 4 als der zweiten leitfähigen Platte und dem Isolierfilm 3.

Mit Bezugsziffer 8 ist ein Isolierfilm gezeigt, der so ausgebildet ist, daß er die erste leitfähige Platte 7 bedeckt, und der zur elektrischen Isolation der ersten leitfähigen Platte 7 und einer später zu beschreibenden Wortleitung 11 dient.

Bezugsziffer 9 bezeichnet einen Isolierfilm, der auf der Hauptoberfläche des Halbleitersubstrats 1 in dem Bereich zur Ausbildung des MISFET angeordnet ist, und der hauptsächlich dazu dient, einen Gate-Isolierfilm aufzubauen.

Mit Bezugsziffer 10 ist eine Gate-Elektrode gezeigt, die auf dem entsprechenden Isolierfilm 9 gebildet ist und zum Aufbau des MISFET Q dient.

Die Wortleitung (WL) 11 ist so angeordnet, daß sie mit den Gate-Elektroden 10 der in Spaltenrichtung nebeneinander liegenden Speicherzellen elektrisch verbunden ist, und daß sie in Spaltenrichtung mit den Gate-Elektroden 10 einstückig verläuft. Sie dient zum "EIN"- und "AUS"-Schalten (Schaltbetrieb) der später zu beschreibenden MISFETs (im folgenden wird die Richtung, in der die Wortleitung 11 verläuft, als Spaltenrichtung bezeichnet) .

Die Bezugsziffern 12 geben die η -dotierten Halbleiterbereiche an, die in der Oberfläche des Halbleitersubstrats

/ ι η Q ο

auf beiden Seiten der Gate-Elektrode 10 gebildet sind und als ein Source- bzw. Drain-Bereich zum Aufbau des MISFET Q dienen. Der schaltende Transistor (MISFET) Q besteht aus der Gate-Elektrode 10, den Halbleiterbereichen 12 und dem Isolierfilm 9. Einer der Halbleiterbereiche 12 ist mit dem Halbleiterbereich 6 und, wie oben beschrieben, mit der ersten leitfähigen Platte 7 elektrisch verbunden.

Mit Bezugsziffer 13 ist ein Isolierfilm dargestellt, der so ausgebildet ist, daß er die gesamte Oberfläche bedeckt, und der zur elektrischen Isolation der Gate-Elektrode 10 sowie der Wortleitung (WL) 11 und einer später zu beschreibenden Bit-Leitung 15 dient.

Bezugsziffer 14 bezeichnet eine Kontaktöffnung, die durch lokales Entfernen der Isolierfilme 9 und 13 auf dem anderen Halbleiterbereich 12 vorgesehen wird, und die zur elektrischen Verbindung des Halbleiterbereichs 12 und der im folgenden beschriebenen Bit-Leitung dient.

Die Bit-Leitung (BL) 15 ist so angeordnet, daß sie mit dem Halbleiterbereich 12 durch die Kontaktöffnung 14 elektrisch verbunden ist und in Zeilenrichtung verläuft. Sie wird zur Übertragung einer als Information dienenden Spannung verwendet.

Im folgenden wird das Prinzip des erfindungsgemäßen DRAM mit dem oben beschriebenen Aufbau erläutert.

Die Fig. 3A und 3B sind grafische Darstellungen zur Verdeutlichung des der Erfindung zugrunde liegenden Prinzips. In diesen Figuren ist auf der Abszissenachse der Wert der Spannung V (V) aufgetragen, die über den zwei Kondensator-Elektroden des MIS-Speicherkondensators angelegt wird. Auf der Ordinatenachse ist die Ladungskonzentration pro Flä-

2
cheneinheit Q_gc (1/cm ) aufgetragen, wobei die Ladungen

durch die über den Kondensator-Elektroden angelegte Spannung in der Oberfläche des tiefer liegenden p-dotierten Halbleiterbereiches gehalten werden. Die Ordinatenachse ist im logarithmischen Maßstab aufgetragen. Da in den Fig. 3A und 3B beispielhaft von einem p-dotierten Silizium-Halbleitersubstrat ausgegangen wird/ sind die in der Oberfläche induzierten Ladungen negative Ladungen, wenn für die Spannung über den Kondensator-Elektroden V > V_x,-,

ρ Ho

gilt, und positive Ladungen, wenn für diese Spannung V < V„„ gilt. In diesem Fall bezeichnet V„- die Flach-

ρ r α r xä

bandspannung. Die negativen Ladungen sind Elektronen oder Akzeptor-Dotierstoffe, während die positiven Ladungen Löcher sind.

In Fig. 3A ist ein Fall dargestellt, in dem vor allem die Löcher, d.h. die Raumladungen in der Verarmungsschicht, als die als Information gespeicherten Ladungen verwendet werden. Das entspricht dem Fall des in den Fig. 2A und 2B dargestellten ρ -dotierten Halbleiterbereiches 4.

Zuerst soll unter Bezugnahme auf Fig. 3A das Prinzip des bekannten DRAM erläutert werden.

Die Kurven (a), (b) und (c) zeigen die Beziehungen zwischen der Spannung V und der Ladungskonzentration Q_or, in der

ρ oL

Nähe der Oberfläche gemäß dem DRAM nach dem Stand der Technik. In der Zeichnung gibt h einen Akkumulations- oder Anreicherungsbereich, in dem sich eine Akkumulationsschicht bildet, k einen Verarmungsbereich, in dem sich eine Verarmungsschicht bildet,und m einen Inversionsbereich an, in dem sich eine Inversionsschicht bildet. In der Figur zeigen die Kurven (a), (b) und (c) die Zahl der Elektronen und Akzeptor-Dotierstoffe (die Zahl der negativen Ladungen) η und die Zahl der Löcher ρ in dem Fall, in dem die Schwellenspannung (V,, ) in der Nähe der Oberfläche des Halbleitersubstrats im Speicherkondensator etwa

O / / '■ Π ^

_{Λ α} Ö 4 M- IUOZ

— ι ο —

- 0,2 Volt beträgt. Die Kurve (a) gibt die Zahl der Löcher ρ im Akkumulationsbereich h an, die folgender Beziehung genügt:

- ^VFB>

(D

Die Kurve (c) zeigt die Zahl der Elektronen und Akzeptor Dotierstoffe η im Inversionsbereich m, die der Beziehung

(2)

genügt. C bezeichnet hierbei die Dicke des Isolierfilms, ox

der das Dielektrikum des Kondensators bildet. Die Kurve (b) gibt die Zahl der Akzeptor-Dotierstoffe an, die in dem Zustand (tiefer Verarmungszustand) auftreten, in dem trotz des Inversionsbereichs keine Inversionsschicht gebildet wird, wobei die Zahl annähernd folgender Beziehung genügt:

^QSC * -fp - ^VFB

f,

Werden aufgrund obiger Beziehungen die Oberflächen-Ladungskonzentrationen Q_sc in den wesentlichen Bereichen der Kurven (a), (b) und (c) ermittelt, wird die negative Oberflächen-Ladungskonzentration bei der Spannung V = V,, zu Q =1 χ 10 (1/cm ) und die negative Oberflächen-Ladungskonzentration bei der Spannung V= 0 zu Q₁₀ = 2,2 χ 10¹¹ (1/cm²).

In dem Speicherkondensator der DRAM-Speicherzelle nach dem Stand der Technik sind die als Information dienenden Ladungen die Elektronen im Inversionsbereich m. Konkret wird eine feste Spannung, beispielsweise eine Spannung von etwa 5 Volt,über den Kondensator-Elektroden angelegt, um den Arbeitsbereich in den Inversionsbereich m zu bringen. Darunter wird die Ladungsmenge Q₁-. im Falle der Aus-

bildung der Inversionsschicht durch externe Zuführung von Ladungen (Kurve (c) in Fig. 3A) und die Ladungsmenge Q_„ im Falle des tiefen Verarmungszustands ohne externe Zuführung von Ladungen (Kurve (b) in Fig. 3A) in Übereinstimmung mit Information aufgebaut. Beispielsweise entspricht die Ladungsmenge Q_IL einem Signal "0" (d.h. "L") und die Ladungsmenge Q_x„ einem Signal "1" (d.h. "H"). Die Signale werden unter Ausnutzung der Differenz der Ladungsmengen in den zwei Zu;
ausgelesen.

12 2

den zwei Zuständen AQ_T = Q_XT - Q_T„ =5,3 χ 10 (1/cm )

1 XJLi In

Im Gegensatz dazu sind im Speicherkondensator der DRAM-Speicherzelle nach vorliegender Erfindung die als Information dienenden Ladungen Raumladungen in zumindest einem Verarmungsbereich. Das heißt, der erfindungsgemäße DRAM ist dadurch gekennzeichnet, daß keine Inversionsschicht verwendet wird.

Die Kurven (d) und (e) geben die Beziehungen zwischen der Spannung der Kondensator-Elektrode (Spannung der ersten leitfähigen Platte) V und der Ladungskonzentration Q_sc in der Nähe der Oberfläche des Halbleiterbereichs 4 in dem erfindungsgemäßen DRAM an. Die Kurve (d) nähert sich einer Kurve an, die man durch Verschieben der Kurve (a) in negativer Spannungsrichtung (in der Zeichnung nach links) erhält. Die Kurve (e) gibt die Menge der Raumladungen an, die in der Verarmungsschicht, nicht im Inversionszustand auftreten. Die Flachbandspannung wird von V-p-g-j- = - 0,9 Volt nach dem Stand der Technik auf Vt,_oi^ = - 1,2 Volt gesetzt.

Jc JdU

Um die Menge der Raumladungen im Verarmungszustand durch geringe Änderung der Flachbandspannung zu erhöhen, ist der ρ -dotierte Halbleiterbereich 4 gebildet. Im einzelnen wird die Fremdstoffkonzentration von der Fremdstoff-

-

konzentration des ρ -dotierten Substrats 1, die 1,5 χ

— 3 19—3

cm beträgt, auf 1,5 χ 10 cm angehoben. Damit wird

die Anzahl der einzufangenden Ladungen erhöht. Die Bereiche der Spannungen zum Aufbau des Akkumulationsbereiches ■ h, des Verarmungsbereiches k und des Inversionsbereiches m ändern sich in ähnlicher Weise.

Wie bislang beschrieben, können die Raumladungen des Verarmungsbereiches wirkungsvoll durch Änderung der Beziehung zwischen V und Q_cn ausgenutzt werden. Im einzelnen ändert

P U>W

sich die Menge der Ladungen, die als Information gespeichert werden sollen, entsprechend der Kurve (e), wenn die erste leitfähige Platte 7, die die Kondensator-Elektrode bildet, in Übereinstimmung mit Information mit V = 0 Volt oder 5 Volt beaufschlagt wird. Das heißt, es wird keine Inversionsschicht gebildet/und der tiefe Verarmungszustand aufgebaut. Damit wird die Ladungsmenge Q^ bei V =0 Volt oder die Ladungsmenge Q_D„ bei V = 5 Volt gespeichert. Beispielsweise entspricht die Ladungsmenge Q_DL einem Signal "0" und die Ladungsmenge CU einem Signal "1". Wenn die Differenz zwischen den zwei Ladungsmengen

12 — 2

kQ_n ⁼ Qt-,tjt ~ Qtvt ⁼ 5,6 χ 10 cm ausgenutzt wird, kann JJ JJn Uli

in der Speicherzelle eine 1 Bit-Information gespeichert werden. Diese Ladungsmenge ist gleich der oder liegt über der der Speicherzelle des oben beschriebenen DRAM nach dem Stand der Technik. Auf diese Weise erhält man ohne Verwendung der Inversionsschicht eine hinreichende Ladungsmenge.

Fig. 3B verdeutlicht einen Fall, in dem Löcher in der Akkumulationsschicht hauptsächlich als die als Information gespeicherten Ladungen verwendet werden. Das entspricht dem Fall der Bildung eines sehr flachen ρ -dotierten Ionen-Implantationsbereiches, nicht dem Fall der Bildung des tiefen ρ -dotierten Halbleiterbereichs wie in den Fig. 2A und 2B. In Fig. 3B ist damit beispielhaft ein Fall dargestellt, in dem Bor-Ionen flach implantiert

sind, um als Oberflächenladungen zu wirken. Die Teile in Fig. 3B, die mit denen in Fig. 3A übereinstimmen, sind mit denselben Symbolen bezeichnet und werden nicht erneut beschrieben.

Die Kurven (f) und (g) nähern sich Kurven an, die man durch jeweilige Verschiebung der Kurven (a) und (b) um einen festen Betrag in die positive Spannungsrichtung (in der Figur nach rechts) erhält. Konkret wird die Flachbandspannung von V„_nT = - 0,9 Volt nach dem Stand der Tech-

r ÜJ

nik auf V™ = + 5,2 Volt angehoben. Zu diesem Zweck werden die Oberflächenladungen durch sehr flache Implantation von Bor-Ionen erhöht. Die Bereiche der Spannungen V_O zum Aufbau des Akkumulationsbereiches h, des Verarmungsbereiches k und des Inversionsbereiches m ändern sich mit der Veränderung der Flachbandspannung in ähnlicher Weise.

Wie bislang beschrieben, können die Löcher im Anreicherungszustand durch Veränderung der Beziehung zwischen V und Q_cr, wirkungsvoll ausgenutzt werden. Im einzelnen

ρ oL

ändert sich die als Information zu speichernde Ladungsmenge entsprechend den Kurven (f) und (g), wenn die als Kondensator-Elektrode dienende, erste leitfähige Platte 7 mit V=O Volt oder 5,2 Volt beaufschlagt wird. Damit wird keine Inversionsschicht benutzt. Bei V = 0 Volt wird die Ladungsmenge Q-,, bei V = 5 Volt die Ladungs-

All Ο

menge Q gespeichert. Beispielsweise entspricht die Ladungsmenge Q einem Signal "0", und die Ladungsmenge Q-„ einem Signal "1". Die Differenz zwischen den zwei Ladungsmengen AQ₇. = Q _T - Q „ ist größer als die Ladungsmenge

Ά- ,Α i ι An.

AQ nach dem Stand der Technik. Auf diese Weise erhält man ohne Ausnutzung einer Inversionsschicht eine hinreichende Ladungsmenge. Die Ladungsmenge Q_AL wird durch die Löcher im gespeicherten Zustand, die Ladungsmenge Q_A„ durch die Raumladungen im Verarmungsbereich gehalten. Die Ladungen von Q__TT und die Ladungen von Q₇.- haben entgegengesetzte

AH AIj

~" 22 —

3441082

Vorzeichen; dies stellt jedoch keine Schwierigkeit dar, und die Differenz der Ladungsmenge wird durch AQ_n wiedergegeben. Zusätzlich wird bei V = 5 Volt die Ladungsmenge Ο,.„ durch die Löcher im gespeicherten Zustand gehalten, die auf der linken Seite von Vp_ß, in Fig. 3B liegen. Die Kurven (f) und (g) können durch die Dosis der Dotierstoff-Ionen eingestellt werden. In diesem Beispiel ist diese Dosis gleich der des Beispiels nach Fig. 3A.

Neben den dargestellten Fällen ist es auch möglich, die in den Fig. 3A und 3B dargestellten Funktionsprinzipien in Kombination zu verwenden. Es ist möglich, die Menge von Oberflächenladungen durch ein beliebiges Verfahren zu erhöhen und gleichzeitig die Menge von Raumladungen in einer Verarmungsschicht zu steigern. Weiterhin liegt ein ähnlicher Fall bei Verwendung eines η-dotierten Halbleitersubstrats vor. In diesem Fall sind die als Information dienenden Ladungen Raumladungen, die aus Elektronen in einer Akkumulationsschicht oder aus Donatoren im verarmten Zustand bestehen.

Im folgenden wird ein praktisches Verfahren zur Herstellung eines ersten Ausführungsbeispiels der vorliegenden Erfindung beschrieben.

Um einen DRAM aufzubauen, wird zuerst ein ρ -dotiertes, aus einkristallinem Silizium (Si) hergestelltes Halbleitersubstrat 1 vorbereitet. Wie in den Fig. 4A und 4B gezeigt, ist das Halbleitersubstrat 1 teilweise mit einem dicken F,eldoxidfilm (SiO₂-FiIm) 2 bedeckt, um vorgegebene, nebeneinander liegende Speicherzellen oder andere (nicht gezeigte) Halbleiter-Bauelemente, die einen peripheren Schaltkreis aufbauen, beispielsweise einen Adressier-Schaltkreis, einen Leseschaltkreis oder einen Schreibschaltkreis, elektrisch zu isolieren. Der Feldoxidfilm

2 kann durch die bekannte Technologie ausgebildet werden, nach der das Silizium-Substrat unter Verwendung eines Siliziumnitrid-Films als Maske lokal thermisch oxidiert wird. Unter dem Feldoxidfilm 2 kann ein ρ ein Kanalstopper angeordnet werden.

Unter dem Feldoxidfilm 2 kann ein ρ -dotierter Bereich als

Nach den in den Fig. 4A und 4B dargestellten Verfahrensschritten wird auf der gesamten Oberfläche ein Isolierfilm ausgebildet, um einen Speicherkondensator aufzubauen. Als dieser Isolierfilm 3 wird ein Siliziumnitrid (Si N,)-Film verwendet, der mittels CVD ausgebildet wird. Dieser Film hat eine relative Dielektrizitätskonstante von 7 bis 8 und eine Dicke von beispielsweise etwa 15 niti. Um die Spannung zwischen dem Siliziumnitrid-Film und dem Halbleitersubstrat 1 herabzusetzen, wird unter dem Siliziumnitrid-Film ein erster Siliziumdioxid (SiOj)-FiIm mit einer Dicke von etwa 8 nm angeordnet. Um die Pinholes des Siliziumnitrid-Films zu eliminieren, wird ein zweiter Siliziumdioxid-Film mit einer Dicke von etwa 3 nm auf dem Siliziumnitrid-Film vorgesehen. Der erste und zweite SiO^-Filin können durch thermische Oxidation der Oberfläche des Halbleitersubstrats bzw. des Siliziumnitrid-Films gebildet werden. Wie in den Fig. 5A und 5B dargestellt, wird anschließend ein ρ -dotierter Halbleiterbereich 4,der als die zweite leitfähige Platte der Speicherkondensatoren dienen soll, lokal in der Nähe der Oberfläche des Halbleitersubstrats 1 in einem Bereich für die Bildung der Speicherkondensatoren der Speicherzellen ausgebildet. Insbesondere wird dieser Halbleiterbereich 4 zusammenhängend mit den in Zeilenrichtung nebeneinander liegenden Speicherkondensatoren gebildet. Wie unter Bezugnahme auf die Fig. 3A und 3B erläutert, wird der Halbleiterbereich 4 in dem Abschnitt für die Bildung des Speicherkondensators zu dem Zweck hergestellt, eine größere Anzahl von Ladungen von Löchern oder in einer Verarmungsschicht zu erzeugen, die in dem Kondensator gespeichert werden und eine größere Informationsmenge werden sollen, oder

zu dem Zweck, eine Schwellenspannung (V. , ) zu erzielen, die höher als eine an eine später zu beschreibende, erste leitfähige Platte angelegte Arbeitsspannung ist. Beispielsweise werden mittels Ionen-Implantation mit einer Energie

13 von etwa 30 keV Bor-Ionen mit einer Dosis von 5x10

(Atome/cm ) als Dotierstoff eingebracht. Um das in Verbindung mit Fig. 3A dargestellte Prinzip auszunutzen, können die eingebrachten Dotierstoffe einer Drive-In-Diffusion ausgesetzt werden. Die Tiefe des Halbleiterbereichs 4 wird in diesem Fall auf etwa 0,3 um eingestellt. Im Falle der Ausnutzung des in Verbindung mit Fig. 3B dargestellten Funktionsprinzips wird dagegen keine Drive-In-Diffusion ausgeführt. In diesem Fall ist es erwünscht, die Ionen-Implantationsenergie noch weiter zu erniedrigen, oder die Dotierstoffe in einen sehr schmalen Bereich des Substrats durch einen weiteren Isolierfilm einzubringen. Durch diese Maßnahme sollen die mittels Ionen-Implantation eingebrachten Fremdstoffe veranlaßt werden, als Oberflächenladungen zu fungieren.

Fig. 5C zeigt einen Teil von Speicherzellen-Anordnungen, die mit den ρ -dotierten Halbleiterbereichen 4 ausgebildet sind. Zwischen den in Spaltenrichtung, d.h. in Richtung des Verlaufs einer Wortleitung (in der Zeichnung in vertikaler Richtung) nebeneinander liegenden Speicherzellen ist der Feldoxidfilm 2 zur elektrischen Isolation angeordnet. Der Feldoxidfilm 2 ist dagegen nicht zwischen Speicherzellen vorgesehen, die in Zeilenrichtung, d.h. in Richtung des Verlaufs einer Bit-Leitung (in der Fig. in lateraler Richtung), nebeneinander liegen. In einer Speicherzellen-Anordnung ist der Feldoxidfilm 2 in Form eines meanderförmig'vom einen Endteil zum anderen Endteil verlaufenden Bandes angeordnet. Der Halbleiterbereich 4 ist in einem Bereich vorgesehen, der den zwei in der Zeilenrichtung nebeneinander liegenden Kondensatoren gemeinsam ist. Ein Bereich 20 ist so angeordnet, daß er die Speicherzellen-Anord-

* -

nungen umgibt, und dient als ein Schutzring. In den Bereich 20 werden später gleichzeitig mit der Bildung der MISFETs Q η-leitende Dotierstoffe eingebracht, so daß eine η -dotierte Zone entsteht. In Fig. 5B ist ein Querschnitt entlang der Linie B-B in Fig. 5C dargestellt. Der Isolierfilm 3 ist dabei nicht berücksichtigt.

Nach den in den Fig. 5A und 5B dargestellten Verfahrensschritten wird in dem elektrischen Verbindungsbereich zwischen der in einem späteren Schritt auszubildenden, ersten leitfähigen Platte und einem Halbleiterbereich zum Aufbau des MISFET der Isolierfilm 3 lokal abgenommen, um eine Kontaktöffnung 5 zu bilden. Die Kontaktöffnung 5 ist so angeordnet, daß sie einen Abstand zum Halbleiterbereich hat. Daraufhin wird auf der gesamten Oberfläche mittels CVD ein die ersten leitfähigen Platten bildender polykristalliner Siliziumfilm abgeschieden. Der polykristalline Siliziumfilm kann beispielsweise eine Dicke von etwa bis 300 nm aufweisen. Um den spezifischen Widerstand dieses polykristallinen Siliziumfilms niedrig zu halten, wird entweder ein Phosphor-Diffusionsprozeß durchgeführt, oder es

14 werden Arsen (As)-Ionen mit einer Dosis von etwa 5 χ 10

(Atome/cm ) bei einer Energie von etwa 30 keV implantiert.

Daraufhin wird eine Wärmebehandlung durchgeführt. Durch diese Behandlung werden die Dotierstoffe in den der Kontaktöffnung 5 entsprechenden Oberflächenbereich des Halbleitersubstrats 1 eindiffundiert, um den η -dotierten Halbleiterbereich 6 zu bilden, der als Teil des MISFET dient. Die Tiefe des Halbleiterbereichs 6 wird etwa 0,2 μΐη. Anschließend wird der polykristalline Siliziumfilm lokal mit einer Struktur versehen, um die erste leitfähige Platte 7 zu bilden, die, wie in den Fig. 6A und 6B gezeigt, mit dem Halbleiterbereich 6 elektrisch verbunden ist. Damit ist der Speicherkondensator C der Speicherzelle aufgebaut.

Nach den in den Fig. 6A und 6B dargestellten Verfahrensschritten wird durch thermische Oxidation ein Isolierfilm (SiO₂-FiIm) 8 gebildet, der die erste leitfähige Platte bedeckt, wobei hauptsächlich der Siliziumnitrid-Film des freigelegten Isolierfilms 3 als eine Maske gegen eine Wärmebehandlung verwendet wird. Dieser SiO₃-FiIm 8 kann beispielsweise mit einer Dicke von etwa 200 bis 300 nm ausgeführt werden, so daß die erste leitfähige Platte 7 und die in einem späteren Verfahrensschritt herzustellende Wortleitung elektrisch isoliert werden können. Anschlies-

send wird der freigelegte Isolierfilm 3 lokal entfernt, , wonach, wie in den Fig. 7A und 7B dargestellt, ein Isolierfilm (SiO2-Film) 9, der hauptsächlich zum Aufbau eines Gate-Isolierfilms dient, durch thermische Oxidation der freigelegten Oberfläche des HalbleiterSubstrats 1 im Bereich des entfernten Isolierfilms 3 ausgebildet wird. Dieser Isolierfilm 9 hat beispielsweise eine Dicke von etwa 20 nm.

Nach den in den Fig. 7A und 7B dargestellten Verfahrensschritten, wird auf der gesamten Oberfläche ein polykristalliner Siliziumfilm ausgebildet, um die Gate-Elektroden der MISFETs, die Wortleitungen und die Halbleiter-Bauelemente der peripheren Schaltkreise herzustellen. Dieser polykristalline Siliziumfilm wird zur Erniedrigung seines spezifischen Widerstands der bereits oben beschriebenen Behandlung ausgesetzt. Daraufhin wird der polykristalline Siliziumfilm lokal mit einer Struktur versehen, um die Gate-Elektrode 10, die Wortleitung (WL) 11 und die (nicht gezeigte) Gate-Elektrode des MISFET des peripheren Schaltkreises zu bilden. Die Gate-Elektrode 10 ist mit den Gate-Elektroden 10 der weiteren, in Spaltenrichtung nebeneinander liegenden Speicherzellen elektrisch.ver- bunden und baut die in Spaltenrichtung verlaufende Wortleitung 11 auf. Als Gate-Elektrode 10 oder als Wortleitung (WL) 11 können beispielsweise auch eine Schicht aus einem

hochschmelzenden Metall, wie z.B. Molybdän (Mo), Wolfram (W) oder Titan (Ti), eine Schicht aus einem beliebigen Silizid, das eine Verbindung aus dem hochschmelzenden Metall und Silizium ist, oder eine Doppelschichtstruktur verwendet werden, die aus einer polykristallinen Siliziumschicht und einer über dieser liegenden Schicht aus einem hochschmelzen- · den Metall oder aus einem hochschmelzenden Metall-Silizid besteht. Anschließend werden in dem MISFET-Bereich η -Dotierstoffe in Selbstjustierung unter Verwendung der Gate-Elektrode 10 als einer Maske eingebracht, um den Source-Bereich und den Drain-Bereich des MISFET in der Nähe der Oberfläche des Halbleitersubstrats 1 durch den zwischen diesen Bereichen und der Gate-Elektrode liegenden Isolierfilm zu bilden. Die eingebrachten Dotierstoffe werden einer Drive-In-Diffusion unterzogen, wodurch, wie in den Fig. 8A und 8B gezeigt, die η -dotierten Halbleiterbereiche 12 gebildet werden, die als der Source- und der Drain-Bereich dienen. Der Halbleiterbereich 6 wird mit einem der Halbleiterbereiche 12 elektrisch verbunden. Damit ist der schaltende Transistor (MISFET) Q der Speicherzelle ausgebildet. Zusätzlich können als die η -Fremdstoffe Arsen-Ionen verwendet und durch Ionen-Implantation eingebracht werden, wodurch sie durch den Isolierfilm 9 hindurchtreten können. Der η -dotierte Bereich ist nur etwa 0,2 μπι tief.

Nach den in den Fig. 8A und 8B dargestellten Verfahrensschritten wird auf der gesamten Oberfläche ein Isolierfilm 13 gebildet, um die Gate-Elektrode 10 sowie die Wortleitung (WL) 11 und die später auszubildende Bit-Leitung elektrisch zu isolieren. Als dieser Isolierfilm 13 kann ein Phosphorsilikatglas (PSG)-FiIm verwendet werden, der die Oberflächenschwankungen ausgleicht und in der Lage ist, Natrium-Ionen einzufangen, die die elektrische Leistung des DRAM beeinflussen. Anschliessend werden die Isolierfilme 9 und 13 auf dem einen Halbleiterbereich 12 lokal entfernt, um eine Kontaktöffnung 14 zu bilden,

wodurch die Verbindung des Halbleiterbereiches 12 und der später zu bildenden Bit-Leitung erfolgt. Die Bit-Leitung (BL) 15 ist elektrisch mit dem Halbleiterbereich 12 durch die Kontaktöffnung 14 verbunden und verläuft in Zeilenrichtung. Diese Bit-Leitung (BL) 15 kann beispielsweise aus Aluminium (Al) hergestellt werden. Der sich ergebende Zustand ist in den Fig. 2A und 2B dargestellt. Anschließend wird ein PSG-FiIm und ein Siliziumnitrid-Film durch Plasma-CVD als abschließender Passivierfilm gebildet.

Durch die beschriebene Abfolge von Verfahrensschritten ist die Herstellung des DRAM entsprechend dem ersten Ausführungsbeispiel abgeschlossen.

Im folgenden erfolgt eine Beschreibung des Betriebs dieser Ausführungsform der vorliegenden Erfindung hinsichtlich einer bestimmten Speicherzelle unter Bezugnahme auf die Fig. 2A und 2B.

Zuerst wird der Fall des Einschreibens von Information in die Speicherzelle erläutert. An die Gate-Elektrode 10 des MISFET Q der Speicherzelle wird selektiv eine Spannung angelegt, um diesen MISFET Q auf "EIN" zu schalten. Eine als die Information dienende Spannung wird auf die Bit-Leitung (BL) 15 gegeben, die elektrisch mit dem Halbleiterbereich 12 durch die Kontaktöffnung 14 verbunden ist. Damit wird die der Information entsprechende Spannung der Bit-Leitung (BL) 15 durch den MISFET Q an die erste leitfähige Platte angelegt. Der als die zweite leitfähige Platte dienende Halbleiterbereich 4 ist elektrisch mit dem Halbleitersubstrat 1 verbunden und wird auf dem vorgegebenen festen Potential VSS gehalten. Wenn zwischen dem Potential der zweiten leitfähigen Platte und der als Information auf die erste leitfähige Platte 7 aufgebrachten Spannung eine Potentialdifferenz besteht, werden als Information dienende Ladungen in dem zwi-

sehen den leitfähigen Platten liegenden Isolierfilm 3 gespeichert, d.h. nach herkömmlichen Sprachgebrauch, sie werden in den Speicherkondensator C der Speicherzelle eingeschrieben.

Im Falle des Haltens der Information in der Speicherzelle kann der MISFET Q in dem Zustand auf "AUS" geschaltet werden, in dem die Information in den Speicherkondensator C der Speicherzelle eingeschrieben ist.

Daneben kann im Falle des Auslesens der Information der Speieherzelle eine der Schreiboperation sinngemäß entgegengesetzte Operation durchgeführt werden.

Nach vorliegender Erfindung wird in einem DRAM mit einer als eine Speicherzelle verwendeten Serienschaltung aus einem Speicherkondensator und einem MISFET eine erste leitfähige Platte des Spexcherkondensators auf einem Halbleitersubstrat ausgebildet und so angeordnet, daß sie mit einem Halbleiterbereich des MISFET elektrisch verbunden ist, und es wird ein Halbleiterbereich, der eine höhere Fremdstoffkonzentration als das Halbleitersubstrat aufweist, als zweite leitfähige Kondensatorplatte vorgesehen. Die beiden leitfähigen Platten bauen zusammen mit einem Isolierfilm den Speicherkondensator auf, und als Information dienende Ladungen können darin durch Löcher gespeichert werden. Damit müssen in einer Inversionsschicht gespeicherte Elektronen nicht als die als Information dienenden Ladungen verwendet werden, so daß der Einfluß von unnötigen Minoritätsträgern vermieden werden kann, die auf α-Teilchen zurückzuführen sind oder von einem peripheren Schaltungsbereich injiziert werden.

Darüberhinaus kann die Belegungsfläche des Speicherkondensators reduziert werden, da der Grad der Beeinflussung durch unnötige Minoritätsträger, die auf α-Teilchen zurückzuführen sind oder von dem peripheren Schaltungsbereich injiziert wer-

J44 ι υδζ

den, außer acht gelassen werden kann. Dadurch wird es möglich, den DRAM mit einer höheren Packungsdichte zu integrieren.

Weiterhin kann der Speicherkondensator durch den die zweite leitfähige Platte bildenden Halbleiterbereich von einem in Zeilenrichtung angrenzenden weiteren Speicherkondensator elektrisch isoliert werden, so daß ein Feldoxid-Film mit einer großen Belegungsfläche unnötig wird, wodurch die Integration des DRAM mit einer höheren Packungsdichte erfolgen ο kann.

Unter Bezugnahme auf die Fig. 9A bis 12B wird im folgenden ein zweites Ausführungsbeispiel der vorliegenden Erfindung beschrieben.

Fig. 9A zeigt eine Draufsicht auf die wesentlichen Bereiche einer DRAM-Speicherzelle zur Verdeutlichung des Aufbaus der zweiten Ausführungsform, Fig. 9B eine Schnittansicht entlang der Schnittlinie IX-IX in Fig. 9A. In allen das zweite Ausführungsbeispiel zeigenden Figuren sind die Teile, die dieselbe Funktion wie im ersten Ausführungsbeispiel haben, mit denselben Zeichnungssymbolen gekennzeichnet und werden nicht nochmals erläutert.

In den Fig. 9A und 9B bezeichnet die Bezugsziffer 18 einen Isolierfilm, der so ausgebildet ist, daß er zumindest eine erste leitfähige Platte 7 bedeckt, und der dazu dient, einen Speicherkondensator aufzubauen. Der Isolierfilm 18 bildet den Kondensator zusammen mit der ersten leitfähigen Platte und einer später zu beschreibenden dritten Elektrode (im folgenden als "dritte leitfähige Platte" bezeichnet) und ist dafür ausgelegt, als Information dienende Ladungen zu speiehern. Der Isolierfilm 18 ist weiterhin so ausgelegt, daß er die ersten leitfähigen Platten 7 von benachbarten Speicher-

zellen elektrisch isoliert. Bezugsziffer 16 bezeichnet die dritte leitfähige Platte, die außerhalb eines Bereiches für die Ausbildung eines MISFET Q auf dem Isolierfilm 18 angeordnet ist und einen Teil des Speicherkondensators bildet. An die dritte leitfähige Platte 16 wird ein festes Potential angelegt, beispielsweise das Potential, das auch an das Sub-' strat 1 angelegt wird. Die dritte leitfähige Platte 16 ist als eine gemeinsame Elektrode für eine gesamte Speicherzellen-Anordnung vorgesehen, in der eine Vielzahl von Speicherzellen in Form einer Matrix angeordnet ist. Die dritte leitfähige Platte ist in einem Teil für die Anordnung des MISFET Q mit einem Fenster versehen. Der Speicherkondensator der Speicherzelle ist prinzipiell aus einer Parallelschaltung eines Kondensators C, der aus der ersten leitfähigen Platte 7, einem als zweite leitfähige Platte dienenden Halbleiterbereich 4 und einem Isolierfilm 3 besteht, und einer Kapazität C1 aufgebaut, die aus der ersten leitfähigen Platte 7, der dritten leitfähigen Platte 16 und dem Isolierfilm 18 besteht. Bezugsziffer 19 bezeichnet einen Isolierfilm, der so angeordnet ist, daß er die dritte leitfähige Platte 16 bedeckt, und der dazu dient, die dritte leitfähige Platte 16 und eine Wortleitung (WL) 11 elektrisch zu isolieren. Halbleiterbereiche 4 und 6 sind mit einem gegenseitigen Abstand angeordnet.

Wenn Speicherzellen-Anordnungen aus den in den Fig. 9A und 9B gezeigten Speicherzellen aufgebaut werden, haben sie die in Fig. 10 dargestellte Form.

Fig. 10 zeigt eine Draufsicht auf die wesentlichen Bereiche von schematischen Speicherzellen-Anordnungen, zur Erläuterung der zweiten Ausführungsform der vorliegenden Erfindung. In Fig. 10 wurde auf die Darstellung von zwischen den jeweiligen leitfähigen Schichten vorgesehenen Isolierfilmen, von Kontaktöffnungen 5 und von Halbleiterbereichen 4 verzichtet.

um die Übersichtlichkeit der Zeichnung zu erhöhen- Die Form und die Anordnung der Kontaktöffnungen 5, der Halbleiterbereiche 4 und anderer Bereiche ist aus Fig. 9A ersichtlich.

Bis auf die dritte leitfähige Platte 16, entspricht die zweite Ausführungsform im wesentlichen der ersten.

Im folgenden wird ein praktisches Verfahren zur Herstellung des zweiten Ausführungsbeispiels beschrieben.

Die Fig. 11A und 12A zeigen Draufsichten auf die wesentlichen Bereiche einer DRAM-Speicherzelle bei entsprechenden Herstellungsschritten zur Erläuterung des Herstellungsverfahrens der vorliegenden Ausführungsform/ während in den Fig. 11B und 12B Schnittansichten entlang der in den Fig. 11A bzw. 12A eingezeichneten Schnittlinien dargestellt sind.

Nach den Verfahrensschritten des ersten Ausführungsbeispiels, die in den Fig. 6A und 6B dargestellt sind, wird auf der gesamten Oberfläche ein Isolierfilm 18 ausgebildet, der zum Aufbau eines Speicherkondensators dient. Ähnlich wie der vorhergehende Isolierfilm 3 kann auch dieser Isolierfilm 18 aus einem Siliziumdioxid-Film, einem Siliziumnitrid-Film und einem weiteren Siliziumdioxid-Film aufgebaut sein. Anschliessend wird ein polykristalliner Siliziumfilm als eine dritte leitfähige Platte auf der gesamten Oberfläche durch ein CVD-Verfahren abgeschieden. Der polykristalline Siliziumfilm kann beispielsweise eine Dicke von etwa 300 ran haben. Um einen niedrigen spezifischen Widerstand dieses polykristallinen Siliziumfilms zu erzielen, wird nach den oben beschriebenen Verfahren Phosphor oder Arsen eingebracht. Anschliessend wird der polykristalline Siliziumfilm, wie in den Fig. 11A und 11B gezeigt, mit einer derartigen Struktur versehen, daß die dritte leitfähige Platte 16 außerhalb eines Bereiches zur Bildung eines MISFET einer Vielzahl von Speicherzellen gemeinsam ist. Damit ist der Speicherkondensator C1

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der Speicherzelle ausgebildet.

Nach den in den Fig. 11A und 11B dargestellten Verfahrensschritten wird unter hauptsächlicher Verwendung des Siliziumnitrid-Films des freigelegten Isolierfilms 18 als einer Maske gegen eine Wärmebehandlung die die dritte leitfähige Platte bildende polykristalline Siliziumschicht thermisch oxidiert, wodurch ein Isolierfilm (SiO₂-FiIm) 19 entsteht, der die dritte leitfähige Platte 16 bedeckt. Anschließend werden der freigelegte Isolierfilm 18 und der darunter liegende Isolierfilm 3 lokal entfernt. Entsprechend dem ersten Ausführungsbeispiel wird in dem freigelegten Bereich ein Gate-Isolierfilm 9 ausgebildet, wie in den Fig. 12A und 12B gezeigt. Weiterhin werden eine Gate-Elektrode 10, eine Wortleitung (WL) 11 und Halbleiterbereiche 12 hergestellt.

Nach den in den Fig. 12A und 12B dargestellten Verfahrensschritten werden ein Isolierfilm 13, eine Kontaktöffnung 14 und eine Bit-Leitung (BL) 15 wie im ersten Ausführungsbeispiel gebildet. Damit entsteht die in den Fig. 9A und 9B gezeigte Struktur. Danach werden mittels des Plasma-CVD-Verfahrens ein PSG-FiIm und ein Siliziumnitrid-Film als abschließender Passivierfilm aufgebracht.

Nach dieser Abfolge von Verfahrensschritten ist die Herstellung des DRAM nach diesem Ausführungsbeispiel abgeschlossen.

Im folgenden wird hinsichtlich einer bestimmten, in den Fig. 9A und 9B dargestellten Speicherzelle der Betrieb des zweiten Ausführungsbeispiels des erfindungsgemäßen DRAM beschrieben.

Zuerst wird der Fall des Einschreibens von Information in die Speicherzelle erläutert. An die Gate-Elektrode 10 des MISFET Q der Speicherzelle wird selektiv eine Spannung angelegt, um diesen MISFET Q auf "EIN" zu schalten. Eine der Information entsprechende Spannung wird an die Bit-Leitung (BL) 15 ange-

legt, die durch die Kontaktöffnung 14 elektrisch mit dem Halbleiterbereich 12 verbunden ist. Damit wird die als Information dienende Spannung der Bit-Leitung (BL) 15 durch den MISFET Q auf die erste leitfähige Platte 7 aufgebracht. Der als die zweite leitfähige Platte dienende Halbleiterbereich 4 ist elektrisch mit dem Halbleitersubstrat 1 verbunden und wird auf einem vorgegebenen festen Potential VSS gehalten. Auch die dritte leitfähige Platte 16 wird beispielsweise auf diesem festen Potential VSS gehalten. Wenn zwischen de gleichen Potential der zweiten leitfähigen Platte 4 ^{und der} dritten leitfähigen Platte 16 und der als Information auf die erste leitfähige Platte 7 aufgebrachten Spannung eine Potentialdifferenz besteht, werden als Information dienende Ladungen im Isolierfilm 3 und im Isolierfilm 18, die zwischen den jeweiligen leitfähigen Platten liegen, gespeichert, d.h., die Information wird in die Speicherkondensatoren C und C1 eingeschrieben.

Im Falle des Haltens der Information in der Speicherzelle kann der MISFET Q in dem Zustand, in dem die Information in die Speicherkondensatoren C und C1 der Speicherzelle eingeschrieben ist, auf "AUS" geschaltet werden.

Das Auslesen der Information aus der Speicherzelle erfolgt durch eine der Schreiboperation sinngemäß entgegengesetzte Operation.

Entsprechend vorliegender Ausfuhrungsform lassen sich Wirkungen ähnlich denen der ersten Ausführungsform erzielen.

Darüberhinaus kann mit Anordnung der dritten leitfähigen Platte auf einer ersten leitfähigen Platte über einem Isolierfilm die zwischen der ersten leitfähigen Platte und der zweiten leitfähigen Platte gespeicherte Ladungsmenge und die zwischen der ersten leitfähigen Platte und der dritten

leitfähigen Platte gespeicherte Ladungsmenge in einem Speicherkondensator gespeichert werden. Damit kann beim zweiten Ausführungsbeispiel verglichen mit dem ersten Ausführungsbeispiel die im Speicherkondensator pro Flächeneinheit gespeicherte Ladungsmenge annähernd verdoppelt werden, wodurch die Integration des DRAM mit einer höheren Packungsdichte ermöglicht wird.

Wenn das Potential des Substrats oder des ρ -dotierten Halbleiterbereichs 4 einem Substrat-Vorspannungspotential V_ßB = - 3,0 Volt und das Potential der polykristallinen Siliziumschicht 16 dem Erdpotential VSS = 0 Volt entspricht, wird dabei die gespeicherte Ladungsmenge etwa 1,5 mal so hochwie ohne die-polykristalline Siliziumschicht 16.

Zusätzlich kann durch Vorsehen der dritten leitfähigen Platte 16 mit dem festen Potential auf der ersten leitfähigen Platte verhindert werden, daß eine Wortleitung WL, an die eine Steuerspannung schwankender Größe angelegt ist, die erste leitfähige Platte 7 beeinflußt, so daß die im Speicherkondensator zu speichernde Ladungsmenge stabilisiert werden kann. Damit können auch die Schreib- und Lese-Operationen stabilisiert und die Zuverlässigkeit des DRAM gesteigert werden.

Ein drittes Ausführungsbeispiel entspricht dem zweiten Ausführungsbeispiel bis auf den Punkt, daß der die Speicherzellen isolierende, dicke Feldoxidfilm 2 überhaupt nicht ausgebildet ist. Die Draufsichten und Schnittansichten des dritten Ausführungsbeispiels entsprechen den Fig. 9A und 9B sowie der Fig. 10, wenn auf den Feldoxidfilm 2 verzichtet wird. Aus diesem Grund werden die Draufsicht und die Schnittansicht des DRAM nach dem dritten Ausführungsbeispiel nicht im einzelnen erläutert, sondern es erfolgt eine kurze Beschreibung des Aufbaus des dritten Ausführungsbeispiels zusammen mit der Beschreibung eines praktischen Herstellungsverfahrens .

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In den Fig. 13, 14 und 15 sind Draufsichten auf die wesentlichen Bereiche von Speicherzellen-Anordnungen bei verschiedenen Herstellungsschritten gezeigt, um das Herstellungsverfahren für das dritte Ausführungsbeispiel zu erläutern. Auch in diesen Zeichnungen sind die Teile, die dieselben Funktionen wie im ersten und zweiten Ausführungsbeispiel aufweisen, mit denselben Zeichnungssymbolen gekennzeichnet und werden nicht nochmals beschrieben.

Zuerst wird ein Halbleitersubstrat 1, bis auf einen Bereich für eine Speicherzellen-Anordnung, mit einem Feldoxidfilm bedeckt, um die (nicht gezeigten) Halbleiter-Bauelemente eines peripheren Schaltkreises elektrisch zu isolieren. Wie in den ersten und zweiten Ausführungsbeispielen wird auf der gesamten Oberfläche ein Isolierfilm 3 gebildet. Anschließend wird in einem Bereich, in dem in einem späteren Verfahrensschritt der MISFET eines schaltenden Transistors zu bilden ist, eine Maske 17 für das Einbringen von Fremdstoffen selektiv auf den Isolierfilm 3 aufgebracht, die beispielsweise aus einem Siliziumnitrid-Film hergestellt sein kann. Ein Bereich außerhalb der Speicherzellen-Anordnung, d.h. ein Bereich für die Ausbildung des peripheren Schaltkreises, wird mit der Maske 17 bedeckt. Anschließend werden unter Verwendung der Maske 17 p-Dotierstoffe in den freiliegenden Teil des Halbleitersubstrats 1 eingebracht, um einen ρ -dotierten Halbleiterbereich 4 zu bilden, der zur zweiten leitfähigen Platte eines Speicherkondensators wird und dazu dient, die in Zeilen- und Spaltenrichtung nebeneinander liegenden Speicherzellen elektrisch zu isolieren, wie in Fig. 13 dargestellt. Das heißt, der ρ -dotierte HaIbleiterbereich 4 wird auf der gesamten Oberfläche der Speicherzellen-Anordnung mit Ausnahme des Bereichs ausgebildet, in dem die MISFETs anzuordnen sind.

Nach den in Fig. 13 dargestellten Verfahrensschritten wird die Maske 17 abgenommen und der Isolierfilm 3 in dem elek-

trischen Verbindungsbereich zwischen einer später zu bildenden ersten leitfähigen Platte und einem Halbleiterbereich zum Aufbau des MISFET lokal entfernt, um eine Kontaktöffnung 5 zu bilden. Die Kontaktöffnung 5 und der Halbleiterbereich 4 sind mit einem gegenseitigen Abstand angeordnet. Daraufhin wird ein polykristalliner Siliziumfilm, der zur ersten leitfähigen Platte wird, auf der gesamten Oberfläche abgeschieden, in den As-Ionen implantiert werden, um seinen spezifischen Widerstand zu erniedrigen und gleichzeitig Ιοί ο kai einen η -dotierten Halbleiterbereich 6 auszubilden. Danach wird der polykristalline Siliziumfilm, wie in Fig. 14 gezeigt, lokal mit einer Struktur versehen, um die erste leitfähige Platte 7 zu formieren.

Nach den in Fig. 14 dargestellten Verfahrensschritten werden wie im zweiten Ausführungsbeispiel ein Isolierfilm 18 und eine dritte leitfähige Platte 16 gebildet, um einen Speicherkondensator C1 aufzubauen. Nach Ausbildung der Isolierfilme 19 und 9 werden eine Gate-Elektrode 10 und eine Wortleitung (WL) 11 hergestellt. Mit Ausbildung der HaIbleiterbereiche 12 ist der MISFET Q aufgebaut. Nach Bildung eines Isolierfilms 13 und einer Kontaktöffnung 14 wird eine Bit-Leitung (BL) 15 aufgebracht, wie in Fig. 15 gezeigt. In Fig. 15 sind aus Gründen der Übersichtlichkeit die zwischen den jeweiligen leitfähigen Schichten vorgesehenen Isolierfilme nicht dargestellt.

Wie im ersten Ausführungsbeispiel, können zur Fertigstellung des DRAM die MISFETs Q auch hergestellt werden, ohne die Speicherkondensatoren C1 auszubilden.

Durch diese Abfolge von Herstellungsschritten ist der DRAM nach vorliegender Ausführungsform fertiggestellt. Abschliessend wird wie im ersten oder zweiten Ausführungsbeispiel ein Passivierfilm aufgebracht.

Mit diesem dritten Ausführungsbeispiel lassen sich ähnliche Wirkungen wie mit dem zweiten Ausführungsbeispiel erzielen.

Darüberhinaus können die Speicherzellen des DRAM von den in Zeilen- und Spaltenrichtung angrenzenden, anderen Speicherzellen durch einen die zweite leitfähige Kondensatorplatte bildenden Halbleiterbereich elektrisch isoliert werden. Dementsprechend wird ein Feldoxidfilm in einer Speicherzellen-Anordnung unnötig, und die Integration des DRAM läßt sich mit einer höheren Packungsdichte durchführen.

Unter Bezugnahme auf die Fig. 16A bis 23B wird ein viertes Ausführungsbeispiel der Erfindung beschrieben. Nach diesem vierten Ausführungsbeispiel wird zusätzlich zur Anordnung nach dem ersten Ausführungsbeispiel eine Rinne (Graben) vorgesehen, um die in einem Kondensator zu speichernde Ladungsmenge zu erhöhen. Auch in den dieses Ausführungsbeispiel betreffenden Zeichnungen sind die Teile, die dieselben Funktionen wie in den vorausgehenden Ausführungsbeispielen haben, mit denselben Zeichnungssymbolen versehen und werden nicht nochmals erläutert.

In den Fig. 16A und 16B bezeichnet die Bezugsziffer 2 einen Feldoxidfilm. Die Form der Speicherzellen ist durch den Feldoxidfilm 2 so vorgegeben, daß das Muster eines Speicherzellen-Paares, wie in Fig. 19 gezeigt, in Zeilenrichtung wiederholt werden kann. Innerhalb einer Speicherzellen-Anordnung ist der Feldoxidfilm 2 grundsätzlich zwischen den in Spaltenrichtung nebeneinander liegenden Speicherzellen angeordnet. Das entspricht dem ersten oder zweiten Ausführungsbeispiel.

Bezugsziffer 21 bezeichnet eine Rinne (Graben), die in einem Halbleitersubstrat 1 in einem Bereich für die Bildung eines Speicherkondensators vorgesehen ist und als ein Teil dieses

Speicherkondensators dient. Diese Rinne 21 erhöht die Informations -Ladungsmenge pro Flächeneinheit in dem Speicherkondensator.

Ein als zweite leitfähige Platte dienender ρ -dotierter HaIbleiterbereich 4 ist in der Hauptoberfläche des Halbleitersubstrats 1 im Bereich zur Bildung des Speicherkondensators und in der Substratoberfläche in der Rinne 21 vorgesehen. Dieser Halbleiterbereich 4 ist mit den in Zeilenrichtung nebeneinander liegenden Speicherkondensatoren zusammenhängend. Die Ausführung dieser ρ -dotierten Halbleiterbereiche 4 ist in Fig. 19 gezeigt.

Im folgenden wird ein Verfahren zur Herstellung des vierten Ausführungsbeispiels beschrieben.

Zuerst werden ein Feldoxidfilm (SiO^-Filni) 2 und ρ -dotierte Halbleiterbereiche 4 nach dem in den Fig. 4A, 4B, 5A und 5B für das erste Ausführungsbeispiel dargestellten Verfahren ausgebildet.

Nach dem Verfahrensschritt entsprechend den Fig. 5A und 5B werden auf der gesamten Oberfläche eines Halbleitersubstrats 1 ein Isolierfilm 22A, ein Isolierfilm 22B und ein Isolierfilm 22C abgeschieden, um eine Rinne und eine zweite leitfähige Platte zu bilden. Der Isolierfilm 22C dient als eine Ätzmaske bei der Herstellung der Rinne, wofür beispielsweise ein Siliziumdioxid (SiO₂)-Film verwendet werden kann. Der Isolierfilm 22B ist eine Maske gegen das Einbringen von Fremdstoffen für die Bildung der zweiten leitfähigen Platte und kann beispielsweise aus einem Siliziumnitrid (Si-N) Film bestehen. Der Isolierfilm 22A dient dazu, die mechanische Spannung zwischen dem Halbleitersubstrat 1 und dem Siliziumnitrid-Film 22B herabzusetzen, wozu beispielsweise ein Siliziumdioxid-Film verwendet werden kann. Der Isolier-

film 22A läßt sich durch thermische Oxidation der Oberfläche des Substrats 1 ausbilden. Die Isolierfilme 22B und 22C können durch das CVD-Verfahren hergestellt werden. In einem Bereich für die Ausbildung des Speicherkondensators wird der Isolierfilm 22C mit einer Struktur versehen, um eine erste Maske für die Herstellung der Rinne zu bilden. Unter Verwendung dieser ersten Maske wird ein anisotroper Trockenätzvorgang durchgeführt, wodurch die Isolierfilme 22B und 22C lokal entfernt werden, um aus dem Isolierfilm 22B eine zweite Maske zu bilden. Weiterhin wird auch ein vorgegebener Teil des Halbleitersubstrats 1 lokal entfernt, um, wie in den Fig. 17A und 17B gezeigt, die Rinne 21 auszubilden. Die Breite W der Rinne 21 kann etwa 1 bis 1,5 μπι, ihre Tiefe von der Oberfläche des Halbleitersubstrats 1 aus etwa 2 bis 4 um betragen.

Nach den in den Fig. 17A und 17B dargestellten Verfahrensschritten wird der Isolierfilm 22C, der als die erste Maske diente, abgenommen, und der Isolierfilm 22B freigelegt, um als zweite Maske zu dienen. Unter Verwendung dieser zweiten Maske werden in die innerhalb der Rinne 21 freigelegten oberflächennahen Bereiche des Halbleitersubstrats 1 Fremdstoffe eingebracht, wodurch, wie in den Fig. 18A und 18B gezeigt, ein als zweite leitfähige Platte dienender ρ -dotierter Halbleiterbereich 4 gebildet wird. Der Halbleiterbereich 4 wird beispielsweise so hergestellt, daß Bor-Ionen mit einer

18 3

Konzentration von etwa 1x10 (Atome/cm ) oder darüber durch thermische Diffusion bei etwa 900 bis 1000⁰C eingebracht werden. In diesem Fall beträgt die Tiefe des Halbleiterbereichs 4 etwa 0,3 μΐη, gerechnet von der Oberfläche des Halbleitersubstrats 1 aus in dessen Inneres.

Die Form der Speicherzellen-Anordnungen nach der Bildung der Halbleiterbereiche 4 ist in Fig. 19 gezeigt. Die Isolierfilme 22A und 22B sind dabei nicht dargestellt. Fig. 18B

zeigt eine Schnittansicht entlang der Linie B-B in Fig. 19.

Nach Entfernen der Isolierfilme 22B und 22A wird wie im ersten Ausführungsbeispiel der Isolierfilm 3 zur Bildung des Speicherkondensators hergestellt, wie in den Fig. 2OA und 2OB gezeigt.

Nach dem in den Fig. 2OA und 2OB gezeigten Verfahrensschritt werden, wie in den Fig. 21A und 21B gezeigt, eine Kontaktöffnung 5, ein η -dotierter Halbleiterbereich 6 und eine erste leitfähige Platte 7 durch das anhand der Fig. 6A und 6B dargestellte Verfahren ausgebildet. Die Rinne 21 kann zur Glättung der Oberfläche mit dem polykristallinen Silizium für die erste leitfähige Platte 7 gefüllt werden.

Nach den in den Fig. 21A und 21B dargestellten Verfahrensschritten wird unter hauptsächlicher Verwendung des Silizium- nitrid-Films des freigelegten Isolierfilms 3 als einer Maske gegen eine Wärmebehandlung durch thermische Oxidation ein Isolierfilm (SiO₀-FiIm) 8 gebildet, der die erste leitfähige Platte 7 bedeckt. Der Isolierfilm 8 kann eine Dicke von etwa 200 bis 300 nm aufweisen, so daß die erste leitfähige Platte 7 und eine später herzustellende Wortleitung elektrisch isoliert werden können. Falls der Rinnenbereich 21 nicht gefüllt ist, muß das Innere der Rinne durch Verwendung eines Füllmaterials, beispielsweise eines polykristallinen Siliziumfilms oder eines Isolierfilms, aufgefüllt werden. Das polykristalline Silizium muß durch Oxidation zu einem Isolator gemacht werden. Anschließend wird der freigelegte Isolierfilm 3 lokal entfernt und der Isolierfilm 9 wie im ersten Ausführungsbeispiel ausgebildet, wie in den Fig. 22A und 22B gezeigt.

Nach den in den Fig. 22A und 22B dargestellten Verfahrensschritten werden entsprechend den Fig. 23A und 23B ein MISFET

Q und eine Wortleitung WL hergestellt. Diese entsprechen den Bauteilen des in den Fig. 8A und 8B gezeigten ersten Ausführungsbeispiels.

Anschließend werden wie im ersten Ausführungsbeispiel ein Isolierfilm 13, eine Bit-Leitung BL usw. gebildet. Damit ergibt sich die in den Fig. 16A und 16B gezeigte Struktur.

Weiterhin werden ein PSG-FiIm und ein Siliziumnitrid-Film durch das CVD-Verfahren als ein abschließender Passivierfilm aufgebracht.

Durch diese Abfolge von Herstellungsschritten ist der DRAM nach vorliegender Ausführungsform fertiggestellt.

Die Arbeitsweise beim Einschreiben von Information in die Speicherzelle nach dem vierten Ausführungsbeispiel, beim Halten der Information und beim Auslesen der Information entspricht der des ersten Ausführungsbeispxels.

Es lassen sich damit mit dem vierten Ausführungsbeispiel dieselben Wirkungen wie mit dem ersten Ausführungsbeispiel erzielen.

Zusätzlich kann die Veränderung der Menge der Speicherladung verhindert werden, die auf Minoritätsträger und auf das Zusammenstoßen der Verarmungsschicht einer Rinne mit der einer anderen Rinne in den tiefen Teilen der Rinnen 21 zurückzuführen ist. Weiterhin kann der Abstand zwischen benachbarten Rinnen, d.h. der Abstand D1 in Fig. 17A, verkürzt werden.

Da alle Bereiche zur Ausbildung von Kondensatoren ρ -dotierte Halbleiterbereiche sind, läßt sich darüberhinaus der in Fig. 17A mit D2 bezeichnete Abstand zwischen einer Rinne und einem Feldoxidfilm verringern.

_ 43 - 3Λ41 062

Unter Bezugnahme auf die Fig. 24A, 24B und 25 wird ein fünftes Ausführungsbeispiel beschrieben. Da das Herstellungsverfahren im wesentlichen dem des vierten Ausführungsbeispiels entspricht, soll es nicht näher erläutert werden. Nach dem fünften Ausführungsbeispiel liegt über der ersten leitfähigen Platte entsprechend dem vierten Ausführungsbeispiel weiterhin eine dritte leitfähige Platte, die mit einem festen Potential beaufschlagt ist, um eine Kapazität zu erhöhen und zu stabilisieren.

In den dieses Ausführungsbeispiel betreffenden Zeichnungen sind die Teile, deren Funktionen denen des vierten Ausführungsbeispiels entsprechen, mit denselben Bezugszeichen versehen und werden nicht nochmals erläutert.

In den Fig. 24A und 24B bezeichnet Bezugsziffer 18 einen im Aufbau dem obigen Isolierfilm 3 ähnlichen Isolierfilm, der so angeordnet ist, daß er zumindest eine erste leitfähige Platte 7 bedeckt, und der zum Aufbau eines Speicherkondensators C1 dient. Dieser Isolierfilm 18 speichert die zu der ersten leitfähigen Platte 7 und einer später beschriebenen dritten Elektrode (im folgenden als "dritte leitfähige Platte" bezeichnet) gehörigen Ladungen. Weiterhin dient er zur elektrischen Isolation der ersten leitfähigen Platten von benachbarten Speicherzellen. Bezugsziffer 16 bezeichnet die dritte leitfähige Platte zum Aufbau des Speicherkondensators, die außerhalb eines Bereiches zur Bildung eines MISFET Q auf dem Isolierfilm 18 angeordnet und mit der dritten leitfähigen Platte der anderen Speicherzellen in derselben Speicherzellen-Anordnung verbunden und einheitlich ausgebildet ist. Ein festes Potential, beispielsweise das Potential eines Substrats, wird auf diese dritte leitfähige Platte 16 gegeben. Der Speicherkondensator der Speicherzelle ist grundsätzlich aus einer Parallelschaltung eines Kondensators C, der aus der ersten leitfähigen Platte 7, einem als zweite leitfähige

Platte dienenden Halbleiterbereich 4 und dem Isolierfilm 3 besteht, und eines Kondensators C1 aufgebaut, der aus der ersten leitfähigen Platte 7, der dritten leitfähigen Platte 16 und dem Isolierfilm 18 besteht. Bezugsziffer 19 bezeichnet einen Isolierfilm, der so angeordnet ist, daß er die dritte leitfähige Platte 16 bedeckt, und der zur elektrischen Isolation der dritten leitfähigen Platte 16 und einer Wortleitung (WL) 11 dient.

Unter Verwendung der in den Fig. 24A und 24B gezeigten Speicherzellen hergestellte Speicherzellen-Anordnungen sind in Fig. 25 dargestellt.

Fig. 25 zeigt eine Draufsicht auf die wesentlichen Bereiche der schematischen Speicherzellen-Anordnungen zur Erläuterung des fünften Ausführungsbeispiels der vorliegenden Erfindung. Die zwischen den jeweiligen leitfähigen Schichten vorgesehenen Isolierfilme sind aus Gründen der Übersichtlichkeit in Fig. 25 nicht dargestellt.

Wird in Fig. 25 auf die dritten leitfähigen Platten 16 verzichtet, entspricht diese Figur der Draufsicht auf das vierte Ausführungsbeispiel. Mit dem fünften Ausführungsbeispiel lassen sich Wirkungen erzielen, die denen des zweiten und vierten Ausführungsbeispiels ähnlich sind.

Unter Bezugnahme auf die Fig. 26, 27 und 28 wird ein sechstes Ausführungsbeispiel beschrieben. Danach ist in dem oben erläuterten fünften Ausführungsbeispiel auf den Feldoxidfilm 2 verzichtet, der die in Spaltenrichtung benachbarten Speicherzellen elektrisch isoliert. Innerhalb der Speicherzellen-Anordnung ist überhaupt kein Feldoxidfilm angeordnet.

Die Fig. 26 bis 28 zeigen Draufsichten auf die wesentlichen Bereiche von Speicherzellen-Anordnungen bei verschiedenen Herstellungsschritten zur Erläuterung des Herstellungsver-

fahrens für die vorliegende Ausfuhrungsform. In den Zeichnungen sind den Teilen, die dieselben Funktionen wie die Teile im dritten und vierten Ausführungsbeispiel haben, dieselben Zeichnungssymbole zugeordnet. Auf eine erneute Be-Schreibung dieser Teile wird verzichtet.

Zuerst wird ein Halbleitersubstrat 1 mit Ausnahme eines Bereiches für eine Speicherzellen-Anordnung durch lokale thermische Oxidation mit einem Feldoxidfilm bedeckt, um die (nicht gezeigten) Halbleiter-Bauelemente eines peripheren Schaltkreises elektrisch zu isolieren. Weiterhin werden eine Rinne 21 und der Isolierfilm 3 gebildet. Anschließend wird in der gesamten Fläche einer Speicherzellen-Anordnung mit Ausnahme einer mit einer Maske 17 bedeckten Fläche durch das in Fig. 13 gezeigte '

hergestellt.

13 gezeigte Verfahren ein ρ -dotierter Halbleiterbereich 4

Nach den in Fig. 26 dargestellten Verfahrensschritten werden nach dem in Fig. 14 dargestellten Verfahren eine Kontaktöffnung 5, ein η -dotierter Halbleiterbereich 6 und eine erste leitfähige Platte 7 gebildet. Ein Querschnitt von Fig. 27 entspricht der Fig. 21B, in der der Feldoxidfilm 2 durch den ρ -dotierten Halbleiterbereich 4 ersetzt ist.

Nach den in Fig. 27 gezeigten Schritten werden wie im dritten Ausführungsbeispiel ein Isolierfilm 18 und eine dritte leitfähige Platte ausgebildet, um damit einen Speicherkondensator C1 aufzubauen. Nach Bildung der Isolierfilme 19 und 9 werden eine Gate-Elektrode 10 und eine Wortleitung (WL) 11 aufgebracht und die Halbleiterbereiche 12 gebildet, um einen MISFET Q herzustellen. Nach Ausbildung eines Isolierfilmes 13 und einer Kontaktöffnung 14 wird, wie in Fig.

28 gezeigt, eine Bit-Leitung (BL) 15 aufgebracht. Zur Verdeutlichung der Darstellung sind in Fig. 28 die zwischen den jeweiligen leitfähigen Schichten angeordneten Isolierfilme

nicht gezeigt. Ein Querschnitt von Fig. 28 entspricht der Fig. 24B, wobei der Feldoxidfilm 2 durch den ρ -dotierten Halbleiterbereich ersetzt ist. Anschließend erfolgt, wie im ersten Ausführungsbeispiel, die Verarbeitung eines Schutzfilms usw..

Wie in den anderen Ausführungsbeispielen müssen auch in dieser Ausführungsform der ρ -dotierte Halbleiterbereich 4 und der η -dotierte Halbleiterbereich 6 mit einem Zwischenraum angeordnet sein.

Die Arbeitsweise des sechsten Ausführungsbeispiels entspricht der des zweiten Ausführungsbeispiels. Mit diesem sechsten Ausführungsbeispiel lassen sich ähnliche Wirkungen erzielen wie mit dem dritten und fünften Ausführungsbeispiel.

Im vorliegenden Ausführungsbeispiel kann auf die Bildung der dritten leitfähigen Platte 16 auch verzichtet werden. Zwischen den beiden unterschiedlichen Ausführungsformen besteht derselbe Unterschied wie zwischen dem dritten und dem ersten Ausführungsbeispiel. Die Anordnung und der Aufbau der Speicherzellen des DRAM nach dieser Ausführungsform und die Abfolge der Verfahrensschritte werden aus der Beschreibung des dritten und vierten Ausführungsbeispiels und aus den zugehörigen Zeichnungen deutlich.

Das vorliegende Ausführungsbeispiel zeigt folgende Merkmale:

Ein Speicherkondensator ist aus einem Isolierfilm, der auf der Oberfläche eines Halbleitersubstrats angeordnet ist, einer ersten leitfähigen Platte, deren einer Endteil auf dem Isolierfilm und deren anderer Endteil in elektrischer Verbindung mit einem Halbleiterbereich eines MISFET angeordnet ist, und aus einem Halbleiterbereich aufgebaut, der als eine zweite leitfähige Platte dient und in einem vorge-

gebenen Oberflächenteil des Halbleitersubstrats angeordnet ist. Dieser Aufbau verhindert das Zusammenstoßen der Verarmungsschichten von benachbarten Speicherkondensatoren und den Ladungs-Leckstrom zwischen diesen.

Da der Ladungs-Leckstrom bzw. das Abfließen von Ladungen eliminiert wird, wird die Rückhaltezeit der Ladungen im Speicherkondensator erhöht und die Frequenz der Auffrisch-Öperationen verringert. Dementsprechend wird die Arbeitsgeschwindigkeit des DRAM gesteigert.

Als in einem Speicherkondensator zu speichernde Ladungen werden die Ladungen in einer Akkumulations- oder Anreicherungsschicht oder in einer schmalen Verarmungsschicht verwendet. Es wird demnach unnötig, die in einer breiten Verarmungsschicht oder in einer Inversionsschicht gespeicherten Elektronen zu verwenden, so daß der DRAM nicht durch Minoritätsträger beeinflußt wird.

Da der Einfluß der Minoritätsträger auf den Speicherkondensator nicht berücksichtigt werden muß, kann die Belegungsfläche des Speicherkondensators verringert werden- Damit läßt sich die Integration des DRAM mit einer höheren Packungsdichte durchführen.

Da Ladungen zwischen der ersten leitfähigen Platte und der zweiten leitfähigen Platte sowie zwischen der ersten leitfähigen Platte und der dritten leitfähigen Platte gespeichert werden können, steigt die gespeicherte Ladungsmenge eines Speicherkondensators pro Flächeneinheit.

Eine Speicherzelle ist von einer in Zeilen- und/oder in Spaltenrichtung benachbarten Speicherzelle durch einen Halbleiterbereich elektrisch isoliert, der die zweite leitfähige Platte eines Speicherkondensators bildet. Ein aus einem Isolierfilm hergestellter Isolationsbereich wird unnötig, wodurch die In-

tegration des DRAM mit einer höheren Packungsdichte erfolgen kann.

Nach vorliegender Erfindung kann die Belegungsfläche einer Speicherzelle beträchtlich verringert werden, wodurch eine Steigerung des Integrationsgrades des DRAM möglich ist.

Durch Anordnung einer dritten leitfähigen Platte mit festem Potential auf der ersten leitfähigen Platte wird der Einfluß einer Wortleitung auf die erste leitfähige Platte eliminiert und die in einem Speicherkondensator zu speichernde Ladungsmenge stabilisiert. Darüberhinaus ergibt sich auch eine Stabilisierung der Schreib- und Lese-Operationen des DRAM.

Da ein den Kondensator einer Speicherzelle aufbauender Halbleiterbereich eines ersten Leitfähigkeitstyps und ein mit dem MISFET der Speicherzelle verbundener Halbleiterbereich eines zweiten Leitfähigkeitstyps mit einem gegenseitigen Abstand angeordnet sind, wird die Rückwärts-Durchbruchspannung eines Übergangs nicht verschlechtert.

Die Erfindung wurde im vorhergehenden in Verbindung mit konkreten Ausführungsbeispielen beschrieben. Sie ist jedoch nicht auf diese Ausführungsbeispiele beschränkt, sondern kann auf vielfältige Weise modifiziert werden, ohne von dem ihr zugrunde liegenden Erfindungsgedanken abzuweichen.

Beispielsweise ist es auch möglich, einen p-dotierten Trogbereich in einem η-dotierten Halbleitersubstrat zu bilden und die Speicherzellen eines DRAM in diesem Trogbereich aufzubauen. Weiterhin ist es möglich, ein η-dotiertes Halbleitersubstrat und einen als zweite leitfähige Platte dienenden η-dotierten Halbleiterbereich zu verwenden, um die Informations-Ladungen zu speichern. Daneben kann auch .ein n-dotierter

Trogbereich in einem p-dotierten Halbleitersubstrat ausgebildet werden, in dem die Speicherzellen eines DRAM aufgebaut werden.

Weiterhin kann im vierten bis sechsten Ausführungsbeispiel ein Ionen-Implantationsprozeß als Verfahren zur Ausbildung des die zweite leitfähige Platte bildenden Halbleiterbereichs Anwendung finden. In diesem Fall wird die Ionen-Implantation in dem in Fig. 18B gezeigten Zustand durchgeführt. Das implantierte Dotierelement, z.B. Bor, wird in den Boden der Rinne 21 eingebracht. Während eines folgenden Ausheilschrittes wird das Bor diffundiert, so daß es entlang der Seitenwände der Rinne in Richtung der Substratoberfläche wandert. Damit wird der dotierte Halbleiterbereich sowohl in einem Teil der Seitenwände als auch im Bodenbereich der Rinne gebildet. Der entlang der Seitenwände verlaufende Halbleiterbereich kommt nicht bis in unmittelbare Nähe der Substratoberfläche (d.h. in einen Bereich, in dem der Halbleiterbereich 6 mit unterschiedlichem Leitfähigkeitstyp gebildet ist). Durch diese Maßnahme nimmt die Kapazität einer Speieherzelle zwar in gewissem Umfang ab, ein Spielraum für die Maskenjustierung zur Anordnung der Halbleiterbereiche 4 und 6 mit unterschiedlichem Leitfähigkeitstyp mit einem Abstand zueinander wird dadurch jedoch entbehrlich.

Ah/bi

Claims (1)

1. STREHL SCHÜBEL-HOPF SCHULZ 3 AAI 062

   WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22

   HITACHI, LTD.

   DEA-26731

   9. November 1984

   Halbleiter-Speichervorrichtung

   1. Halbleiter-Speichervorrichtung mit Speicherzellen-Anordnungen, in denen Speicherzellen in Form einer Matrix angeordnet sind,

   dadurch gekennzeichnet, daß jede Speicherzelle (M) ein schaltendes Element (Q) und einen Kondensator (C) aufweist, der auf einer Hauptoberfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps gebildet und mit dem schaltenden Element verbunden ist, und

   daß der Kondensator (C) einen ersten Isolierfilm (3), der auf der Hauptoberfläche des Halbleitersubstrats (1) gebildet ist, eine für jede Speicherzelle unabhängige erste Elektrode (7), die mit einem Teil elektrisch mit dem schaltenden Element (Q) verbunden und auf dem ersten Isolierfilm (7) gebildet ist, sowie einen als eine zweite Elektrode dienenden

   2 O 44 ι ϋ Ο/

   ersten Halbleiterbereich (4) aufweist, der in dem Halbleitersubstrat (1) unter dem ersten Isolierfilm (3) gebildet ist und den ersten Leitfähigkeitstyp sowie eine höhere Fremdstoffkonzentration als das Substrat (1) hat.

   2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Halbleiterbereich (4) einer Speicherzelle (M) mit dem ersten Halbleiterbereich (4) von zumindest einer der neben dieser Speicherzelle liegenden Speicherzellen in derselben Speicherzellen-Anordnung durch einen zweiten Halbleiterbereich (4) verbunden ist, der in dem Halbleitersubstrat (1) gebildet ist und den ersten Leitfähigkeitstyp sowie eine höhere Fremdstoffkonzentration als das Substrat (1) hat.

   3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2,

   dadurch gekennzeichnet, daß auf dem Kondensator (C) ein weiterer Kondensator (C1) gebildet ist, der die erste Elektrode (7), einen zumindest auf der ersten Elektrode gebildeten zweiten Isolierfilm (18) und eine zumindest auf dem zweiten Isolierfilm gebildete dritte Elektrode (16) aufweist.

   4. Halbleiter-Speichervorrichtung nach Anspruch 3, dadurch gekennz eichnet, daß die dritte Elektrode (16) eine allen Speicherzellen (M) derselben Speicherzellen-Anordnung gemeinsame Elektrode ist, und daß sie innerhalb einer Speicherzellen-Anordnung zusammenhängend ausgebildet ist.

   5. Halbleiter-Speichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der zweite Isolierfilm (18) unter der gesamten dritten Elektrode (16) gebildet ist.

   6. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 5,

   dadurch gekennzeichnet, daß die dritte Elektrode (16) mit dem Erdpotential der Halbleiter-Speichervorrichtung verbunden ist.

   7. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 6,

   dadurch gekennzeichnet, daß der Kondensator (C) unter Verwendung einer Rinne (21) gebildet ist, die durch Abtragen des Halbleitersubstrats (1) von seiner Hauptoberfläche aus nach innen hergestellt ist, und daß der erste Halbleiterbereich (4)

   4 4 i U ϋ

   in der Hauptoberfläche des Halbleitersubstrats (1) und einer Oberfläche der Rinne (21) gebildet ist.

   8. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 7,

   dadurch gekennze ichnet, daß der erste Halbleiterbereich (4) einer Speicherzelle (M) mit dem ersten Halbleiterbereich einer anderen Speicherzelle verbunden ist, die in derselben Speicherzellen-Anordnung neben der einen Speicherzelle liegt, und die mit derselben Bit-Leitung (BL) wie die eine Speicherzelle sowie mit einer Wortleitung (WL) verbunden ist, die neben der der einen Speicherzelle liegt.

   9. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 8,

   dadurch gekennzeichnet, daß alle ersten Halbleiterbereiche (4) in derselben Speicherzellen-Anordnung miteinander durch den zweiten Halbleiterbereich verbunden sind.

   10. Halbleiter-Speichervorrichtung nach einem der An-Sprüche 1 bis 9,

   dadurch gekennzeichnet, daß der Kondensator (C) eine Menge von Raumladungen von zumindest einer im zweiten Halbleiterbereich (4) auftre-

   tenden Verarmungsschicht in Abhängigkeit von einem an die erste Elektrode (7) angelegten, ersten und zweiten Potential in einen ersten und einen zweiten Zustand verändert.

   11. Halbleiter-Speichervorrichtung nach einem der Ansprüehe 1 bis 9,

   dadurch gekennzeichnet, daß der Kondensator (C) eine Menge von Raumladungen einer Verarmungsschicht und eine Menge von Ladungen einer Anreicherungsschicht, die jeweils in dem zweiten Halbleiterbereich auftreten, in Abhängigkeit von einem an die erste Elektrode (7) angelegten, ersten und zweiten Potential in einen ersten und einen zweiten Zustand verändert.