JPS60103665A

JPS60103665A - 半導体集積回路装置

Info

Publication number: JPS60103665A
Application number: JP58210825A
Authority: JP
Inventors: Mitsumasa Koyanagi; 光正小柳; Shinji Shimizu; 真二清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-11-11
Filing date: 1983-11-11
Publication date: 1985-06-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体集積回路装置に関するものであり、特
に、ダイナミック型ランダムアクセスメモリ〔以下、Ｄ
　ＲＡ　Ｍ　（Ｄｙｎａｍｉ　ｃ　Ｒａｎｄｏｒｎ　Ａ
ｃｃｅｓｓＭｅｍｏ　ｒ　ｙ　）という〕に適用して有
効な技術に関するものである。

〔背景技術〕

記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するＤＲＡＭは、その
蓄積できる情報量（ビット数）を増大させるために、お
よび、その動作時間を向上させるために、高集積化の傾
向にある（プレスジャーナル発行の雑誌［Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　Ｊ１９８２．１２．Ｐ、
３１〜Ｐ、３６）。前記記憶用容量素子は、Ｍ　Ｉ　Ｓ
　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎ
−ｄｕｃｔｏｒ）型の容量素子からなり、具体的には、
半導体基板と、その上部に設ゆられた絶縁膜と、該絶縁
膜上部に設けられた所定の電圧が印加される容量電極と
によって構成されている。また、前記スイッチング用ト
ランジスタは、具体的には、半導体基板に互いに離隔し
て設けられたソース領域およびドレイン領域と、該ソー
ス領域およびドレイン領域間の半導体基板上に絶縁膜を
介して設けられたゲート電極とからなる絶縁ゲート型電
界効果トランジスタ（以下、ＭＩ　５ＦＥＴという）に
よって構成されている。

このような、メモリセルは、′１″、′０″の情報に対
応した量の電荷が、所定の電圧が印加された容量電極下
部の半導体基板内に形成される空乏領域あるいは反転領
域に蓄積される。

かかる技術において、本発明者は、空乏領域および反転
領域に情報となる電荷を蓄積してなるメモリセルを備え
たＤＲＡＭでは、以下の理由で高集積化に対処すること
ができないであろうと推測している。その主なる原因は
、アルファ線（以下、α線という）により生じる不要な
少数キャリアあるいは周辺回路部などから注入された不
要な少数キャリアの影響度が増大することによる。メモ
リセルの記憶用容量素子は、再書き込み（リフレッシュ
）動作頻度を低減して情報の読み出しおよび書き込み動
作時間を向上させるように、所定の容量値を持つことが
要求される。高集積化が進展すれば、それにともない容
量値が小さくなる、この容量値とは、つまり容量電極下
部に形成される空乏領域内または反転領域内に蓄積され
る電荷蓄積量であり、これのα線や周辺回路部などから
の注入により生じる不要な少数キャリアによって電荷蓄
積量の変動の度合が増大する。このために、ＤＲＡＭの
誤動作あるいはソフトエラーが誘発される。

〔発明の目的〕

本発明の目的は、高集積化が可能なりＲＡＭを提供する
ことにある。

また、本発明の他の目的は、記憶用容量素子におけるα
線や周辺回路部からの注入によって生じる不要な少数キ
ャリアの影響度を低減することが可能なりＲＡＭｖｋ：
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述および添付図面からあきらかになるであろ
う。

〔発明のｔＲ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、記憶用容量素子とスイッチング用トランジス
タのＭＩＳＦＥＴとからなるメモリセルな有するＤＲＡ
Ｍにおいて、前記記憶用容量素子を構成する半導体基板
上に形成した第１の電極を前記ＭＩＳＦＥＴの１つの半
導体領域と電気的に接続し、前記記憶用容量素子を構成
する第２の電極に半導体基板と同一導電型でかつそれよ
りも高い不純物濃度を有する半導体領域を用いるととＫ
よって、前記記憶用容量素子に情報となる電荷を蓄積し
、空乏領域の幅を狭くするかまたはなくし、かつ反転領
域を生じないようにすることにより。

α線や周辺回路部からの注入によって生じる不要な少数
キャリアの影響度を低減し、かつ、前記半導体領域によ
って隣接するメモリセル間を電気的に分離し、高集積化
を達成するものである。

以下、本発明の構成について、実施例とともに詳細に説
明する。

〔実施例Ｉ〕

本実施例は、ＤＲＡＭのメモリセルについて。

その構造ならびにその製造方法について説明する。

第１図は、本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。

第１図において、ＳＡ、、ＳＡ、・・・・・・はセンス
アンプであり、後述する所定のメモリセルと所定のダミ
ーセルとの間の微小な電位差を増幅するためのものであ
る。ＢＬ、＋、ＢＬ＋ｔはセンスアンプＳＡ、の一側端
から行方向に延在するビット線である。Ｂ　Ｌ　Ｈ＄　
Ｂ　Ｌ　ｔｔはセンスアンプＳＡ、の一側端から行方向
に延在するビット線である。これらのビット線ＢＬは、
情報となる電荷を伝達するためのものである。ＷＬ、　
、　ＷＬ、は列方向に延在するワード線であり、後述す
るダミーセルのスイッチング用ＭＩＳＦ’ＥＴ’に構成
する所定のゲート電極に接続し、当該ＭＩＳＦＥＴのＯ
Ｎ、ＯＦＦ動作をさせるためのものである。ＷＬ、、Ｗ
Ｌ４は列方向に延在するワード線であり、後述するメモ
リセルのスイッチング用ＭＩＳＦＥＴＹ構成する所定の
ゲート電極に接続し、当該ＭＩ　５ＦＥＴのＯＮ、ＯＦ
Ｆ動作をさせるためのものである。

Ｍｔｔ２Ｍ□９Ｍ□１Ｍ□、・・・・・・はメモリセル
であり、情報となる電荷を保持するようになっている。

メモリセルＭ＋ｔ−Ｍ□、Ｍ２１．ＭＨは、その一端が
所定のビット線ＢＬに接続されゲート電極か所定のワー
ド線ＷＬに接続されたＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｏ　。

Ｑｕ　ｖ　Ｑ２ｔ　ｔ　Ｑｔｔ　＊　・・・・・・と、
該ＭＩＳＦＥＴＱｓｔ。

Ｑ□ｅ　Ｑｔｔｔ　Ｑｔｔｔ・・・・・・の他端にその
一端が接続され、かつ、他端が接地電位（０■）又は基
板バイアス電位（−２，５〜−３，０゛−Ｖ）等の固定
電位■ｌｌｓ端子に接続された容量部ｏ、、、ｏ、！、
ｏ、１．ａ、、。

・・・・・・とによって構成されている。Ｄ、、、Ｄ、
□。

Ｄ、、、Ｄ、、、・・・・・・はダミーセ〃であり、メ
モリセルＭの情報である１”、′０”を判断し得るよう
な電荷を保持するようになっている。ダミーセルＤ１１
．　Ｄ、、、　Ｄ２Ｉ、　Ｄ□は、その一端が所定のビ
ット線ＢＬに接続されゲート電極が所定のワード線ＷＬ
に接続されたＭＩ　５ＦＥＴＱＤ、１．　ＱＤ１□。

Ｑｐ２１　＋　ＱＤ２□、・・・・・・と、該Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　ＱＤＩＩ。

ＱＤ１□、　ＱＤ２１１　ＱＤ２□、・・・・・・の他
端にその一端が接続され、かつ、他端が固定電位■８Ｂ
端子に接続された容量部０ｐ１１・００１２・０Ｄ２１
・０Ｄ２２と・該容量部０Ｄｌｌｌ　ＯＤ□２１　ＣＤ
□１１０Ｄ２□に蓄積された電荷をクリアするためのク
リア用ＭＩＳＦＥＴ０Ｑとによって構成されている。φ
ゎはクリア用ＭＩ８ＦＥＴＯＱのゲート電極と接続する
ようになっている端子である。

次忙、本発明の実施例■の具体的な構造について説明す
る。

第２装置は、本実施例の構造を説明するためのＤＲＡＭ
メモリセルの要部平面図であり、第２図■は、第３回置
のＩｔ−Ｉ切断線における断面図である。なお、本実施
例の全図において、同一機能を有するものは同一符号を
付け、そのくり返しの説明は省略する。

第２図囚、（Ｂ）において、１はｐ−型の半導体基板で
あり、ＤＲＡＭを構成するためのものである。

２は所定のメモリセル間および周辺回路（図示していな
い）、例えばアドレス選択回路、読み出し回路、書き込
み回路等を構成する半導体素子の間に位置するよう半導
体基板１主面部に設けられたフィールド絶縁膜であり、
それらを電気的に分離するためのものである。メモリセ
ルは、一対のパターンで後述するピッ）＃１１５の延在
する方向（以下、行方向という）にくり返しパターンと
なるようにフィールド絶縁膜２によってその周囲を囲ま
れ、規定されている。絶縁膜２は点線で示される。列方
向に隣接するメモリセル間には絶縁膜２は存在しない。

３は少なくとも記憶用容量素子形成部の半導体基板１主
面部に設けられた絶縁膜であり、記憶用容量素子の誘電
体を構成するためのものである。この絶縁膜３を挾んで
、後述する容量素子の第１の電極（以下、第１導電プレ
ートという）と容量素子の第２の電極（以下、第２導電
プレートという）とによって、情報となる例えば正孔の
電荷を蓄積するようになっている。４は記憶用容量素子
形成部の半導体基板１表面近傍部に設けられ、かつ、行
方向において隣接する記憶用容量素子と一体的に設けら
れた第２導電プレートとなるｐ″″型半導体領域であり
、記憶用容量素子０を構成すると同時に１行方向におい
て隣接する記憶用容量素子間を電気的に分離するための
ものである。ｐ“型半導体領域４は、絶縁膜３を挾んで
容量素子に蓄積される正孔の電荷または空乏層電荷をで
きるだけ多く得るために、または後述する第４導電プレ
ートに印加される動作電圧よりも高いしきい値電圧を半
導体基板１表面近傍部に設けるために設けられる。また
、半導体領域４は、後述する第１導電プレートに電圧が
剛力口されることにより、その下部の半導体基板１表面
部からその内部方向に形成される空乏領域の伸びを抑制
するためのものでもある。なお、半導体領域４は、半導
体基板１よりも高い不純物濃度を有していればよい。ｐ
＋型半導体領域４は、後述するｎ？型半導体領域６とは
離間して設けるのが望ましい。

接合耐圧の低下を避けるためである。５は接続孔であり
、後述する第１導電プレート７とＭＩ　５ＦＥＴＱの一
方の半導体領域６又は１２とを電気的に接続するための
ものである。６は接続孔５部の半導体基板１表面近傍に
設けられたｎ“型の半導体領域であり、後述する第１導
電プレートとＭＩＳＦＥＴＱの一方の半導体領域とｔ′
ｆＩＬ気的に接続するためのものである。７はメモリセ
ルごとに独立して記憶用容量素子形成部の絶縁膜３上部
に設けられ、かつ、その一端部が接続孔５および半導体
領域６１に介して後述するＭＩＳＦＥＴＱの一方の半導
体領域と電気的に接続して設けられた第１導電プレート
であり、記憶用容量素子０を構成するためのものである
。第１導電プレート７は二点鎖線で示されている。第１
導電プレート７は各メモリセル毎に独立して設けられる
。メモリセルの記憶用容量素子Ｃは、主に、第１導電プ
レート７゜第２導電プレートである半導体領域４および
絶縁膜３とによって、構成されている。８は第１導電プ
レー）７Ｙ覆うように設けられた絶縁膜であり、第１導
電プレート７と後述するワード線１１とを電気的に分離
するためのものである。９はＭＩＳＦＥＴ形成部の半導
体基板１主面部に設けられた絶縁膜であり、主としてゲ
ート絶縁膜を構成するためのものである。１０は所定の
絶縁膜３上部に設けられたゲート電極であり、Ｎｌ５Ｆ
ＥＴＱを構成するためのものである。１１は列方向に隣
接するメモリセルのゲート電極１０と電気的に接続、　
し、かつ、ゲート電極１０と一体化して列方向に延在す
るように設けられたワード線（ＷＬ）であり、後述する
ＭＩＳＦＥＴをＯＮ、０ＦＦ（スイッチング動作）させ
るためのものである（以下、ワード線１１の延在する方
向を列方向と称する）。

１２はゲート電極１０両側部の半導体基板１表面近傍部
に設けられたｎ＋型の半導体領域であり、ソース領域お
よびドレイン領域となってＭＩＳＦＥＴＱを構成するた
めのものである。スイッチング用トランジスタ（ＭＩＳ
ＦＥＴ）Ｑは、ゲート電極１０．半導体領域１２および
絶縁膜９とによって、構成されている。一方の半導体領
域１２は、半導体領域６と電気的に接続されており、前
述したように、ｆｓ１導電プレート７と電気的に接続さ
れている。１３は全面を覆うように設けられた絶縁膜で
あり、ゲート電極１０およびワード線（ＷＬ）１１と後
述するピット線１５とを電気的に分離するためのもので
ある。１４は他方の半導体領域１２上部の絶縁膜９．１
３を選択的に除去して設けられた接続孔であり、当該半
導体領域１２と後述するビット線とを電気的に接続する
ためのものである。１５は接続孔１４を介して半導体領
域１２と電気的に接続され、行方向に砥在して設けられ
たピッ）緋（ＢＬ）であり、情報となる電圧を伝達する
ためのものである。

次に、上述の構成を有する本発明によるＤＲＡＭの原理
につい℃、説明する。

第３回置および（Ｂ）は本発明の詳細な説明するための
グラフである。第３図囚２よび（Ｂｌにおいて横軸は、
ＭＩＳ型の記憶用容量素子の２つの容量電極間に印加さ
れる電圧値ＶＰ〔■〕を示しである。

縦軸は、容量電極に印加された電圧によって、その下部
のｐ型半導体領域表面近傍に保持される単位面積あたり
の電荷濃度Ｑｓｃ　Ｃ個／　ｃｔＡ　’］　を示したも
のである。縦軸は対数目盛である。図ではｐ型シリコン
半導体基板の例を示しているので、前記表面近傍に誘起
される電荷は容量電極間電圧ＶＦ＞■ＦＢでは負電荷、
Ｖ、（Ｖ、Ｂでは正電荷である。ここで、ｖｌＦＢはフ
ラットバンド電圧である。負電荷は電子又はアクセプタ
不純物、正電荷は切孔よりなる。

第３回置は、情報として蓄積される電荷として主に空乏
領域中の空間電荷の正孔を利用する場合について示して
いる。これは第２図（Ａ）、（Ｂ）に示したｐ＋型半導
体領域４がある場合に対応する。

本発明の理解を容易にするために、第３回置において、
まず従来のＤＲＡＭの原理について述べる。

カーブ（ａ）ｔ　（ｂ）およびＩＣ）は従来のＤＲＡＭ
における電圧■、と表面近傍の電荷量！Ｑ８．の関係を
示す。図において、ｈは蓄積層が形成される蓄積領域で
あり、ｋは空乏領域であり、ｍは反転層が形成される反
転領域である。図ではカーブ（ａｌ、　（ｂ）および（
Ｃ）は記憶容量素子における半導体基板表面近傍部のし
きい値電圧（■ｔｈ）を−０，２Ｖ程度にしたときの電
子およびアクセプタ不純物の数（負電荷数）ｎあるいは
正孔の数ｐを示すものである。

カーブ（ａ）は蓄積領域りにおける正孔数ｐを示しｐ”
　ｌ　Ｏｏｘ／　Ｑ　（ｖＰ　’７１１　）　ｌ　・−
・−・・（１１テ示すレル。

カーブ（Ｃ）は反転領域ｍにおける電子とアクセプタ不
純物数ｎを示しｎ’；Ｏｏ工／ｑ（Ｖ、−Ｖ□）・・・
・・・（２）で示される。ここで０゜Ｘは容量素子の誘
電体としての絶縁膜の厚さである。カーブ（ｂ）は１反
転領域にありながら、反転層ができない状態（深い空乏
状態）において現われるアクセプタ不純物数を示しＱ８
ｃ＝＝ム弓＝■；で近似的に示される。以上により、カ
ーブ（ａ）、　（ｂ）および（Ｃ）の壁部における表面
電荷濃度Ｑｓｃをめると、電圧ｖＰ＝Ｖｔｈのとき表面
負電荷濃度ＱＩ、＝　Ｉ　Ｘ　１．０　”　Ｃ個／Ｃ艷
〕、電圧ＶＰ＝Ｏのときの表面負電荷濃度ＱＩ。＝２．
２ＸＩＯ”［個／Ｃｌ１ｌ］となる。

従来のＤＲＡＭメモリセルの記憶用容量素子は、その情
報となる電荷を、反転領域ｍにおける電子としていた。

すなわち、一定の電圧５例えば５〔■〕程度の電圧を容
量電極に印加し、動作域を反転領域ｍとする。その上で
、外部から電荷を供給し１反転層を形成したとき（カー
ブ（Ｃ）の状態）の電荷量ＱＸＬと、外部から電荷を供
給せずに深い空乏状態（カーブ＜ｂ＞の状態）の電荷量
ＱＩＨと！情報に応じて形成する。電荷量Ｑ１Ｌは例え
ば信号”ｏ”釦なわち”Ｌ”）Ｋ、電荷量Ｑ１Ｈは信号
″１”（すなわちＨ”）に対応させ、２つの状態の電荷
量の差△Ｑｒ＝ＱＩＬ−ＱＩＨ＝５．３Ｘ１０”［個／
ＣＩＩＩ〕碕ｕ用して信号を読出していた。

これに対して、本発明のＤＲＡＭメモリセルの記憶容量
素子は、その情報となる電荷を少なくとも空乏領域にお
ける空間電荷とすることである。

すなわち、本発明のＤＲＡＭは、反転層を利用しないと
ころに特徴がある。

カーブ（ｄｌおよび（ｅ）は本発明のＤＲＡＭにおける
容量電極の電圧（第１導電プレートの電圧）■。

と半導体領域４０表面近傍の電荷濃度Ｑ８Ｃの関係を示
す。カーブ（ｄｌはカーブ（ａ）　’Ｙ電圧■、の負の
方向（図中左方向）へ移動したもの忙近似である。

カーブｔｅ＋は、反転状態ではなく、空乏層中に現われ
る空間電荷の量を示す。フラットバンド電圧は従来の■
ＦＢ１＝−０，９〔Ｖ〕からＶＦＢＤ＝　１−２［Ｖ］
にしている。フラットバンド電圧を殆んど変化させずに
、空乏状態での空間電荷量を増やすために、ｐ＋型半導
体領域４を形成している。具体的にはｐ−型基板１の不
純物濃度１．５Ｘ１．Ｏ′！［：個／ｃｆｆｌ］から１
．５Ｘ１０ＩＯ［個／Ｃ１１１〕にまで不純物ａ度を高
めている。これによって、読出し電荷量を大ぎ（してい
る。蓄積領域り、空乏領域におよび反転領域ｍンつくる
電圧の範囲も同様に変化する。

以上のように、■２とＱ８ｏの関係を変化させることに
よって、空乏領域の空間電荷を有効に利用できるように
している。すなわち、容量電極である第１導電プｌ／−
）７に、情報に応じてＶＰ＝Ｏ［Ｖ］又は５〔Ｖ〕を印
加すると、蓄積される情報としての電荷量はカーブｔｅ
ｌに従って変化する。つまり、反転層は形成されず、深
い空乏状態となる。これにより、ｖＰ−〇〔■〕のとき
の電荷量Ｑ。Ｌ、又はＶＰ＝５〔■〕のときの電荷量Ｑ
Ｄ□が蓄積される。

電荷量ＱＤＬは例えば信号″′０”に、電荷量ＱＤＨは
信号＋１１１＋に対応する。２つの電荷量の差△ＱＤ＝
ＱＤＨ−ＱＤＬ−５，６Ｘ　１０　”　Ｃ個／Ｃｍｌ〕
を利用すればメモリセルに１ビツトの情報を蓄えられる
。

この電荷量は前述の従来のＤＲＡＭのメモリセルと同等
又はそれ以上の電荷量となっている。このように反転層
を利用せずに十分な電荷量が得られる。

第３図０３１は、情報として蓄積される電荷として、主
に蓄積領域中の蓄積状態の正孔を利用する場合について
示している。これは、第２図（Ａｔ、　（Ｂ）程に深い
ｐ″″型半導体領域を形成する場合ではなく、極めて浅
いｐ＋型イオン打込み領域を形成した場合に対応する。

すなわち、イオン打込みされたボロンイオンが、見かけ
上昇面電荷として働（ように浅く打込んだ場合の例であ
る。なお、第３装置と同一部分は同一符号で示し、その
説明を省略する。

カーブ（ｆ）および（ｇｌは、夫々、カーブ（ａ）およ
び（ｂｌを電圧■２の正の方向（図中右方向）へ一定値
だけ移動させたものに近似のカーブである。具体的には
、フラットバンド電圧を従来のＶＦＢｘ＝−０，９〔■
〕からＶＦＢＡ＝＋５．２〔ｖ〕ニマテ高メチイル。

このために、ボロンイオンを極く浅（打込んで界面電荷
を増やしている。蓄積領域り、空乏領域におよび反転領
域ｍ′ＰＫ：つくる電圧ｖＰの範囲は、フラットハンド
電圧の変化分だけ同様に変化する。

以上のように、■、とＱｓ、との関係を変化させること
によって、蓄積状態の正孔を有効に利用できるようにし
ている。すなわち、容量電極である第１導電プレート７
に、情報に応じてＶ、−０［Ｖ］又は５．２［Ｖ）’＆
印加すると、蓄積される情報としての電荷量はカーブげ
）および（ｇｌに従って変化する。

つまり、反転領域は利用されない。Ｖ、−〇　［Ｖ］の
ときは電荷量ＱＡＬが、Ｖ、−５（Ｖ〕のとぎは電荷量
Ｑ０が蓄積される。電荷量ＱＡＬは例えば信号“０”に
、電荷量ＱＡＨは信号″′１”に対応する。

２つの電荷量の差△ＱＡ＝△ＱＡＬ−△Ｑ□は従来の電
荷量６０１以上である。このように、反転層を利用せず
に十分な電荷量が得られる。電荷量ＱＡＬは蓄積状態の
正孔によって、電荷量ＱＡＨは空乏領域中の空間電荷に
よって保持される。なお、ＱＡＬに対しＱＡＨの電荷の
符号は正負が逆であるが何らさしつかえなく、電荷量の
差は△ＱＡで示される。また、Ｖ、＝５１ｍＶ〕である
とき、ＱＡＨは図中■ＦＢＡの左側の蓄積状態の正孔に
よって保持されることになる。カーブげ）および（ｇｌ
は不純物イオンのドーズ量によって制御しうる。この例
では、第３図（５）の場合と同一のドーズ量である。

第３図囚、（Ｂ）に示した原理の他に、これら２つを合
わせた使い方のＤＲＡＭも可能である。界面電荷量を何
らかの方法で増加してやると同時に。

空乏領域の空間電荷量ｔも増やしてやることもできる０
また、ｎ型半導体基板Ｚ用いた場合も同様である。この
場合、情報となる電荷は蓄積状態の電子又は空乏状態の
ドナーからなる空間電荷である。

次に、本発明の実施例■の具体的な製造方法について説
明する。

第４図〜第９図の各図において（２）は、本実施例の製
造方法を説明するための各製造工程におけるＤＲＡＭメ
モリセルの要部平面図であり、第４図〜第９図の各図の
出は、それぞれの図番に対応する囚の切断線における断
面図である。

ます、ＤＲＡＭ’Ｙ構成するために、単結晶シリコン（
Ｓｉ　）からなるｐ−型半導体基板１を用意する。この
半導体基板１に、第４図（５）、旧）に示すように、隣
接する所定のメモリセル問および周辺回路、例えばアド
レス選択回路、読み出し回路。

書き込み回路等を構成する半導体素子間（図示し。

ていない）を電気的に分離するための厚いフィールド絶
縁１１Ｇｒ（ＳｉＯ，膜）２を形成する。このフィール
ド絶縁膜２は、周知のシリコン基板をシリコン窒化膜（
シリコンナイトライド膜）ｙａ１″マスクとして用いて
選択的に熱酸化する技術によって形成すればよい。なお
、フィールド絶縁膜２の下部にチャネルストッパとして
のｐ＋型領領域設けてもよい。

第４図（５）、（Ｂ）に示す工程の後に、記憶用容量素
子を構成するために、全面に絶縁膜３を形成する。

この絶縁膜３としては、化学的気相反応法（以下ＯＶＤ
法という）によるその比誘電率が７〜８と高い例えば１
５０　［Ａ］程度の膜厚を有するシリコンナイトライド
（ＳｔｓＮ４）膜と、該シリコンナイトライド膜と半導
体基板１との応力を緩和するために、シリコンナイトラ
イド膜下部に設ける例え素（Ｓｉｎ、）膜と、前記シリ
コンナイトライド膜ノヒンホールを除去するために、シ
リコンナイトライド膜上部に設ける例えば３０［Ａ］程
度の膜厚を有する第２の二酸化ケイ素膜とによって構成
されたものを用いればよい。第１および第２のＳｉＱ。

膜は、夫々、半導体基板およびシリコンナイトライド膜
表面の熱酸化によって形成すればよい。この後に、第５
回置、［Ｆ］）に示すように、メモリセルの記憶用容量
素子形成部の半導体基板１表面近傍部に、特に、行方向
において隣接する記憶用容量素子と一体的に、記憶用容
量素子の第２導電プレートとなるｐ“型半導体領域４を
選択的に形成する。この半導体領域４は、第３図を用い
て説明したように記憶用容量素子形成部において、記憶
用容量素子に蓄積されるより多くの情報となる正孔の電
荷量または空乏層電荷量をより多く得るために、または
後述する第１導電プレートに印加される動作電圧よりも
高いしきい値電圧（■ｔｈ　）　Ｙ得るために形成する
。例えば、５Ｘ１０”［原子側／ｃＩＩＩ］程度のボロ
ンイオンを不純物とし２て、３０［ＫｅＶ］程度のエネ
ルギでイオン注入技術によって導入する。第３回置で述
べた原理を用いるため該導入された不純物！引き伸し拡
散を施せばよい。

その場合における半導体領域４の深さは、０．３〔μｍ
〕程度形成される。また、第３図（Ｂで述べた原理を用
いる場合には引き伸し拡散をしない。なお、この場合、
イオン打込みエネルギをさらに小さくするか、他の絶縁
膜を介して基板の極く浅い位置に不純物を導入するのが
望ましい。イオン打込みした不純物が見かけ上昇面電荷
として働くようにするためである。

第５図（Ｑは、ｐ＋＋半導体領域４！形成したメモリセ
ルアレイの一部を示す。列方向すなわちワード線が延在
すべき方向（図中縦方向）において互いに隣接するメモ
リセルの間には、電気的分離のため、フィールド絶縁膜
２が設けられている。

行方向すなわちビット線が延在すべき方向（図中横方向
）において互いに隣接するメモリセルの間ニハ、フィー
ルド絶縁膜２は設けられていない。

フィールド絶縁膜２は、１つのメモリセルアレイにおい
て、その一端部から他端部へ蛇行して帯状に設けられる
。半導体領域４は、行方向に２いて互いに隣接する２つ
のキャパシタに共通の領域として設けられる。領域１２
Ａはメモリセルアレイの周辺を囲むように設けたガード
リングとなる領域である。領域１２Ａには後にＭＩＳＦ
ＥＴＱの形成と同時にｎ型不純物が導入され、ｎ＋型領
領域される。図中切断線Ｂ−Ｂに沿う断面が第５図（至
）に示されている。なお、絶縁膜３は省略しである。

第５図囚、（Ｂ）に示す工程の後に、後の工程によって
形成される第１導電プレートとＭＩ　５ＦＥＴを構成す
る一方の半導体領域との電気的な接続部において、絶縁
膜３を選択的に除去し、接続孔５を形成する。接続孔５
は半導体領域４とは離間して設けられる。この後、第１
導電プレートとなる多結晶シリコン膜を、ＯＶＤ法によ
って全面に形成する。多結晶シリコン膜は、例えば１５
００〜３０００（Ａ〕程度の膜厚でよい。この多結晶シ
リコン膜を低抵抗化するためにリンを拡散する処理を施
すか、または５Ｘ１０”［原子例／ｃＭ１程度のヒ素（
Ａｓ）イオンを、　３０［Ｋｅ’Ｖ：］程度のゴネルギ
でイオン注入した後、熱処理を行う。この処理によって
、接続孔５部分の半導体基板１表面近傍部に不純物が拡
散され、後の工程によって形成されるＭＩＳＦＥＴｙ構
成するｎ＋型の半導体領域６を形成する。半導体領域６
の深さは、０．２〔μｍ〕程度になる。この後に、多結
晶シリコン膜！選択的にバターニングし、第６図（Ａｔ
、０３１に示すように。

半導体領域６と電気的に接続された第１導電プレート７
を形成する。これによって、メモリセルの記憶用容量素
子０が形成される。

第６図囚、　（Ｂｌに示す工程の後に、露出されている
絶縁膜３の主としてシリコンナイトライド膜を耐熱処理
のためのマスクとして用い、熱酸化技術によって、第１
導電プレート７を覆うＰ３縁膜（Ｓｉｎ、膜）８を形成
する。このＳｔＯ，膜８は、第１導電プレート７と後の
工程によって形成されるワード線とが電気的に分離でき
るように、その膜厚を例えば２０００に３０００　［Ｉ
Ａ）程度にすればよい。この後Ｋ、露出された絶縁膜３
を選択的に除去し、第７図囚、（Ｂ）に示すように、除
去された部分に、主としてゲート絶縁膜な構成するため
の絶縁膜（Ｓｉｎ、膜）９を露出した半導体基板１０表
面の熱酸化により形成する。この絶縁膜９は、例えば２
００［Ａ］程度の膜厚を有している。

第７図囚、（ト）に示す工程の後に、ＭＩＳＦＥＴのゲ
ート電極、ワード線および周辺回路の半導体素子を形成
するために、全面に多結晶シリコン膜を形成する。この
多結晶シリコン膜に前述と同様の処理を施し、低抵抗化
する。この後に、多結晶シリコン膜を選択的にパターニ
ングし、ゲート電極１０．ワード線（ＷＬ）１１ならび
に周辺回路のＭＯＳＦＥＴのゲート電極（図示していな
い）を形成する。ゲート電極１０は１列方向に隣接する
他のメモリセルのゲート電極１０と電気的に接続されて
おり、列方向に延在するワード線１１を構成するように
なっている。また、ゲート電極１０、ワード線（ＷＬ）
１１としては、モリブデン（Ｍｏ　）、タングステン（
Ｗ）、チタン（Ｔｉ　）等の高融点金属層、該高融点金
属とシリコンとの化合物であるシリサイド層、又は多結
晶シリコン層とその上の高融点金属層又は高融点金属の
シリサイド層からなる２層構造等を用いてもよい。この
後に、ＭＩ　５ＦＥＴ形成部において、ゲート電極１０
を耐不純物導入のためのマスクとして用い、絶縁膜９を
介した半導体基板１表面近傍部に、ＭＩ　５ＦＥＴのソ
ース領域およびドレイン領域を形成するために、自己整
合的にｎ＋型の不純物を導入する。この導入された不純
物に引き伸し拡散を施し、第８図囚２例に示すように、
ソース領域およびドレイン領域となるｎ＋型の半導体領
域１２を形成する。前記半導体領域６は、一方の半導体
領域１２と電気的に接続される。これによって、メモリ
セルのスイッチング用トランジスタ（ＭＩＳＦＥＴ）Ｑ
が形成される。また、前記ｎ＋型の不純物としては、ヒ
素イオン不純物を用い、絶縁膜９ｙａ／透過するような
イオン注入技術によって導入すればよい。ｎ＋型領領域
深さは０．２μｍと浅Ｘ４為。

第８図囚、（Ｂ）に示す工程の後に、ゲート電極１０お
よびワード線（ＷＬ）１１と後の工程によって形成され
るビット線とを電気的に分離するために、全面に絶縁膜
１３を形成する。この絶縁膜１３としては、表面の起伏
部を緩和し、かつ、ＤＲＡＭの電気的特性に影響を与え
るナトリウム（Ｎａ）イオンを捕獲することができるフ
ォスフオシリケードガラス（ＰＳＧ）膜を用いるとよい
。

この後に、他方の半導体領域１２と後の工程によって形
成されるビット線との接続をするために、肖該半導体領
域１２上部の絶縁膜９，１３を選択的に除去し、接続孔
１４ン形成する。この接続孔１４を介して、半導体領域
１２と電気的に接続し、第９図（５）、（ト）に示すよ
うに、行方向に延在するビット線（ＢＬ）１５’Ｙ形成
する。このビット線（ＢＬ）１５は、例えばアルミニウ
ム（ＡＩ）によって形成すればよい。この後、最終保護
膜と（−てＰＳＧ膜およびプラズマＯＶＤ法によるシリ
コンナイトライド膜を形成する。

これら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。

次に、本発明の実施例■の具体的な動作について説明す
る。

本実施例の動作は、第２図（５）、（Ｂｉ用い、所定の
メモリセルの動作について説明する。

マス、メモリセルに情報を香き込む場合において説明す
る。メモリセルのＭｉＳＦＥＴ（１４１１成するゲート
電極１０に、選択的に制御電圧を印加して、当該ＭＩＳ
ＦＥＴＱ’＆導通（ＯＮ）させる。

この後に、接続孔１４を介して半導体領域１２と電気的
に接続されているビット線（ＢＬ）１５に、情報となる
電圧を印加させる。これによって、ピッ）ｉｌｌｊＪ（
ＢＬ）１５の情報に対応した電圧は、ＭＴ　５ＦＥＴＱ
を介して第１導電プレート７に印加される。第２導電プ
レートとなる半導体領域４は半導体基板１と電気的に接
続され、所定の固定電位Ｖ８ｇに保持されている。すな
わち、第２導電プレートの電位と第１導電プレート７に
印力口された情報となる電圧とに電位差があれば、それ
らの介在部分である絶縁膜３に情報となる電荷が蓄積、
所謂、メモリセルの記憶用容量素子０に書き込まれる。

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子０に情報を書き込んだ状態において、ＭＩＳ
ＦＥＴＱを非導通（ＯＦＦ）とさせればよい。

また、メモリセルの情報を読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。

本実施例によれば、記憶用容量素子とＭＩＳＦＥＴとの
直列回路をメモリセルとするＤＲＡＭにおいて、前記記
憶用容量素子を構成する第１導電プレートを半導体基板
上に形成し、前記ＭＩ　８ＦＥＴの１つの半導体領域と
電気的に接続して設け、絶縁膜を介して前記記憶用容量
素子を構成する第２導電プレー）１ｃ半導体基板よりも
高い不純物濃度を有する半導体領域を設けることにより
、情報となる電荷を正孔によって記憶用容量素子に蓄積
することができる。これによって１反転層領域内に蓄積
される電子を情報とする電荷とする必要がなくなるため
に、α線や周辺回路部からの注入によって生じる不要な
少数キャリアによる影響を防止することができる。

また、記憶用容量素子は、α線や周辺回路部からの注入
によって生じる不要な少数キャリアによる影響度を考慮
する必要がないために、その占有面積を縮小することが
できる。これによって、ＤＲＡＭの高集積化を可能にす
ることができる。

さらに、前記記憶用容量素子は、行方向において隣接す
る当該他の記憶用容量素子と第２導電プレートである半
導体領域によって電気的に分離することができるために
、占有面積の大きなフィールド絶縁膜は必要がなくなり
、ＤＲＡＭの高集積化を可能にすることができる。

〔実施例■〕

本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその製造方法について説明する。

まず、本発明の実施例■の具体的な構造について説明す
る。

第１０装置は、本実施例の構造を説明するためのＤＲＡ
Ｍメモリセルの要部平面図であり、第１０図の）は、第
４０回置のＸ−Ｘ切断線における断面図である。なお、
本実施例の全図において、前記実施例Ｉと同一機能を有
するものは同一符号を付け、そのくり返しの説明は省略
する。

第１０図囚、（Ｂ）において、３Ａは第１導電プレート
７を少なくとも覆うように設けられた絶縁膜であり、記
憶用容量素子を構成するためのものである。この絶縁膜
３Ａは、第１導電プレート７と後述する第３の電極（以
下、第３導電プレートという）とともに容量素子を形成
し、情報となる電荷を蓄積するようになっている。また
、絶縁膜３Ａは隣接するメモリセルの第１導電プレート
７間を、電気的に分離するようにもなっ℃いる。

１６はＭＩＳＦＢＴＱ形成部以外の絶縁膜３人上部に設
けられた第３導電プレートであり、記憶用容量素子を構
成するためのものである。この第３導電プレー）１６に
は固定電位例えば基板と同電位が印加されるようになっ
ている。第３導電プレート１６は行列状に複数のメモリ
セルが配置されてなる１つのメモリセルアレイ全体に共
通の電極として設けられる。第３導電プｌ／−）１６は
、ＭＩＳＦＥＴＱを設けるための部分が開窓され℃いる
。メモリセルの記憶用ｙ量累子は、主に、第１導電プレ
ート７、第２導電プレートである半導体領域４および絶
縁膜３から成る容量０と、第１導電、プレート７、第３
導電プレート１６および絶縁膜３Ａから成る容量Ｏ１と
の並列回ｘｉ続したものによって構成されている。８Ａ
は＠３導電プレー）１６’に覆うように設けられた絶縁
膜であり、第３導電プレート１６とワードｆｆ１Ａ（Ｗ
Ｌ）１１とを電気的に分離するためのものである。半導
体領域４と６とは互いに離して設けられている。

このような、第４０図（３）、（Ｅに示したメモリセル
を用いて、具体的なメモリセルアレイを構成すると、第
」１図に示すようになる。

第１１図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。

第１１図は、その図面を見易くするために、各導電層間
に設けられるべき絶縁膜および接続孔５、半導体領域４
の図示はｉ略しである。接続孔５および半導体領域４並
びに他の領域の形状および位置関係は第１０図（５）か
ら明らかであろう。

実施例■は第３導体プレー）１６Ｙ除けば、実施例■と
全く同一である。

第１２色囲および第１３図（Ａ）は、本実施例の製造方
法を説明するための各製造工程におけるＤＲＡＭメモリ
セルの要部平面図であり、第１２図■）および第１３図
（Ｂｌは、それぞれ１２図装置よび１３図装置切断線に
おける断面図である。

前記実施例■の第６図（４）、倒に示す工程の後に、記
憶用容量素子を構成するために、全面に絶縁膜３Ａを形
成する。この絶縁膜３Ａは、前記絶縁膜３と同様に、二
酸化ケイ素膜、シリコンナイトライド膜および二酸化ケ
イ素膜によって構成すればよい。この後に、第３導電プ
レートとなる多結晶シリコン膜を、ＯＶＤ法によって全
面に形成する。

多結晶シリコン膜は、例えば３０００［Ａ１程度の膜厚
でよい。この多結晶シリコン膜ン低抵抗化するために前
述と同様の方法でリン又はヒ素を導入する。この後に、
多結晶シリコン膜を選択的にバターニングし、第４２図
（４）、（Ｂ）に示すように、ＭＩ　５ＦＥＴ形成部以
外に複数のメモリセル共通の第３導電プレート１６を形
成する。これによって、メモリセルの記憶用容量素子０
．が形成される。

第１２図（Ａｌ、（Ｂ）に示す工程の後に、露出されて
いる絶縁膜３Ａの主としてシリコンナイトライド膜を耐
熱処理のためのマスクとして用い、第３導電プレートで
ある多結晶シリコン層を熱酸化することによって、第３
導電プレートｉｓｙ＜覆う絶縁膜（Ｓｉｎ、膜）８Ａを
形成する。この後に、露出された絶縁膜３Ａならびにそ
の下部の絶縁膜３を選択的に除去する。この除去された
部分に、前記実施例Ｉと同様に、第１３図囚、（Ｂ）に
示すようにゲート絶縁膜９を形成し、さらに、ゲート電
極１０、ワード線（ＷＬ）１１．半導体領域１２を形成
する。

第１３図（Ａｔ、　（Ｂ）に示す工程の後に、前記実施
例Ｉと同様に、絶縁膜１３．接続孔１４．ビット線（Ｂ
Ｌ）１５を形成すると、前記第１０回置、（Ｂ）に示す
ようになる。この後、最終保膿膜としてＰＳＧ膜および
プラズマＯＶＤ法によるシリコンナイトライド膜を形成
する。

次に、本発明の実施例Ｈの具体的な動作について説明す
る。

本実施例の動作は、第」Ｏ回置、ｔａＶ用い、所定のメ
モリセルの動作について説明する。

まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭＩＳＦＥＴＱを構成するゲート電極
１０に、選択的に制御電圧を印加して、当該ＭＩＳＦＥ
ＴＱを導通（ＯＮ）させる。

この後に、接続孔１４を通して半導体領域１２と電気的
に接続されているビット線（ＢＬ）１５に。

情報に対応した電圧を印加する。これによって、ビット
線（ＢＬ）１５の情報となる電圧は、ＭＩＳＦＥＴＱを
介して第１導電プレート７に印刀口される。第２導電プ
レートとなる半導体領域４は半導体基板１と電気的に接
続され所定の固定電位■ｓｓに保持され、第３導電プレ
ート１６も例えば固定電位Ｖｓｓに保持されている。す
なわち、互いに同電位である第２導電プレートおよび第
３導電プレート１６の電位と第１導電プレート７に印加
された情報となる電圧とに電位差があれば、それらの介
在部分である絶縁膜３および絶縁膜３Ａとに情報となる
電荷が蓄積され、所謂、メモリセルの記憶用容量素子Ｏ
および０．に書き込まれたことになる。

メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子０および０．に情報を薔ぎ込んだ状態におい
て、ＭＩＳＦＥＴＱをＯＦＦさせればよい。

本実施例によれば、前記実施例■と同様に、α線や周辺
回路部からの注入によっ工生じる不要な少数キャリアに
よる影響を防止することができ、かつ、行方向におい又
隣接子る記憶用容量素子間の電気的な分離にフィールド
絶縁膜を必要としないために、ＤＲＡＭの高集積化を可
能にすることができる。

さらに、第１導電プレート上部に絶縁膜を介して第３導
電プレートヲ設けることにより、第１導電プレートと第
２導電プレートとによっ１蓄積される電荷量と、第１導
電プレートと第３導電プレートとによる電荷量とを記憶
用容量素子に蓄積することかできる。これによって、前
記実施例Ｉに比べて、記憶用容量素子の単位面積当たり
の電荷蓄積量をほぼ２倍に増大させることができ、より
ＤＲＡＭの高集積化を可能にすることができる。

なお、基板すなわちｐ＋型半導体領域４の電位が基板バ
イアス電位■ｉｎｎ　＝　３．　ＯＶでありて、多結晶
シリコン層１６の電位が接地電位ｖｓ８＝ＯＶであると
ぎ、電荷蓄積量は、多結晶シリコン層１６のないときの
１．５倍程度となる。

また、第１導電プレート上部に固定電位の第３導電プレ
ート１６を設けることにより、電圧が変動する制御電圧
が印加されるワード線ＷＬが、第１導電プレート７に与
える影響を防止することができ、記憶用容量素子に蓄積
される電荷量を安定化させることができる。これによっ
て、ＤＲＡＭの書き込み、読み出し動作を安定化させる
ことができ、ＤＲＡＭＸ’高信頼化することができる。

〔実施例■〕

実施例■は、実施例■および■にかいて、メモリセル間
を分離している厚いフィールド絶縁膜２を全く形成しな
い例である。実施例■の平面および断面形状は、第２図
囚、（Ｂ）又は第１０図（２）、［Ｆ］）および第１１
図においてフィールド絶縁膜２を形成しない例と同一と
なる。このため、実施例■のＤＲＡＭの平面お、よび断
面形状について、の説明は省略し、その具体的な製造方
法について説明し、併せて構造について簡単に説明する
。

第１４図〜、第１６図は、本実施例の製造方法を説明す
るための各製造工程におけるＤＲＡＭメモリセルアレイ
の要部平面図である。なお１本実施例の全図において、
前記実施例Ｉ、実施例■と同一機能を有するものは同一
符号を付け、その（す゛返しの説明は省略する。

まず、半導体基板１に、メモリセルアレイ部は除き、周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、フィールド絶縁膜ヲ形成する。そして、前記
実施例Ｉ、実施例■と同様に、絶縁膜３を全面に形成す
る。この後に、後の工程によって形成されるスイッチン
グ用トランジスタのＭＩＳＦＥＴを形成すべき領域の絶
縁膜３上部に、不純物導入のための例えばシリコンナイ
トライド膜からなるマスク１７を選択的に形成する。メ
モリセルアレイ以外の領域はマスク１７によって覆われ
る。この後に、マスク１７を用いてｐ型の不純物を、該
マスク１７以外の絶縁膜３を介した半導体基板１表面近
傍部に導入し、第１４図に示すように、記憶用容量素子
の第２導電プレートとなり、かつ、行方向ならびに列方
向に隣接するメモリセル間を電気的に分離するためのｐ
＋型の半導体領域４を形成する。すなわち、ｐ＋型半導
体領域４は、ＭＩ　５ＦＥＴを設けろべき領域を除いて
、メモリセルアレイ全面に形成される。

第１４図に示す工程の後に、マスク１７を除去し、後の
工程によって形成される第１導電プレートとＭＩＳＦＢ
ＴＶ構成する一方の半導体領域との電気的な接続部にお
いて、絶縁膜３ン選択的に除去し、接続孔５Ｚ形成する
。接続孔５と半導体領域４とは離して設けられる。この
後に、第１導電プレートとなる多結晶シリコン膜ン全面
に形成し、これにＡｓイオンの打込みを行って低抵抗化
をすると同時にｎ“型の半導体領域６を選択的に形成す
る。この後に、前記多結晶シリコン膜を選択的にバター
ニングし、第１５図に示すよう＋／ｒ、第１導電プレー
ト７を形成する。

第１５図に示す工程の後に、前記実施例■と同様に、絶
縁膜３Ａ、第３導電プレー）１６’Ｙ形成することによ
って記憶用容量素子０．を形成し、絶縁膜８Ａ、９を形
成した後にゲート電極１０およびワード線（ＷＬ）１１
’＆形成し、半導体領域１２を形成することによってＭ
ＩＳＦＥＴ（ｌ形成し、絶縁膜１３．接続孔１４を形成
した後に、第１６図に示すように、ビット＋１１（ＢＬ
）１５ａ−形成する。なお、第１６図においては、その
図面を見易くするために、各導電層間に設けられるべき
絶縁膜は図示しない。もちろん、前記実施例Ｉと同様に
、記憶用容量素子Ｃ１を形成することなく、ＭＩＳＦＥ
ＴＱを形成し、ＤＲＡＭを完成し。

てもよい。

これら一連の製造工程によって、本実施例のＤＲＡＭは
完成する。この後に、前記実施例１．　ＩＩと同様に、
最終保護膜を形成する。

本実施例によれば、前記実施例■と同様に、ＤＲＡＭの
高集積化および高信頼性を可能にすることができる。

さらに、ＤＲＡＭのメモリセルは、記憶用容量素子Ｙ構
成する第２導電プレートである半導体領域によって、行
方向ならびに列方向に隣接する当該他のメモリセルと電
気的に分離することができるだめに、メモリセルアレイ
内のフィールド絶縁膜は必要がなくなり、ＤＲＡＭの高
集積化を可能にすることができる。

〔効　果〕

（１）記憶用容量素子とＭＩＳＦＥＴとの直列回路をメ
モリセルとするＤＲＡＭにおいて、前記記憶用容量素子
を構成する第１導電プレートを前記ＭＩＳＦＥＴの１つ
の半導体領域と電気的に接続して設け、絶縁膜を介して
前記記憶用容量素子！構成する第２導電プレートに半導
体基板内に設けた半導体基板よりも高い不純物濃度を有
する半導体領域を設けることにより、情報となる電荷Ｙ
蓄積領域における正孔または空乏状態の空間電荷によっ
て記憶用容量素子に蓄積することができる。これによっ
て、反転層領域内に蓄積される電子を情報となる電荷と
する必要ｔなくし、α線や周辺回路部からの注入属よっ
て生じる不要な少数キャリアによる影響を防止すること
ができる。

（２）前記ＤＲＡＭのメモリセルは、記憶用容量素子を
構成する第２導電プレートである半導体領域によって、
行方向または列方向、もしくはその両方向ＶＣおいて隣
接する轟該他のメモリセルと電気的に分離することがで
きるので、フィールド絶縁膜は必要がなくなり、ＤＲＡ
Ｍの高集積化を可能にすることができる。

（３）前記（１）により、記憶用容量素子は、α線や周
辺回路部からの注入によって生じる不要な少数キャリア
による影響を考慮する必要がないために、その占有面積
を縮小することができる。従って、ＤＲＡＭの高集積化
を可能にすることができる。

（４）　前記記憶用容量素子を構成する第１導電プレー
ト上部に絶縁膜を介して第３導電プレートを設けること
により、第１導電プレートと第２導電プレートとによっ
て蓄積される電荷量と、第４導電プレートと第３導電プ
レートとによる電荷量とを蓄積することができる。これ
によって、記憶用容量素子の単位面積あたりの電荷蓄積
量を増大させることができる。

（５）前記（１）〜（４）により、メモリセルの占有面
積を著しく縮小することができ、よりＤＲＡＭの高集種
化を可能にすることができるという相乗効果を得ること
ができる。

（６）前記記憶用容量素子を構成する第１導電プレート
上部に固定電位の第３導電プレートを設けることにより
、電圧が変動する制御電圧が印加されるワード線が、第
１導電プレートに与える影響！防止することができ、記
憶用容量素子に蓄積される電荷量Ｙ安定化させることが
できる。

（７）前記（６）により、ＤＲＡＭの書き込み、読み出
し動作を安定化させることができ、ＤＲＡＭの高信頼性
を可能にすることができる。

以上、本発明者によってなされた発明！実施例にもとづ
き具体的に説明したが、本発明はＦ記実施例に限定され
るものではなく、その要旨を逸脱し７ない範囲において
種々変更可能であることはいうまでもない。例えば、前
記実施例はｐＷの半導体基板を用い”１ｍＤＲＡＭを構
成したが、ｎ型の半導体基板にｐ型ウェル領域を設けて
ＤＲＡＭＹ構成してもよい。また、前記実施例はｐ型の
半導体領域を第２導電プレートとして情報となる正孔の
電荷を蓄積したが、ｎ型の半導体領域を第２導電プレー
トとして情報となる電荷を蓄積【２てもよい。

【図面の簡単な説明】

第１図は、本発明の実施例Ｔ’に説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図、第２図（３）は、本発明の実施例■の構造を説明するた
めのＤＲＡＭメモリセルの要部平面図、第２図（Ｂ）は
、第３図（３）の■−■切断線における断面図、第３回置および（Ｂは、本発明の詳細な説明するための
グラフ、第４図（Ａ）、第５図（８）、第６図囚、第７図囚、第
８図（５）および第９図（３）は１本発明の実施例Ｉの
創造方法を説明するための各製造工程におけるＤＲＡＭ
メモリセルの要部平面図、第４図（Ｂｌ、８５図但、第６図（８，第７図（Ｂ）、
第８図の）および第９図の）は、それぞれの図番に対応
する囚図の切断線における断面図、第５図（ｑは本発明のＤＲＡＭメモリセルアＶイアレイ
工程を示す平面図、第１０図（４）は１本発明の実施例■の構造を説明する
ためのＤＲＡＭ、メモリセルの要部平面図、第１０図（
Ｂｌは、第１０回置のＸ−Ｘ切断線における断面図、第１１図は、本発明の実施例ＩＩヲ説明するための概略
的なメモリセルアレイの要部平面図、第４２回国および
第１３回置は、本発明の実施例■の製造方法を説明する
ための各製造工程におけるＤＲＡＭメモリセルの要部平
面図、第１２回倒および第１３図の）は、それぞれの図
番に対応する（５）図の切断線における断面図、第１４
図〜第１６図は、本発明の実施例■の製造方法を説明す
るための各製造工程におけるＤＲＡＭメモリセルアレイ
の要部平面図である。図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３．３Ａ、８，８Ａ、９．１３・・・絶縁膜、４・・
・半導体領域（第２導電プＶ−ト）、５，１４・・・接
続孔、６，１２・・・半導体領域、７・・・第１導電プ
レート、１０・・・ゲート電極、１１・・・ワード線（
ＷＬ）％１５・・・ピッ）１！（ＢＬ）、１６・・・第
３導電プレート、１７・・・マスク、Ｑ・・・ＭＩ　５
ＦＥＴ、０，０゜・・・記憶用容量素子である。

Claims

【特許請求の範囲】１、第１導電型の半導体基板の一生面部に設けられた第
２導電型の一対の第１半導体領域を有する絶縁ゲート型
電界効果トランジスタと、該絶縁ゲート型電界効果トラ
ンジスタの一方の第１半導体領域と直列接続されて設け
られた容量素子とによって構成式れた直列回路素子を、
所定間隔で行方向に延在する複数本のビット線と所定間
隔で列方向に延在する複数本のワード線との所定交差部
において、複数具備してなる半導体集積回路装置におい
て、前記容量素子は、前記一方の第１半導体領域近傍の
半導体基板主面上部に設けられた第１絶縁膜と、一端部
が前記一方の第１半導体領域と電気的に接続され、他端
部が第１絶縁膜十部に設けられた第１導電プレートと、
前記第１絶縁膜下部の半導体基板主面部に設けられ、か
つ、少なくとも１つの隣接する当該他の容量素子と電気
的に接続して設けられた第１導電型で半導体基板よりも
高い不純物濃度を有する第２導電プレートとなる第２半
導体領域と！備えたととを特徴とする半導体集積回路装
置。２、前記容量素子の電荷の蓄積は、第１導電プレートと
第２導電プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜を介して行うことを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。３、第１導電型の半導体基板の一生面部に設けられた第
２導電型の一対の第１半導体領域を有する絶縁ゲート型
電界効果トランジスタと、該絶縁ゲート型電界効果トラ
ンジスタの一方の第１半導体領域と直列接続されて設け
られた容量素子とによって構成された直列回路素子を、
所定間隔で行方向に延在する複数本のビット線と所定間
隔で列方向に延在する複数本のワード線との所定交差部
において、複数具備してなる半導体集積回路装置におい
て、前記容量素子は、前記一方の第１半導体領域近傍の
半導体基板主面上部に設けられた第１絶縁膜と、一端部
が前記一方の第１半導体領域と電気的に接続され、他端
部が第１絶縁膜上部に設けられた第１導電プレートと、
前記第１絶縁膜下部の半導体基板主面部に設けられ、か
つ、少なくとも１つの隣接する当該他の容量素子と電気
的に接続して設けられた第１導電型で半導体基板よりも
高い不純物濃度を有する第２導電プレートとなる第２半
導体領域と、前記第１導電プレート上部に設けられた第
２絶縁膜と、少な（とも該第２絶縁膜上部に設けられた
第３導電プレートとを備えたことを特徴とする半導体集
積回路装置。４、前記容量素子の電荷の蓄積は、第１導電プレートと
第２導電プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜と、第４導電プレートと第３導電プレ
ートとの介在部分における第２絶縁膜とを介して行うこ
とを特徴とする特許請求の範囲第３項記載の半導体集積
回路装置。