JPH0578186B2

JPH0578186B2 -

Info

Publication number: JPH0578186B2
Application number: JP58153274A
Authority: JP
Inventors: Mitsumasa Koyanagi; Shinji Shimizu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-08-24
Filing date: 1983-08-24
Publication date: 1993-10-28
Also published as: JPS6046067A

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体集積回路装置に関するもので
あり、特に、ダイナミツク型ランダムアクセスメ
モリ〔以下、DRAM（Ｄynamic Ｒandom Ａ
ccess Ｍemory）という〕に適用して有効な技
術に関するものである。

〔背景技術〕

記憶用容量素子（コンデンサ）とスイツチング
用トランジスタとからなるメモリセルを有する
DRAMは、その蓄積できる情報量（ビツト数）
を増大させるために、および、その動作時間を向
上させるために、高集積化の傾向にある。（プレ
スジヤーナル発行の雑誌「Semiconductor
World」1982.12、P.31〜P.36）。前記記憶用容量
素子は、MIS（Ｍetal Ｉnsulator Ｓ
emiconductor）型の容量素子からなり、具体的
には、半導体基板と、その上部に設けられた絶縁
膜と、該絶縁膜上部に設けられた所定の電圧が印
加される容量電極とによつて構成されている。ま
た、前記スイツチング用トランジスタは、具体的
には、半導体基板に互いに離隔して設けられたソ
ース領域およびドレイン領域と、該ソース領域お
よびドレイン領域間の半導体基板上に絶縁膜を介
して設けられたゲート電極とからなる絶縁ゲート
型電界効果トランジスタ（以下、MISFETとい
う）によつて構成されている。

このような、メモリセルは、“１”、“０”の情
報に対応した量の電荷が、所定の電圧が印加され
た容量電極下部の半導体基板内に形成される空乏
領域あるいは反転領域に蓄積される。

かかる技術において、本発明者は、空乏領域お
よび反転領域に情報となる電荷を蓄積してなるメ
モリセルを備えたDRAMでは、以下の理由で高
集積化に対処することができないであろうと推測
している。その主なる原因は、アルフア線（以
下、α線という）により生じる不要な少数キヤリ
アあるいは周辺回路部などから注入された不要な
少数キヤリアの影響度が増大することによる。メ
モリセルの記憶用容量素子は、再書き込み（リフ
レツシユ）動作頻度を低減して情報の読み出しお
よび書き込み動作時間を向上させるように、所定
の容量値を持つことが要求される。高集積化が進
展すればそれにともない容量値が小さくなる。こ
の容量値とはつまり容量電極下部に形成される空
乏領域内または反転領域内に蓄積される電荷蓄積
量であり、これのα線や周辺回路部などからの注
入により生じる不要は少数キヤリアによつて電荷
蓄積量の変動の度合が増大する。このために、
DRAMの誤動作あるいはソフトエラーが誘発さ
れる。

〔発明の目的〕

本発明の目的は、高集積化が可能なDRAMを
提供することにある。

また、本発明の他の目的は、記憶用容量素子に
おけるα線や周辺回路部からの注入によつて生じ
る不要な少数キヤリアの影響度を低減することが
可能なDRAMを提供することにある。

本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面からあきら
かになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。

すなわち、記憶用容量素子とスイツチング用ト
ランジスタのMISFETとからなるメモリセルを
有するDRAMにおいて、前記記憶用容量素子を
構成する半導体基板上に形成した第１の電極を前
記MISFETの１つの半導体領域と電気的に接続
し、前記記憶用容量素子を構成する第２の電極に
半導体基板を用いることによつて、前記記憶用容
量素子に情報となる電荷を蓄積し、空乏領域の幅
を狭くするかまたはなくし、かつ反転領域を生じ
ないようにすることによりα線や周辺回路部から
の注入によつて生じる不要な少数キヤリアの影響
度を低減し、高集積化を達成するものである。

以下、本発明の構成について、実施例とともに
詳細に説明する。

実施例本実施例は、DRAMのメモリセルについて、
その構造ならびにその製造方法について説明す
る。

第１図は、本発明の実施例を説明するための
DRAMのメモリセルアレイ要部を示す等価回路
図である。

第１図において、SA₁，SA₂……はセンスアン
プであり、後述する所定のメモリセルと所定のダ
ミーセルとの間の微小な電位差を増幅するための
ものである。BL₁₁，BL₁₂はセンスアンプSA₁の
一側端から行方向に延在するビツト線である。
BL₂₁，BL₂₂はセンスアンプSA₂の一側端から行
方向に延在するビツト線である。これらのビツト
線BLは、情報となる電荷を伝達するためのもの
である。WL₁，WL₂は列方向に延在するワード
線であり、後述するダミーセルのスイツチング用
MISFETを構成する所定のゲート電極に接続し、
当該MISFETのON、OFF動作をさせるためのも
のである。WL₃，WL₄は列方向に延在するワー
ド線であり、後述するメモリセルのスイツチング
用MISFETを構成する所定のゲート電極に接続
し、当該MISFETのON、OFF動作をさせるため
のものである。M₁₁，M₁₂，M₂₁，M₂₂，……は
メモリセルであり、情報となる電荷を保持するよ
うになつている。メモリセルM₁₁，M₁₂，M₂₁，
M₂₂は、その一端が所定のビツト線BLに接続さ
れゲート電極が所定のワード線WLに接続された
MISFETQ₁₁，Q₁₂，Q₂₁，Q₂₂……と、該
MISFETQ₁₁，Q₁₂，Q₂₁，Q₂₂……の他端にその
一端が接続され、かつ、他端が接地電位（OV）
又は基板バイアス電位（−2.5V）等の固定電位
V_SS端子に接続された容量部C₁₁，C₁₂，C₂₁，C₂₂
……とによつて構成されている。D₁₁，D₁₂，
D₂₁，D₂₂……はダミーセルであり、メモリセル
Ｍの情報である“１”、“０”を判断し得るような
電荷を保持するようになつている。ダミーセル
D₁₁，D₁₂，D₂₁，D₂₂は、その一端が所定のビツ
ト線BLに接続されゲート電極が所定のワード線
WLに接続されたMISFETQ_D11，Q_D12，Q_D21，
Q_D22……と、該MISFETQ_D11，Q_D12，Q_D21，Q_D22
……の他端にその一端が接続され、かつ、他端が
固定電位V_SS端子に接続された容量部C_D11，C_D12，
C_D21，C_D22と、該容量部C_D11，C_D12，C_D21，C_D22に
蓄積された電荷をクリアするためのクリア用
MISFETCQとによつて構成されている。φ_Dはク
リア用MISFETCQのゲート電極と接続するよう
になつている端子である。

次に、本発明の実施例の具体的な構造につい
て説明する。

第２図Ａは、本実施例の構造を説明するための
DRAMメモリセルの要部平面図であり、第２図
Ｂは、第２図Ａの−切断線における断面図で
ある。なお、本実施例の全図において、同一機能
を有するものは同一符号を付け、そのくり返しの
説明は省略する。

第２図Ａ，Ｂにおいて、１はp^-型の半導体基
板であり、DRAMを構成するためのものである。
２はメモリセル間および周辺回路（図示していな
い）、例えばアドレス選択回路、読み出し回路、
書き込み回路等を構成する半導体素子の間に位置
するよう半導体基板１主面部に設けられたフイー
ルド絶縁膜であり、それらを電気的に分離するた
めのものである。メモリセルは、一対のパターン
でフイールド絶縁膜２によつてその周囲を囲ま
れ、規定されている。３は少なくとも記憶用容量
素子形成部の半導体基板１主面部に設けられた絶
縁膜であり、記憶用容量素子の誘電体を構成する
ためのものである。この絶縁膜３を挟んで後述す
る容量素子の第１の電極（以下第１導電プレート
という）と容量素子の第２の電極（以下第２導電
プレートという）とによつて、情報となる例えば
正孔の電荷を蓄積するようになつている。４は記
憶用容量素子形成部の半導体基板１表面近傍部に
設けられた第２導電プレートとなるp⁺型半導体
領域であり、記憶用容量素子Ｃを構成するための
ものである。p⁺型半導体領域４は、絶縁膜３を
挾んで容量素子に蓄積される正孔の電荷または空
乏層電荷をできるだけ多く得るために、後述する
第１導電プレートに印加される動作電圧よりも高
いしきい値電圧を半導体基板１表面近傍部に設け
るためのものである。なお、本実施例において
は、積極的に半導体領域４を設けてある。しか
し、半導体基板１自体を第２導電プレートとして
もよい。このときは絶縁膜３の膜厚、材質や半導
体基板１表面近傍部のしきい値電圧または第１導
電プレートに印加される動作電圧等を抑制し、情
報となる正孔の電荷を蓄積するのがよい。また
p⁺型半導体領域９とn⁺型半導体領域４とは図示
のように離間して設けるのが望ましい。５は接続
孔であり、後述する第１導電プレートと
MISFETQの一方の半導体領域とを電気的に接続
するためのものである。６は接続孔５部の半導体
基板１表面近傍に設けられたn⁺型の半導体領域
であり、後述する第１導電プレートとMISFETQ
の一方の半導体領域とを電気的に接続するための
ものである。７は各メモリセルごとに独立して記
憶用容量素子形成部の絶縁膜３上部に設けられ、
かつ、その一端部が接続孔５および半導体領域６
を介して後述するMISFETQの一方の半導体領域
１２と電気的に接続して設けられた第１導電プレ
ートであり、記憶用容量素子Ｃを構成するための
ものである。メモリセルの記憶用容量素子Ｃは、
主に、第１導電プレート７、第２導電プレートで
ある半導体領域４および絶縁膜３とによつて、構
成されている。８は第１導電プレート７を覆うよ
うに設けられた絶縁膜であり、第１導電プレート
７と後述するワード線とを電気的に分離するため
のものである。９はMISFET形成部の半導体基
板１主面部に設けられた絶縁膜であり、主として
ゲート絶縁膜を構成するためのものである。１０
は所定の絶縁膜３上部に設けられたゲート電極で
あり、MISFETQを構成するためのものである。
１１は列方向に隣接するメモリセルのゲート電極
１０と電気的に接続し、かつ、ゲート電極１０と
一体化して列方向に延在するように設けられたワ
ード線（WL）であり、後述するMISFETをON、
OFF（スイツチング動作）させるためのものであ
る。１２はゲート電極１０両側部の半導体基板１
表面近傍部に設けられたn⁺型の半導体領域であ
り、ソース領域およびドレイン領域となつて
MISFETQを構成するためのものである。スイツ
チング用トランジスタ、すなわち、MISFETQ
は、ゲート電極１０、半導体領域１２および絶縁
膜９とによつて、構成されている。一方の半導体
領域１２は、半導体領域６と電気的に接続されて
おり、前述したように、第１導電プレート７と電
気的に接続されている。１３は全面を覆うように
設けられた絶縁膜であり、ゲート電極１０および
ワード線（WL）１１と後述するビツト線とを電
気的に分離するためのものである。１４は他方の
半導体領域１２上部の絶縁膜９，１３を選択的に
除去して設けられた接続孔であり、当該半導体領
域１２と後述するビツト線とを電気的に接続する
ためのものである。１５は接続孔１４を介して半
導体領域１２と電気的に接続され、行方向に延在
して設けられたビツト線（BL）であり、情報と
なる電圧を伝達するためのものである。

次に、上述の構成を有する本発明による
DRAMの原理について、説明する。

第３図ＡおよびＢは本発明の原理を説明するた
めのグラフである。第３図Ａにおいて横軸は、
MIS型の記憶用容量素子の２つの容量電極間に印
加される電圧値V_P〔Ｖ〕を示してある。縦軸は、
容量電極に印加された電圧によつて、その下部の
ｐ型半導体領域表面近傍に保持される単位面積あ
たりの電荷濃度Q_SC〔個／cm²〕を示したものであ
る。縦軸は対数目盛である。図ではｐ型シリコン
半導体基板の例を示しているので、前記表面近傍
に誘起される電荷は容量電極間電圧V_P＞V_FBでは
負電荷、V_P＜V_FBでは正電荷である。ここで、
V_FBはフラツトバンド電圧である。負電荷は電子
又はアクセプタ不純物、正電荷は正孔よりなる。

第３図Ａは、情報として蓄積される電荷として
主に空乏領域中の空間電荷の正孔を利用する場合
について示している。これは第２図Ａ，Ｂに示し
た半導体領域４がある場合に対応する。

本発明の理解を容易にするために、第３図Ａに
おいて、まず従来のDRAMの原理について述べ
る。

カーブａ，ｂおよびｃは従来のDRAMにおけ
る電圧V_Pと表面近傍の電荷濃度Q_SCの関係を示
す。図において、ｈは蓄積層が形成される蓄積領
域であり、ｋは空乏領域であり、ｍは反転層が形
成される反転領域である。図ではカーブａ，ｂお
よびｃは記憶容量素子における半導体基板表面近
傍部のしきい値電圧（V_th）を−0.2V程度にした
ときの電子およびアクセプタ不純物の数（負電荷
数）ｎあるいは正孔の数ｐを示すものである。カ
ーブａは蓄積領域ｈにおける正孔数ｐを示しｐ≒
｜C_OX／ｑ（V_P−V_FB）｜……(1)で示される。カー
ブｃは反転領域ｍにおける電子とアクセプタ不純
物数ｎを示しｎ≒C_OX／ｑ（V_P−V_th）｜……(2)で
示される。ここでC_OXは容量素子の誘電体として
の絶縁膜の厚さである。カーブｂは、反転領域に
ありながら、反転層ができない状態（深い空乏状
態）において現われるアクセプタ不純物数を示し
Q_SC∝√_P−_FBで近似的に示される。以上によ
り、カーブａ，ｂおよびｃの要部における表面電
荷濃度Q_SCを求めると、電圧V_P＝V_thのとき表面
負電荷濃度Q_IF＝１×10¹¹〔個／cm²〕、電圧V_P＝０
のときの表面負電荷濃度Q_IO＝2.2×10¹¹〔個／cm²〕
となる。

従来のDRAMメモリセルの記憶用容量素子は、
その情報となる電荷を、反転領域ｍにおける電子
としていた。すなわち、一定の電圧、例えば５
〔Ｖ〕程度の電圧を容量電極に印加し、動作域を
反転領域ｍとする。その上で、外部から電荷を供
給して反転層を形成したとき（カーブｃの状態）
の電荷量Q_ILと、外部から電荷を供給せずに深い
空乏状態（カーブｂの状態）の電荷量Q_IHとを情
報に応じて形成する。電荷量Q_ILは例えば信号
“０”（すなわち“Ｌ”）に、電荷量Q_IHは信号
“１”（すなわち“Ｈ”）に対応させ、２つの状態
の電荷量の差△Q_I＝Q_IL−Q_IH＝5.3×10¹²〔個／cm²〕
を利用して信号を読出していた。

これに対して、本発明のDRAMメモリセルの
記憶容量素子は、その情報となる電荷を少なくと
も空乏領域における空間電荷とすることである。
すなわち、本発明のDRAMは、反転層を利用し
ないところに特徴がある。

カーブｄおよびｅは本発明のDRAMにおける
容量電極の電圧（第１導電プレートの電圧）V_P
と半導体領域４の表面近傍の電荷濃度Q_SCの関係
を示す。カーブｄはカーブａを電圧V_Pの負の方
向（図中左方向）へ移動したものに近似である。
カーブｅは、反転状態ではなく、空乏層中に現わ
れる空間電荷の量を示す。フラツトバンド電圧は
従来のV_FBI＝−0.9〔Ｖ〕からV_FBD＝−1.2〔Ｖ〕に
している。フラツトバンド電圧を殆んど変化させ
ずに、空乏状態での空間電荷量を増やすために、
p⁺型半導体領域４を形成している。具体的には
p^-型基板１の不純物濃度1.5×10¹⁵〔個／cm³〕から
1.5×10¹⁹〔個／cm³〕にまで不純物濃度を高めてい
る。これによつて、読出し電荷量を大きくしてい
る。蓄積領域ｈ、空乏領域ｋおよび反転領域ｍを
つく電圧の範囲も同様に変化する。

以上のように、V_PとQ_SCの関係を変化させるこ
とによつて、空乏領域の空間電荷を有効に利用で
きるようにしている。すなわち、容量電極である
第１導電プレート７に、情報に応じてV_P＝０
〔Ｖ〕又は５〔Ｖ〕を印加すると、蓄積される情報
としての電荷量はカーブｅに従つて変化する。つ
まり、反転層は形成されず、深い空乏状態とな
る。これにより、V_P＝０〔Ｖ〕のときの電荷量
Q_DL、又はV_P＝５〔Ｖ〕のときの電荷量Q_DHが蓄積
される。電荷量Q_DLは例えば信号“０”に、電荷
量Q_DHは信号“１”に対応する。２つの電荷量の
差△Q_D＝Q_DH−Q_DL＝5.6×10¹²〔個／cm²〕を利用す
ればメモリセルに１ビツトの情報を蓄えられる。
この電荷量は前述の従来のDRAMのメモリセル
と同等又はそれ以上の電荷量となつている。この
ように反転層を利用せずに十分な電荷量が得られ
る。

第３図Ｂは、情報として蓄積される電荷とし
て、主に蓄積領域中の蓄積状態の正孔を利用する
場合について示している。これは、第２図Ａ，Ｂ
程に深いp⁺型半導体領域を形成する場合ではな
く、極めて浅いp⁺型イオン打込み領域を形成し
た場合に対応する。すなわち、イオン打込みされ
たボロンイオンが、見かけ上界面電荷として働く
ように浅く打込んだ場合の例である。なお、第３
図Ａと同一部分は同一符号で示し、その説明を省
略する。

カーブｆおよびｇは、夫々、カーブａおよびｂ
を電圧V_Pの正の方向（図中右方向）へ一定値だ
け移動させたものに近似のカーブである。具体的
には、フラツトバンド電圧を従来のV_FBI＝−0.9
〔Ｖ〕からV_FBA＝＋5.2〔Ｖ〕にまで高めている。
このために、ボロンイオンを極く浅く打込んで界
面電荷を増やしている。蓄積領域ｈ、空乏領域ｋ
および反転領域ｍをつくる電圧V_Pの範囲は、フ
ラツトバンド電圧の変化分だけ同様に変化する。

以上のように、V_PとQ_SCとの関係を変化させる
ことによつて、蓄積状態の正孔を有効に利用でき
るようにしている。すなわち、容量電極である第
１導電プレート７に、情報に応じてV_P＝０〔Ｖ〕
又は5.2〔Ｖ〕を印加すると、蓄積される情報とし
ての電荷量はカーブｆおよびｇに従つて変化す
る。つまり、反転領域は利用されない。V_P＝０
〔Ｖ〕のときは電荷量Q_ALが、V_P＝５〔Ｖ〕のとき
は電荷量Q_AHが蓄積される。電荷量Q_ALは例えば
信号“０”に、電荷量Q_AHは信号“１”に対応す
る。２つの電荷量の差△Q_A＝△Q_AL−△Q_AHは従
来の電荷量△Q_I以上である。このように、反転
層を利用せずに十分な電荷量が得られる。電荷量
Q_ALは蓄積状態の正孔によつて、電荷量Q_AHは空
乏領域中の空間電荷によつて保持される。なお、
Q_ALに対しQ_AHの電荷の符号は正負が逆であるが
何らさしつかえなく、電荷量の差は△Q_Aで示さ
れる。また、V_P＝５〔Ｖ〕であるとき、Q_AHは図
中V_FBAの左側の蓄積状態の正孔によつて保持さ
れることになる。カーブｆおよびｇは不純物イオ
ンのドーズ量によつて制御しうる。この例では、
第３図Ａの場合と同一のドーズ量である。

第３図Ａ，Ｂに示した原理の他に、これら２つ
を合わせた使い方のDRAMも可能である。界面
電荷量を何らかの方法で増加してやると同時に、
空乏領域の空間電荷量をも増やしてやることもで
きる。また、ｎ型半導体基板を用いた場合も同様
である。この場合、情報となる電荷は蓄積状態の
電子又は空乏状態のドナーからなる空間電荷であ
る。

次に、本発明の実施例の具体的な製造方法に
ついて説明する。

第４図〜第９図の各図においてＡは、本実施例
の製造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第４図
〜第９図の各図のＢは、それぞれの図番に対応す
るＡの切断線における断面図である。

まず、DRAMを構成するために、単結晶シリ
コン（Si）からなるp^-型半導体基板１を用意す
る。この半導体基板１に、第４図Ａ，Ｂに示すよ
うに、隣接するメモリセル間および周辺回路、例
えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子間（図示していな
い）を電気的に分離するための厚いフイールド絶
縁膜（SiO₂膜）２を形成する。このフイールド
絶縁膜２は、周知のシリコン基板をシリコン窒化
膜（シリコンナイトライド膜）をマスクとして用
いて選択的に熱酸化する技術によつて形成すれば
よい。

第４図Ａ，Ｂに示す工程の後に、記憶用容量素
子を構成するために、全面に絶縁膜３を形成す
る。この絶縁膜３としては化学的気相反応法（以
下CVD法という）によるその比誘電率が７〜８
と高い例えば150〔Å〕程度の膜厚を有するシリコ
ンナイトライド（Si₃N₄）膜と、該シリコンナイ
トライド膜と半導体基板１との応力を緩和するた
めにシリコンナイトライド膜下部に設ける例えば
80〔Å〕程度の膜厚を有する第１の二酸化ケイ素
（SiO₂）膜と、前記シリコンナイトライド膜のピ
ンホールを除去するために、シリコンナイトライ
ド膜上部に設ける例えば30〔Å〕程度の膜厚を有
する第２の二酸化ケイ素膜とによつて構成された
ものを用いればよい。第１および第２のSiO₂膜
は、夫々、半導体基板およびシリコンナイトライ
ド膜の表面の熱酸化によつて形成すればよい。こ
の後に、第５図Ａ，Ｂに示すように、メモリセル
の記憶用容量素子形成部の半導体基板１表面近傍
部に、記憶用容量素子の第２導電プレートとなる
p⁺型の半導体領域４を選択的に形成する。この
半導体領域４は、第３図を用いて説明したように
記憶用容量素子形成部において、記憶用容量素子
に蓄積される情報となる正孔の電荷量または空乏
層電荷量をより多く得るために、または後述する
第１導電プレートに印加される動作電圧よりも高
いしきい値電圧（V_th）を得るために形成する。
例えば、５×10¹³〔原子個／cm²〕程度のボロンイ
オンを不純物として30〔KeV〕程度のエネルギで
イオン注入技術によつて導入する。第３図Ａで述
べた原理を用いるために該導入された不純物を引
き伸し拡散すればよい。その場合における半導体
領域４の深さは、0.3〔μｍ〕程度に形成される。
また、第３図Ｂを述べた原理を用いる場合には引
き伸し拡散をしない。なお、この場合イオン打込
みエネルギをさらに小さくするか、他の絶縁膜を
介して基板中の極く浅い位置にイオンを打込むの
が望ましい。

第５図Ａ，Ｂに示す工程の後に、後の工程によ
つて形成される第１導電プレートとMISFETを
構成する一方の半導体領域との電気的な接続部に
おいて、絶縁膜３を選択的に除去し、接続孔５を
形成する。この後、第１導電プレートとなる多結
晶シリコン膜を、CVD法によつて全面に形成す
る。多結晶シリコン膜は、例えば1500〜3000〔Å〕
程度の膜厚でよい。この多結晶シリコン膜を低抵
抗化するために、リン処理を施すかまたは５×
10¹⁴〔原子個／cm²〕程度のヒ素をイオン不純物と
して、30〔KeV〕程度のエネルギで、イオン注入
した後、熱処理を行なう。この処理によつて、接
続孔５部分の半導体基板１表面近傍部に不純物が
拡散され、後の工程によつて形成される
MISFETを構成するn⁺型の半導体領域６を形成
する。半導体領域６の深さは、0.2〔μｍ〕程度に
なる。この後に、多結晶シリコン膜を選択的にパ
ターニングし、第６図Ａ，Ｂに示すように、半導
体領域６と電気的に接続された第１導電プレート
７を形成する。これによつて、メモリセルの記憶
用容量素子Ｃが形成される。

第６図Ａ，Ｂに示す工程の後に、露出されてい
る絶縁膜３の主としてシリコンナイトライド膜を
耐熱処理のためのマスクとして用い、熱酸化技術
によつて、第１導電プレート７を覆う絶縁膜
（SiO₂膜）８を形成する。このSiO₂膜８は、第１
導電プレート７と後の工程によつて形成されるワ
ード線とが電気的に分離できるように、その膜厚
を例えば2000〜3000〔Å〕程度にすればよい。こ
の後に、露出された絶縁膜３を選択的に除去し、
第７図Ａ，Ｂに示すように、除去された部分に、
主としてゲート絶縁膜を構成するための絶縁膜９
を半導体基板１の熱酸化により形成する。この絶
縁膜９は、例えば200〔Å〕程度の膜厚を有してい
る。

第７図Ａ，Ｂに示す工程の後に、MISFETの
ゲート電極、ワード線および周辺回路の半導体素
子を形成するために、全面に多結晶シリコン膜を
形成する。この多結晶シリコンに前述と同様の処
理を施し、低抵抗化する。この後に、多結晶シリ
コン膜を選択的にパターニングし、ゲート電極１
０、ワード線（WL）１１ならびに周辺回路の半
導体素子（図示していない）を形成する。ゲート
電極１０は、列方向に隣接する他のメモリセルの
ゲート電極１０と電気的に接続されており、列方
向に延在するワード線１１を構成するようになつ
ている。また、ゲート電極１０、ワード線
（WL）１１としては、モリブデン（Mo）、タン
グステン（Ｗ）、チタン（Ti）等の高融点金属
層、該高融点金属とシリコンとの化合物であるシ
リサイド層又はシリコン層とその上の高融点金属
層又は高融点金属のシリサイド層からなる２層構
造等を用いてもよい。この後に、MISFET形成
部において、ゲート電極１０を耐不純物導入のた
めのマスクとして用い、絶縁膜９を介した半導体
基板１表面近傍部に、MISFETのソース領域お
よびドレイン領域を形成するために、自己整合
（self alignment）的にn⁺型の不純物を導入する。
この導入された不純物に引き伸し拡散を施し、第
８図Ａ，Ｂに示すように、ソース領域およびドレ
イン領域となるn⁺型の半導体領域１２を形成す
る。前記半導体領域６は、一方の半導体領域１２
と電気的に接続される。これによつて、メモリセ
ルのスイツチング用トランジスタ（MISFET）
Ｑが形成される。また、前記n⁺型の不純物とし
ては、ヒ素イオン不純物を用い、絶縁膜９を透過
するようなイオン注入技術によつて導入すればよ
い。n⁺型領域の深さは0.2μｍと浅い。

第８図Ａ，Ｂに示す工程の後に、ゲート電極１
０およびワード線（WL）１１と後の工程によつ
て形成されるビツト線とを電気的に分離するため
に、全面に絶縁膜１３を形成する。この絶縁膜１
３としては、表面の起伏部を緩和し、かつ、
DRAMの電気的特性に影響を与えるナトリウム
（Na）イオンを捕獲することができるフオスフオ
シリケートガラス（PSG）膜を用いるとよい。
この後に、他方の半導体領域１２と後の工程によ
つて形成されるビツト線との接続をするために、
当該半導体領域１２上部の絶縁膜９，１３を選択
的に除去し、接続孔１４を形成する。この接続孔
１４を介して、半導体領域１２と電気的に接続
し、第９図Ａ，Ｂに示すように、行方向に延在す
るビツト線（BL）１５を形成する。このビツト
線（BL）１５は、例えばアルミニウム（Al）に
よつて形成すればよい。この後、最終保護膜とし
てPSG膜およびプラズマCVD法によるシリコン
ナイトライド膜を形成する。

これら一連の製造工程によつて、本実施例の
DRAMは完成する。

次に、本発明の実施例の具体的な動作につい
て説明する。

本実施例の動作は、第２図Ａ，Ｂを用い、所定
のメモリセルの動作について説明する。

まず、メモリセルに情報を書き込む場合におい
て説明する。メモリセルのMISFETQを構成する
ゲート電極１０に、選択的に制御電圧を印加し
て、当該MISFETQを導通（ON）させる。この
後に、接続孔１４を介して半導体領域１２と電気
的に接続されているビツト線（BL）１５に、情
報となる電圧を印加させる。これによつて、ビツ
ト線（BL）１５の情報に対応した電圧は、
MISFETQを介して第１導電プレート７に印加さ
れる。第２導電プレートとなる半導体領域４は半
導体基板１と電気的に接続され、所定の固定電位
V_SSに保持されている。すなわち、第２導電プレ
ートの電位と第１導電プレート７に印加された情
報となる電圧とに電位差があれば、それらの介在
部分である絶縁膜３に情報となる電荷が蓄積、所
謂、メモリセルの記憶用容量素子Ｃに書き込まれ
る。

メモリセルに情報を保持する場合は、メモリセ
ルの記憶用容量素子Ｃに情報を書き込んだ状態に
おいて、MISFETQを非導通（OFF）とさせれ
ばよい。

また、メモリセルの情報を読み出す場合には、
前記書き込み動作と逆の動作を行えばよい。

本実施例によれば、記憶用容量素子と
MISFETとの直列回路をメモリセルとする
DRAMにおいて、前記記憶用容量素子を構成す
る第１導電プレートを半導体基板上に形成し前記
MISFETの１つの半導体領域と電気的に接続し
て設け、絶縁膜を介して前記記憶用容量素子を構
成する第２導電プレートに半導体基板、もしく
は、半導体基板よりも高い不純物濃度を有する半
導体領域を設けることにより、情報となる電荷を
正孔によつて記憶用容量素子に蓄積することがで
きる。これによつて、反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や
周辺回路からの注入によつて生じる不要な少数キ
ヤリアによる影響を防止することができる。

また、記憶用容量素子は、α線や周辺回路から
の注入によつて生じる不要な少数キヤリアによる
影響度を考慮する必要がないために、その占有面
積を縮小することができる。これによつて、
DRAMの高集積化を可能にすることができる。

まず、本発明の実施例の具体的な構造につい
て説明する。

第１０図Ａは、本実施例の構造を説明するため
のDRAMメモリセルの要部平面図であり、第１
０図Ｂは、第１０図Ａの−切断線における断
面図である。なお、本実施例の全図において、前
記実施例と同一機能を有するものは同一符号を
付け、そのくり返しの説明は省略する。

第１０図Ａ，Ｂにおいて、３Ａは第１導電プレ
ート７を少なくとも覆うように設けられた絶縁膜
であり、記憶用容量素子を構成するためのもので
ある。この絶縁膜３Ａは、第１導電プレート７と
後述する第３の電極（以下第３導電プレートとい
う）とによつて、情報となる正孔の電荷を蓄積す
るようになつている。また、隣接するメモリセル
の第１導電プレート７間を、電気的に分離するよ
うになつている。１６はMISFETQ形成部以外の
絶縁膜３Ａ上部に設けられた第３導電プレートで
あり、記憶用容量素子を構成するためのものであ
る。この第３導電プレート１６には固定電位例え
ば基板と同電位が印加されるようになつている。
メモリセルの記憶用容量素子は、主に、第１導電
プレート７、第２導電プレートである半導体領域
４および絶縁膜３から成る容量Ｃと、第１導電プ
レート７、第３導電プレート１６および絶縁膜３
Ａから成る容量C₁との並列接続したものによつ
て構成されている。８Ａは第３導電プレート１６
を覆うように設けられた絶縁膜であり、第３導電
プレート１６とワード線（WL）１１とを電気的
に分離するためのものである。

このような、第１０図Ａ，Ｂに示したメモリセ
ルを用いて、具体的なメモリセルアレイを構成す
ると、第１１図に示すようになる。

第１１図は、本発明の実施例を説明するため
の概略的なメモリセルアレイの要部平面図であ
る。なお、第１１図は、その図面を見易くするた
めに、各導電層間に設けられるべき絶縁膜は図示
しない。

第１２図Ａおよび第１３図Ａは、本実施例の製
造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第１２
図Ｂおよび第１３図Ｂは、それぞれ１２図Ａおよ
び１３図Ａの切断線における断面図である。

前記実施例の第６図Ａ，Ｂに示す工程の後
に、記憶用容量素子を構成するために、全面に絶
縁膜３Ａを形成する。この絶縁膜３Ａは、前記絶
縁膜３と同様に、二酸化ケイ素膜、シリコンナイ
トライド膜および二酸化ケイ素膜によつて構成す
ればよい。この後に、第３導電プレートとなる多
結晶シリコン膜を、CVD法によつて全面に形成
する。多結晶シリコン膜は、例えば3000〔Å〕程
度の膜厚でよい。この多結晶シリコン膜を低抵抗
化するために前述と同様の方法でリン又はヒ素を
導入する。この後に、多結晶シリコン膜を選択的
にパターニングし、第１２図Ａ，Ｂに示すよう
に、MISFET形成部以外に複数のメモリセル共
通の第３導電プレート１６を形成する。これによ
つて、メモリセルの記憶用容量素子C₁が形成さ
れる。

第１２図Ａ，Ｂに示す工程の後に、露出されて
いる絶縁膜３Ａの主としてシリコンナイトライド
膜を耐熱処理のためのマスクとして用い、第３導
電プレートである多結晶シリコン層を熱酸化する
ことによつて、第３導電プレート１６を覆う絶縁
膜（SiO₂膜）８Ａを形成する。この後に、露出
された絶縁膜３Ａならびにその下部の絶縁膜３を
選択的に除去する。この除去された部分に、前記
実施例と同様に、第１３図Ａ，Ｂに示すよう
に、ゲート絶縁膜９を形成し、さらに、ゲート電
極１０、ワード線（WL）１１、半導体領域１２
を形成する。

第１３図Ａ，Ｂに示す工程の後に、前記実施例
と同様に、絶縁膜１３、接続孔１４、ビツト線
（BL）１５を形成すると、前記第１０図Ａ，Ｂに
示すようになる。この後、最終保護膜として
PSG膜およびプラズマCVD法によるシリコンナ
イトライド膜を形成する。

次に、本発明の実施例の具体的な動作につい
て説明する。

本実施例の動作は、第１０図Ａ，Ｂを用い、所
定のメモリセルの動作について説明する。

まず、メモリセルに情報を書き込む場合におい
て説明する。メモリセルのMISFETQを構成する
ゲート電極１０に、選択的に制御電圧を印加し
て、当該MISFETQをONさせる。この後に、接
続孔１４を通して半導体領域１２と電気的に接続
されているビツト線（BL）１５に、情報となる
電圧を印加する。これによつて、ビツト線（BL）
１５の情報となる電圧は、MISFETQを介して第
１導電プレート７に印加される。第２導電プレー
トとなる半導体領域４は半導体基板１と電気的に
接続され所定の固定電位V_SSに保持され、第３導
電プレート１６も例えば固定電位V_SSに保持され
ている。すなわち、互いに同電位である第２導電
プレートおよび第３導電プレート１６の電位と第
１導電プレート７に印加された情報となる電圧と
に電位差があれば、それらの介在部分である絶縁
膜３および絶縁膜３Ａとに情報となる電荷が蓄積
され、メモリセルの記憶用容量素子ＣおよびC₁
に書き込まれたことになる。

メモリセルに情報を保持する場合は、メモリセ
ルの記憶用容量素子ＣおよびC₁に情報を書き込
んだ情報において、MISFETQをOFFさせれば
よい。

本実施例によれば、前記実施例と同様に、α
線や周辺回路部からの注入によつて生じる不要な
少数キヤリアによる影響を防止することができ、
かつ、DRAMの高集積化を可能にすることがで
きる。

さらに、第１導電プレート上部に絶縁膜を介し
て第３導電プレートを設けることにより、第１導
電プレートと第２導電プレートとによつて蓄積さ
れる電荷量と、第１導電プレートと第３導電プレ
ートとによる電荷量とを記憶用容量素子に蓄積す
ることができる。これによつて、前記実施例に
比べて、記憶用容量素子の単位面積あたりの電荷
蓄積量をほぼ２倍に増大させることができ、より
DRAMの高集積化を可能にすることができる。

また、第１導電プレート７上部に固定電位の第
３導電プレート１６を設けることにより、電圧が
変動する制御電圧が印加されるワード線WLが、
第１連続プレート７に与える影響を防止すること
ができ、記憶用容量素子に蓄積される電荷量を安
定化させることができる。これによつて、
DRAMの書き込み、読み出し動作を安定化させ
ることができ、DRAMを高信頼化することがで
きる。

〔効果〕

(1) 記憶用容量素子とMISFETとの直列回路を
メモリセルとするDRAMにおいて、前記記憶
用容量素子を構成する第１導電プレートを前記
MISFETの１つの半導体領域と電気的に接続
して設け、絶縁膜を介して前記記憶用容量素子
を構成する第２導電プレートに半導体基板、も
しくは、半導体基板内に設けた半導体基板より
も高い不純物濃度を有する半導体領域を設ける
ことにより、情報となる電荷を蓄積領域におけ
る電荷または空乏状態の空間電荷によつて記憶
用容量素子に蓄積することができる。これによ
つて、反転層領域内に蓄積される電子を、情報
となる電荷とする必要をなくし、α線や周辺回
路部からの注入によつて生じる不要な少数キヤ
リアによる影響を防止することができる。

(2) 前記記憶用容量素子を構成する第１導電プレ
ート上部に絶縁膜を介して第３導電プレートを
設けることにより、第１導電プレートと第２導
電プレートとによつて蓄積される電荷量と、第
１導電プレートと第３導電プレートとによる電
荷量とを蓄積することができる。これによつ
て、記憶用容量素子の単位面積あたりの電荷蓄
積量を増大させることができる。

(3) 前記(1)により、記憶用容量素子は、α線や周
辺回路部からの注入によつて生じる不要な少数
キヤリアによる影響を考慮する必要がないため
に、その占有面積を縮小することができる。従
つて、DRAMの高集積化を可能にすることが
できる。

(4) 前記(1)〜(3)により、メモリセルの占有面積を
著しく縮小することができ、よりDRAMの高
集積化を可能にすることができるという相乗効
果を得ることができる。

(5) 前記記憶用容量素子を構成する第１導電プレ
ート上部に固定電位の第３導電プレートを設け
ることにより、電圧が変動する制御電圧が印加
されるワード線が、第１導電プレートに与える
影響を防止することができ、記憶用容量素子に
蓄積される電荷量を安定化させることができ
る。

(6) 前記(5)により、DRAMの書き込み、読み出
し動作を安定化させることができ、DRAMの
高信頼性を可能にすることができる。

以上、本発明者によつてなされた発明を実施例
にもとづき具体的に説明したが、本発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることはい
うまでもない。例えば、前記実施例はｐ型の半導
体基板を用いてDRAMを構成したが、ｎ型の半
導体基板にｐ型ウエル領域を設けてDRAMを構
成してもよい。また、前記実施例はｐ型の半導体
領域を第２導電プレートとして情報となる電荷を
蓄積したが、ｎ型の半導体領域を第２導電プレー
トとして情報となる電荷を蓄積してもよい。

【図面の簡単な説明】

第１図は、本発明の実施例を説明するための
DRAMのメモリセルアレイ要部を示す等価回路
図、第２図Ａは、本発明の実施例の構造を説明
するためのDRAMメモリセルの要部平面図、第
２図Ｂは、第３図Ａの−切断線における断面
図、第３図ＡおよびＢは、本発明の原理を説明す
るためのグラフ、第４図Ａ、第５図Ａ、第６図
Ａ、第７図Ａ、第８図Ａおよび第９図Ａは、本発
明の実施例の製造方法を説明するための各製造
工程におけるDRAMメモリセルの要部平面図、
第４図Ｂ、第５図Ｂ、第６図Ｂ、第７図Ｂ、第８
図Ｂおよび第９図Ｂは、それぞれの図番に対応す
るＡ図の切断線における断面図、第１０図Ａは、
本発明の実施例の構造を説明するための
DRAMメモリセルの要部平面図、第１０図Ｂは、
第１０図Ａの−切断線における断面図、第１
１図は、本発明の実施例を説明するための概略
的なメモリセルアレイの要部平面図、第１２図Ａ
および第１３図Ａは、本発明の実施例の製造方
法を説明するための各製造工程におけるDRAM
メモリセルの要部平面図、第１２図Ｂおよび第１
３図Ｂは、それぞれの図番に対応するＡ図の切断
線における断面図である。図中、１……半導体基板、２……フイールド絶
縁膜、３，３Ａ，８，８Ａ，９，１３……絶縁
膜、４……半導体領域（第２導電プレート）、５，
１４……接続孔、６，１２……半導体領域、７…
…第１導電プレート、１０……ゲート電極、１１
……ワード線（WL）、１５……ビツト線（BL）、
１６……第３導電プレート、Ｑ……MISFET、
Ｃ，C₁……記憶用容量素子である。

Claims

【特許請求の範囲】

１複数のセンスアンプと、この複数のセンスア
ンプそれぞれから延びる一対のビツトラインと、
このビツトラインと交差する複数のワードライン
と、前記ビツトラインとワードラインとの交差部
にワードラインの延在方向に沿つて一つおきに設
けられるMIS型FETとこれに接続されるMIS型
容量素子とから成る複数のメモリセルと前記メモ
リセル間を絶縁するためのフイールド絶縁膜とを
有する２交点方式のメモリセルアレイが第１導電
型の半導体基板の一主面に設けられた半導体集積
回路装置であつて、前記メモリセルのMIS型容量
素子の一方の電極は前記フイールド絶縁膜でかこ
まれた前記一主面のMIS型容量素子形成領域に前
記フイールド絶縁膜よりも薄い絶縁膜を介して形
成されかつその一端が前記MIS型FETを構成す
る一対の第２導電型の第１半導体領域の一方に電
気的に接続された第１半導体層から成り、前記
MIS型容量素子の他方の電極は前記一方の電極に
対向して前記一主面に形成された第１導電型で前
記半導体基板よりも高い不純物濃度を有する第２
半導体領域から成り、前記第１半導体層上及び前
記フイールド絶縁膜上に形成され前記MIS型
FETが形成される領域を除くように前記メモリ
セルアレイが形成される前記一主面上を覆つて形
成された第２の半導体層を有し、前記MIS型
FETのゲート電極も兼ねるワードラインは前記
一対の第２導電型の第１半導体領域間にゲート絶
縁膜を介して形成されるとともに前記メモリセル
に隣接する他のメモリセルのMIS型容量素子領域
上に前記第２の半導体層を介して延在するように
形成された第３の半導体層から成り、前記第２の
半導体層及び前記半導体基板には固定電位が印加
されることを特徴とする半導体集積回路装置。