JPH0578186B2 - - Google Patents
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- JPH0578186B2 JPH0578186B2 JP58153274A JP15327483A JPH0578186B2 JP H0578186 B2 JPH0578186 B2 JP H0578186B2 JP 58153274 A JP58153274 A JP 58153274A JP 15327483 A JP15327483 A JP 15327483A JP H0578186 B2 JPH0578186 B2 JP H0578186B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に関するもので
あり、特に、ダイナミツク型ランダムアクセスメ
モリ〔以下、DRAM(Dynamic Random A
ccess Memory)という〕に適用して有効な技
術に関するものである。
あり、特に、ダイナミツク型ランダムアクセスメ
モリ〔以下、DRAM(Dynamic Random A
ccess Memory)という〕に適用して有効な技
術に関するものである。
記憶用容量素子(コンデンサ)とスイツチング
用トランジスタとからなるメモリセルを有する
DRAMは、その蓄積できる情報量(ビツト数)
を増大させるために、および、その動作時間を向
上させるために、高集積化の傾向にある。(プレ
スジヤーナル発行の雑誌「Semiconductor
World」1982.12、P.31〜P.36)。前記記憶用容量
素子は、MIS(Metal Insulator S
emiconductor)型の容量素子からなり、具体的
には、半導体基板と、その上部に設けられた絶縁
膜と、該絶縁膜上部に設けられた所定の電圧が印
加される容量電極とによつて構成されている。ま
た、前記スイツチング用トランジスタは、具体的
には、半導体基板に互いに離隔して設けられたソ
ース領域およびドレイン領域と、該ソース領域お
よびドレイン領域間の半導体基板上に絶縁膜を介
して設けられたゲート電極とからなる絶縁ゲート
型電界効果トランジスタ(以下、MISFETとい
う)によつて構成されている。
用トランジスタとからなるメモリセルを有する
DRAMは、その蓄積できる情報量(ビツト数)
を増大させるために、および、その動作時間を向
上させるために、高集積化の傾向にある。(プレ
スジヤーナル発行の雑誌「Semiconductor
World」1982.12、P.31〜P.36)。前記記憶用容量
素子は、MIS(Metal Insulator S
emiconductor)型の容量素子からなり、具体的
には、半導体基板と、その上部に設けられた絶縁
膜と、該絶縁膜上部に設けられた所定の電圧が印
加される容量電極とによつて構成されている。ま
た、前記スイツチング用トランジスタは、具体的
には、半導体基板に互いに離隔して設けられたソ
ース領域およびドレイン領域と、該ソース領域お
よびドレイン領域間の半導体基板上に絶縁膜を介
して設けられたゲート電極とからなる絶縁ゲート
型電界効果トランジスタ(以下、MISFETとい
う)によつて構成されている。
このような、メモリセルは、“1”、“0”の情
報に対応した量の電荷が、所定の電圧が印加され
た容量電極下部の半導体基板内に形成される空乏
領域あるいは反転領域に蓄積される。
報に対応した量の電荷が、所定の電圧が印加され
た容量電極下部の半導体基板内に形成される空乏
領域あるいは反転領域に蓄積される。
かかる技術において、本発明者は、空乏領域お
よび反転領域に情報となる電荷を蓄積してなるメ
モリセルを備えたDRAMでは、以下の理由で高
集積化に対処することができないであろうと推測
している。その主なる原因は、アルフア線(以
下、α線という)により生じる不要な少数キヤリ
アあるいは周辺回路部などから注入された不要な
少数キヤリアの影響度が増大することによる。メ
モリセルの記憶用容量素子は、再書き込み(リフ
レツシユ)動作頻度を低減して情報の読み出しお
よび書き込み動作時間を向上させるように、所定
の容量値を持つことが要求される。高集積化が進
展すればそれにともない容量値が小さくなる。こ
の容量値とはつまり容量電極下部に形成される空
乏領域内または反転領域内に蓄積される電荷蓄積
量であり、これのα線や周辺回路部などからの注
入により生じる不要は少数キヤリアによつて電荷
蓄積量の変動の度合が増大する。このために、
DRAMの誤動作あるいはソフトエラーが誘発さ
れる。
よび反転領域に情報となる電荷を蓄積してなるメ
モリセルを備えたDRAMでは、以下の理由で高
集積化に対処することができないであろうと推測
している。その主なる原因は、アルフア線(以
下、α線という)により生じる不要な少数キヤリ
アあるいは周辺回路部などから注入された不要な
少数キヤリアの影響度が増大することによる。メ
モリセルの記憶用容量素子は、再書き込み(リフ
レツシユ)動作頻度を低減して情報の読み出しお
よび書き込み動作時間を向上させるように、所定
の容量値を持つことが要求される。高集積化が進
展すればそれにともない容量値が小さくなる。こ
の容量値とはつまり容量電極下部に形成される空
乏領域内または反転領域内に蓄積される電荷蓄積
量であり、これのα線や周辺回路部などからの注
入により生じる不要は少数キヤリアによつて電荷
蓄積量の変動の度合が増大する。このために、
DRAMの誤動作あるいはソフトエラーが誘発さ
れる。
本発明の目的は、高集積化が可能なDRAMを
提供することにある。
提供することにある。
また、本発明の他の目的は、記憶用容量素子に
おけるα線や周辺回路部からの注入によつて生じ
る不要な少数キヤリアの影響度を低減することが
可能なDRAMを提供することにある。
おけるα線や周辺回路部からの注入によつて生じ
る不要な少数キヤリアの影響度を低減することが
可能なDRAMを提供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面からあきら
かになるであろう。
徴は、本明細書の記述および添付図面からあきら
かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、記憶用容量素子とスイツチング用ト
ランジスタのMISFETとからなるメモリセルを
有するDRAMにおいて、前記記憶用容量素子を
構成する半導体基板上に形成した第1の電極を前
記MISFETの1つの半導体領域と電気的に接続
し、前記記憶用容量素子を構成する第2の電極に
半導体基板を用いることによつて、前記記憶用容
量素子に情報となる電荷を蓄積し、空乏領域の幅
を狭くするかまたはなくし、かつ反転領域を生じ
ないようにすることによりα線や周辺回路部から
の注入によつて生じる不要な少数キヤリアの影響
度を低減し、高集積化を達成するものである。
ランジスタのMISFETとからなるメモリセルを
有するDRAMにおいて、前記記憶用容量素子を
構成する半導体基板上に形成した第1の電極を前
記MISFETの1つの半導体領域と電気的に接続
し、前記記憶用容量素子を構成する第2の電極に
半導体基板を用いることによつて、前記記憶用容
量素子に情報となる電荷を蓄積し、空乏領域の幅
を狭くするかまたはなくし、かつ反転領域を生じ
ないようにすることによりα線や周辺回路部から
の注入によつて生じる不要な少数キヤリアの影響
度を低減し、高集積化を達成するものである。
以下、本発明の構成について、実施例とともに
詳細に説明する。
詳細に説明する。
実施例
本実施例は、DRAMのメモリセルについて、
その構造ならびにその製造方法について説明す
る。
その構造ならびにその製造方法について説明す
る。
第1図は、本発明の実施例を説明するための
DRAMのメモリセルアレイ要部を示す等価回路
図である。
DRAMのメモリセルアレイ要部を示す等価回路
図である。
第1図において、SA1,SA2……はセンスアン
プであり、後述する所定のメモリセルと所定のダ
ミーセルとの間の微小な電位差を増幅するための
ものである。BL11,BL12はセンスアンプSA1の
一側端から行方向に延在するビツト線である。
BL21,BL22はセンスアンプSA2の一側端から行
方向に延在するビツト線である。これらのビツト
線BLは、情報となる電荷を伝達するためのもの
である。WL1,WL2は列方向に延在するワード
線であり、後述するダミーセルのスイツチング用
MISFETを構成する所定のゲート電極に接続し、
当該MISFETのON、OFF動作をさせるためのも
のである。WL3,WL4は列方向に延在するワー
ド線であり、後述するメモリセルのスイツチング
用MISFETを構成する所定のゲート電極に接続
し、当該MISFETのON、OFF動作をさせるため
のものである。M11,M12,M21,M22,……は
メモリセルであり、情報となる電荷を保持するよ
うになつている。メモリセルM11,M12,M21,
M22は、その一端が所定のビツト線BLに接続さ
れゲート電極が所定のワード線WLに接続された
MISFETQ11,Q12,Q21,Q22……と、該
MISFETQ11,Q12,Q21,Q22……の他端にその
一端が接続され、かつ、他端が接地電位(OV)
又は基板バイアス電位(−2.5V)等の固定電位
VSS端子に接続された容量部C11,C12,C21,C22
……とによつて構成されている。D11,D12,
D21,D22……はダミーセルであり、メモリセル
Mの情報である“1”、“0”を判断し得るような
電荷を保持するようになつている。ダミーセル
D11,D12,D21,D22は、その一端が所定のビツ
ト線BLに接続されゲート電極が所定のワード線
WLに接続されたMISFETQD11,QD12,QD21,
QD22……と、該MISFETQD11,QD12,QD21,QD22
……の他端にその一端が接続され、かつ、他端が
固定電位VSS端子に接続された容量部CD11,CD12,
CD21,CD22と、該容量部CD11,CD12,CD21,CD22に
蓄積された電荷をクリアするためのクリア用
MISFETCQとによつて構成されている。φDはク
リア用MISFETCQのゲート電極と接続するよう
になつている端子である。
プであり、後述する所定のメモリセルと所定のダ
ミーセルとの間の微小な電位差を増幅するための
ものである。BL11,BL12はセンスアンプSA1の
一側端から行方向に延在するビツト線である。
BL21,BL22はセンスアンプSA2の一側端から行
方向に延在するビツト線である。これらのビツト
線BLは、情報となる電荷を伝達するためのもの
である。WL1,WL2は列方向に延在するワード
線であり、後述するダミーセルのスイツチング用
MISFETを構成する所定のゲート電極に接続し、
当該MISFETのON、OFF動作をさせるためのも
のである。WL3,WL4は列方向に延在するワー
ド線であり、後述するメモリセルのスイツチング
用MISFETを構成する所定のゲート電極に接続
し、当該MISFETのON、OFF動作をさせるため
のものである。M11,M12,M21,M22,……は
メモリセルであり、情報となる電荷を保持するよ
うになつている。メモリセルM11,M12,M21,
M22は、その一端が所定のビツト線BLに接続さ
れゲート電極が所定のワード線WLに接続された
MISFETQ11,Q12,Q21,Q22……と、該
MISFETQ11,Q12,Q21,Q22……の他端にその
一端が接続され、かつ、他端が接地電位(OV)
又は基板バイアス電位(−2.5V)等の固定電位
VSS端子に接続された容量部C11,C12,C21,C22
……とによつて構成されている。D11,D12,
D21,D22……はダミーセルであり、メモリセル
Mの情報である“1”、“0”を判断し得るような
電荷を保持するようになつている。ダミーセル
D11,D12,D21,D22は、その一端が所定のビツ
ト線BLに接続されゲート電極が所定のワード線
WLに接続されたMISFETQD11,QD12,QD21,
QD22……と、該MISFETQD11,QD12,QD21,QD22
……の他端にその一端が接続され、かつ、他端が
固定電位VSS端子に接続された容量部CD11,CD12,
CD21,CD22と、該容量部CD11,CD12,CD21,CD22に
蓄積された電荷をクリアするためのクリア用
MISFETCQとによつて構成されている。φDはク
リア用MISFETCQのゲート電極と接続するよう
になつている端子である。
次に、本発明の実施例の具体的な構造につい
て説明する。
て説明する。
第2図Aは、本実施例の構造を説明するための
DRAMメモリセルの要部平面図であり、第2図
Bは、第2図Aの−切断線における断面図で
ある。なお、本実施例の全図において、同一機能
を有するものは同一符号を付け、そのくり返しの
説明は省略する。
DRAMメモリセルの要部平面図であり、第2図
Bは、第2図Aの−切断線における断面図で
ある。なお、本実施例の全図において、同一機能
を有するものは同一符号を付け、そのくり返しの
説明は省略する。
第2図A,Bにおいて、1はp-型の半導体基
板であり、DRAMを構成するためのものである。
2はメモリセル間および周辺回路(図示していな
い)、例えばアドレス選択回路、読み出し回路、
書き込み回路等を構成する半導体素子の間に位置
するよう半導体基板1主面部に設けられたフイー
ルド絶縁膜であり、それらを電気的に分離するた
めのものである。メモリセルは、一対のパターン
でフイールド絶縁膜2によつてその周囲を囲ま
れ、規定されている。3は少なくとも記憶用容量
素子形成部の半導体基板1主面部に設けられた絶
縁膜であり、記憶用容量素子の誘電体を構成する
ためのものである。この絶縁膜3を挟んで後述す
る容量素子の第1の電極(以下第1導電プレート
という)と容量素子の第2の電極(以下第2導電
プレートという)とによつて、情報となる例えば
正孔の電荷を蓄積するようになつている。4は記
憶用容量素子形成部の半導体基板1表面近傍部に
設けられた第2導電プレートとなるp+型半導体
領域であり、記憶用容量素子Cを構成するための
ものである。p+型半導体領域4は、絶縁膜3を
挾んで容量素子に蓄積される正孔の電荷または空
乏層電荷をできるだけ多く得るために、後述する
第1導電プレートに印加される動作電圧よりも高
いしきい値電圧を半導体基板1表面近傍部に設け
るためのものである。なお、本実施例において
は、積極的に半導体領域4を設けてある。しか
し、半導体基板1自体を第2導電プレートとして
もよい。このときは絶縁膜3の膜厚、材質や半導
体基板1表面近傍部のしきい値電圧または第1導
電プレートに印加される動作電圧等を抑制し、情
報となる正孔の電荷を蓄積するのがよい。また
p+型半導体領域9とn+型半導体領域4とは図示
のように離間して設けるのが望ましい。5は接続
孔であり、後述する第1導電プレートと
MISFETQの一方の半導体領域とを電気的に接続
するためのものである。6は接続孔5部の半導体
基板1表面近傍に設けられたn+型の半導体領域
であり、後述する第1導電プレートとMISFETQ
の一方の半導体領域とを電気的に接続するための
ものである。7は各メモリセルごとに独立して記
憶用容量素子形成部の絶縁膜3上部に設けられ、
かつ、その一端部が接続孔5および半導体領域6
を介して後述するMISFETQの一方の半導体領域
12と電気的に接続して設けられた第1導電プレ
ートであり、記憶用容量素子Cを構成するための
ものである。メモリセルの記憶用容量素子Cは、
主に、第1導電プレート7、第2導電プレートで
ある半導体領域4および絶縁膜3とによつて、構
成されている。8は第1導電プレート7を覆うよ
うに設けられた絶縁膜であり、第1導電プレート
7と後述するワード線とを電気的に分離するため
のものである。9はMISFET形成部の半導体基
板1主面部に設けられた絶縁膜であり、主として
ゲート絶縁膜を構成するためのものである。10
は所定の絶縁膜3上部に設けられたゲート電極で
あり、MISFETQを構成するためのものである。
11は列方向に隣接するメモリセルのゲート電極
10と電気的に接続し、かつ、ゲート電極10と
一体化して列方向に延在するように設けられたワ
ード線(WL)であり、後述するMISFETをON、
OFF(スイツチング動作)させるためのものであ
る。12はゲート電極10両側部の半導体基板1
表面近傍部に設けられたn+型の半導体領域であ
り、ソース領域およびドレイン領域となつて
MISFETQを構成するためのものである。スイツ
チング用トランジスタ、すなわち、MISFETQ
は、ゲート電極10、半導体領域12および絶縁
膜9とによつて、構成されている。一方の半導体
領域12は、半導体領域6と電気的に接続されて
おり、前述したように、第1導電プレート7と電
気的に接続されている。13は全面を覆うように
設けられた絶縁膜であり、ゲート電極10および
ワード線(WL)11と後述するビツト線とを電
気的に分離するためのものである。14は他方の
半導体領域12上部の絶縁膜9,13を選択的に
除去して設けられた接続孔であり、当該半導体領
域12と後述するビツト線とを電気的に接続する
ためのものである。15は接続孔14を介して半
導体領域12と電気的に接続され、行方向に延在
して設けられたビツト線(BL)であり、情報と
なる電圧を伝達するためのものである。
板であり、DRAMを構成するためのものである。
2はメモリセル間および周辺回路(図示していな
い)、例えばアドレス選択回路、読み出し回路、
書き込み回路等を構成する半導体素子の間に位置
するよう半導体基板1主面部に設けられたフイー
ルド絶縁膜であり、それらを電気的に分離するた
めのものである。メモリセルは、一対のパターン
でフイールド絶縁膜2によつてその周囲を囲ま
れ、規定されている。3は少なくとも記憶用容量
素子形成部の半導体基板1主面部に設けられた絶
縁膜であり、記憶用容量素子の誘電体を構成する
ためのものである。この絶縁膜3を挟んで後述す
る容量素子の第1の電極(以下第1導電プレート
という)と容量素子の第2の電極(以下第2導電
プレートという)とによつて、情報となる例えば
正孔の電荷を蓄積するようになつている。4は記
憶用容量素子形成部の半導体基板1表面近傍部に
設けられた第2導電プレートとなるp+型半導体
領域であり、記憶用容量素子Cを構成するための
ものである。p+型半導体領域4は、絶縁膜3を
挾んで容量素子に蓄積される正孔の電荷または空
乏層電荷をできるだけ多く得るために、後述する
第1導電プレートに印加される動作電圧よりも高
いしきい値電圧を半導体基板1表面近傍部に設け
るためのものである。なお、本実施例において
は、積極的に半導体領域4を設けてある。しか
し、半導体基板1自体を第2導電プレートとして
もよい。このときは絶縁膜3の膜厚、材質や半導
体基板1表面近傍部のしきい値電圧または第1導
電プレートに印加される動作電圧等を抑制し、情
報となる正孔の電荷を蓄積するのがよい。また
p+型半導体領域9とn+型半導体領域4とは図示
のように離間して設けるのが望ましい。5は接続
孔であり、後述する第1導電プレートと
MISFETQの一方の半導体領域とを電気的に接続
するためのものである。6は接続孔5部の半導体
基板1表面近傍に設けられたn+型の半導体領域
であり、後述する第1導電プレートとMISFETQ
の一方の半導体領域とを電気的に接続するための
ものである。7は各メモリセルごとに独立して記
憶用容量素子形成部の絶縁膜3上部に設けられ、
かつ、その一端部が接続孔5および半導体領域6
を介して後述するMISFETQの一方の半導体領域
12と電気的に接続して設けられた第1導電プレ
ートであり、記憶用容量素子Cを構成するための
ものである。メモリセルの記憶用容量素子Cは、
主に、第1導電プレート7、第2導電プレートで
ある半導体領域4および絶縁膜3とによつて、構
成されている。8は第1導電プレート7を覆うよ
うに設けられた絶縁膜であり、第1導電プレート
7と後述するワード線とを電気的に分離するため
のものである。9はMISFET形成部の半導体基
板1主面部に設けられた絶縁膜であり、主として
ゲート絶縁膜を構成するためのものである。10
は所定の絶縁膜3上部に設けられたゲート電極で
あり、MISFETQを構成するためのものである。
11は列方向に隣接するメモリセルのゲート電極
10と電気的に接続し、かつ、ゲート電極10と
一体化して列方向に延在するように設けられたワ
ード線(WL)であり、後述するMISFETをON、
OFF(スイツチング動作)させるためのものであ
る。12はゲート電極10両側部の半導体基板1
表面近傍部に設けられたn+型の半導体領域であ
り、ソース領域およびドレイン領域となつて
MISFETQを構成するためのものである。スイツ
チング用トランジスタ、すなわち、MISFETQ
は、ゲート電極10、半導体領域12および絶縁
膜9とによつて、構成されている。一方の半導体
領域12は、半導体領域6と電気的に接続されて
おり、前述したように、第1導電プレート7と電
気的に接続されている。13は全面を覆うように
設けられた絶縁膜であり、ゲート電極10および
ワード線(WL)11と後述するビツト線とを電
気的に分離するためのものである。14は他方の
半導体領域12上部の絶縁膜9,13を選択的に
除去して設けられた接続孔であり、当該半導体領
域12と後述するビツト線とを電気的に接続する
ためのものである。15は接続孔14を介して半
導体領域12と電気的に接続され、行方向に延在
して設けられたビツト線(BL)であり、情報と
なる電圧を伝達するためのものである。
次に、上述の構成を有する本発明による
DRAMの原理について、説明する。
DRAMの原理について、説明する。
第3図AおよびBは本発明の原理を説明するた
めのグラフである。第3図Aにおいて横軸は、
MIS型の記憶用容量素子の2つの容量電極間に印
加される電圧値VP〔V〕を示してある。縦軸は、
容量電極に印加された電圧によつて、その下部の
p型半導体領域表面近傍に保持される単位面積あ
たりの電荷濃度QSC〔個/cm2〕を示したものであ
る。縦軸は対数目盛である。図ではp型シリコン
半導体基板の例を示しているので、前記表面近傍
に誘起される電荷は容量電極間電圧VP>VFBでは
負電荷、VP<VFBでは正電荷である。ここで、
VFBはフラツトバンド電圧である。負電荷は電子
又はアクセプタ不純物、正電荷は正孔よりなる。
めのグラフである。第3図Aにおいて横軸は、
MIS型の記憶用容量素子の2つの容量電極間に印
加される電圧値VP〔V〕を示してある。縦軸は、
容量電極に印加された電圧によつて、その下部の
p型半導体領域表面近傍に保持される単位面積あ
たりの電荷濃度QSC〔個/cm2〕を示したものであ
る。縦軸は対数目盛である。図ではp型シリコン
半導体基板の例を示しているので、前記表面近傍
に誘起される電荷は容量電極間電圧VP>VFBでは
負電荷、VP<VFBでは正電荷である。ここで、
VFBはフラツトバンド電圧である。負電荷は電子
又はアクセプタ不純物、正電荷は正孔よりなる。
第3図Aは、情報として蓄積される電荷として
主に空乏領域中の空間電荷の正孔を利用する場合
について示している。これは第2図A,Bに示し
た半導体領域4がある場合に対応する。
主に空乏領域中の空間電荷の正孔を利用する場合
について示している。これは第2図A,Bに示し
た半導体領域4がある場合に対応する。
本発明の理解を容易にするために、第3図Aに
おいて、まず従来のDRAMの原理について述べ
る。
おいて、まず従来のDRAMの原理について述べ
る。
カーブa,bおよびcは従来のDRAMにおけ
る電圧VPと表面近傍の電荷濃度QSCの関係を示
す。図において、hは蓄積層が形成される蓄積領
域であり、kは空乏領域であり、mは反転層が形
成される反転領域である。図ではカーブa,bお
よびcは記憶容量素子における半導体基板表面近
傍部のしきい値電圧(Vth)を−0.2V程度にした
ときの電子およびアクセプタ不純物の数(負電荷
数)nあるいは正孔の数pを示すものである。カ
ーブaは蓄積領域hにおける正孔数pを示しp≒
|COX/q(VP−VFB)|……(1)で示される。カー
ブcは反転領域mにおける電子とアクセプタ不純
物数nを示しn≒COX/q(VP−Vth)|……(2)で
示される。ここでCOXは容量素子の誘電体として
の絶縁膜の厚さである。カーブbは、反転領域に
ありながら、反転層ができない状態(深い空乏状
態)において現われるアクセプタ不純物数を示し
QSC∝√P−FBで近似的に示される。以上によ
り、カーブa,bおよびcの要部における表面電
荷濃度QSCを求めると、電圧VP=Vthのとき表面
負電荷濃度QIF=1×1011〔個/cm2〕、電圧VP=0
のときの表面負電荷濃度QIO=2.2×1011〔個/cm2〕
となる。
る電圧VPと表面近傍の電荷濃度QSCの関係を示
す。図において、hは蓄積層が形成される蓄積領
域であり、kは空乏領域であり、mは反転層が形
成される反転領域である。図ではカーブa,bお
よびcは記憶容量素子における半導体基板表面近
傍部のしきい値電圧(Vth)を−0.2V程度にした
ときの電子およびアクセプタ不純物の数(負電荷
数)nあるいは正孔の数pを示すものである。カ
ーブaは蓄積領域hにおける正孔数pを示しp≒
|COX/q(VP−VFB)|……(1)で示される。カー
ブcは反転領域mにおける電子とアクセプタ不純
物数nを示しn≒COX/q(VP−Vth)|……(2)で
示される。ここでCOXは容量素子の誘電体として
の絶縁膜の厚さである。カーブbは、反転領域に
ありながら、反転層ができない状態(深い空乏状
態)において現われるアクセプタ不純物数を示し
QSC∝√P−FBで近似的に示される。以上によ
り、カーブa,bおよびcの要部における表面電
荷濃度QSCを求めると、電圧VP=Vthのとき表面
負電荷濃度QIF=1×1011〔個/cm2〕、電圧VP=0
のときの表面負電荷濃度QIO=2.2×1011〔個/cm2〕
となる。
従来のDRAMメモリセルの記憶用容量素子は、
その情報となる電荷を、反転領域mにおける電子
としていた。すなわち、一定の電圧、例えば5
〔V〕程度の電圧を容量電極に印加し、動作域を
反転領域mとする。その上で、外部から電荷を供
給して反転層を形成したとき(カーブcの状態)
の電荷量QILと、外部から電荷を供給せずに深い
空乏状態(カーブbの状態)の電荷量QIHとを情
報に応じて形成する。電荷量QILは例えば信号
“0”(すなわち“L”)に、電荷量QIHは信号
“1”(すなわち“H”)に対応させ、2つの状態
の電荷量の差△QI=QIL−QIH=5.3×1012〔個/cm2〕
を利用して信号を読出していた。
その情報となる電荷を、反転領域mにおける電子
としていた。すなわち、一定の電圧、例えば5
〔V〕程度の電圧を容量電極に印加し、動作域を
反転領域mとする。その上で、外部から電荷を供
給して反転層を形成したとき(カーブcの状態)
の電荷量QILと、外部から電荷を供給せずに深い
空乏状態(カーブbの状態)の電荷量QIHとを情
報に応じて形成する。電荷量QILは例えば信号
“0”(すなわち“L”)に、電荷量QIHは信号
“1”(すなわち“H”)に対応させ、2つの状態
の電荷量の差△QI=QIL−QIH=5.3×1012〔個/cm2〕
を利用して信号を読出していた。
これに対して、本発明のDRAMメモリセルの
記憶容量素子は、その情報となる電荷を少なくと
も空乏領域における空間電荷とすることである。
すなわち、本発明のDRAMは、反転層を利用し
ないところに特徴がある。
記憶容量素子は、その情報となる電荷を少なくと
も空乏領域における空間電荷とすることである。
すなわち、本発明のDRAMは、反転層を利用し
ないところに特徴がある。
カーブdおよびeは本発明のDRAMにおける
容量電極の電圧(第1導電プレートの電圧)VP
と半導体領域4の表面近傍の電荷濃度QSCの関係
を示す。カーブdはカーブaを電圧VPの負の方
向(図中左方向)へ移動したものに近似である。
カーブeは、反転状態ではなく、空乏層中に現わ
れる空間電荷の量を示す。フラツトバンド電圧は
従来のVFBI=−0.9〔V〕からVFBD=−1.2〔V〕に
している。フラツトバンド電圧を殆んど変化させ
ずに、空乏状態での空間電荷量を増やすために、
p+型半導体領域4を形成している。具体的には
p-型基板1の不純物濃度1.5×1015〔個/cm3〕から
1.5×1019〔個/cm3〕にまで不純物濃度を高めてい
る。これによつて、読出し電荷量を大きくしてい
る。蓄積領域h、空乏領域kおよび反転領域mを
つく電圧の範囲も同様に変化する。
容量電極の電圧(第1導電プレートの電圧)VP
と半導体領域4の表面近傍の電荷濃度QSCの関係
を示す。カーブdはカーブaを電圧VPの負の方
向(図中左方向)へ移動したものに近似である。
カーブeは、反転状態ではなく、空乏層中に現わ
れる空間電荷の量を示す。フラツトバンド電圧は
従来のVFBI=−0.9〔V〕からVFBD=−1.2〔V〕に
している。フラツトバンド電圧を殆んど変化させ
ずに、空乏状態での空間電荷量を増やすために、
p+型半導体領域4を形成している。具体的には
p-型基板1の不純物濃度1.5×1015〔個/cm3〕から
1.5×1019〔個/cm3〕にまで不純物濃度を高めてい
る。これによつて、読出し電荷量を大きくしてい
る。蓄積領域h、空乏領域kおよび反転領域mを
つく電圧の範囲も同様に変化する。
以上のように、VPとQSCの関係を変化させるこ
とによつて、空乏領域の空間電荷を有効に利用で
きるようにしている。すなわち、容量電極である
第1導電プレート7に、情報に応じてVP=0
〔V〕又は5〔V〕を印加すると、蓄積される情報
としての電荷量はカーブeに従つて変化する。つ
まり、反転層は形成されず、深い空乏状態とな
る。これにより、VP=0〔V〕のときの電荷量
QDL、又はVP=5〔V〕のときの電荷量QDHが蓄積
される。電荷量QDLは例えば信号“0”に、電荷
量QDHは信号“1”に対応する。2つの電荷量の
差△QD=QDH−QDL=5.6×1012〔個/cm2〕を利用す
ればメモリセルに1ビツトの情報を蓄えられる。
この電荷量は前述の従来のDRAMのメモリセル
と同等又はそれ以上の電荷量となつている。この
ように反転層を利用せずに十分な電荷量が得られ
る。
とによつて、空乏領域の空間電荷を有効に利用で
きるようにしている。すなわち、容量電極である
第1導電プレート7に、情報に応じてVP=0
〔V〕又は5〔V〕を印加すると、蓄積される情報
としての電荷量はカーブeに従つて変化する。つ
まり、反転層は形成されず、深い空乏状態とな
る。これにより、VP=0〔V〕のときの電荷量
QDL、又はVP=5〔V〕のときの電荷量QDHが蓄積
される。電荷量QDLは例えば信号“0”に、電荷
量QDHは信号“1”に対応する。2つの電荷量の
差△QD=QDH−QDL=5.6×1012〔個/cm2〕を利用す
ればメモリセルに1ビツトの情報を蓄えられる。
この電荷量は前述の従来のDRAMのメモリセル
と同等又はそれ以上の電荷量となつている。この
ように反転層を利用せずに十分な電荷量が得られ
る。
第3図Bは、情報として蓄積される電荷とし
て、主に蓄積領域中の蓄積状態の正孔を利用する
場合について示している。これは、第2図A,B
程に深いp+型半導体領域を形成する場合ではな
く、極めて浅いp+型イオン打込み領域を形成し
た場合に対応する。すなわち、イオン打込みされ
たボロンイオンが、見かけ上界面電荷として働く
ように浅く打込んだ場合の例である。なお、第3
図Aと同一部分は同一符号で示し、その説明を省
略する。
て、主に蓄積領域中の蓄積状態の正孔を利用する
場合について示している。これは、第2図A,B
程に深いp+型半導体領域を形成する場合ではな
く、極めて浅いp+型イオン打込み領域を形成し
た場合に対応する。すなわち、イオン打込みされ
たボロンイオンが、見かけ上界面電荷として働く
ように浅く打込んだ場合の例である。なお、第3
図Aと同一部分は同一符号で示し、その説明を省
略する。
カーブfおよびgは、夫々、カーブaおよびb
を電圧VPの正の方向(図中右方向)へ一定値だ
け移動させたものに近似のカーブである。具体的
には、フラツトバンド電圧を従来のVFBI=−0.9
〔V〕からVFBA=+5.2〔V〕にまで高めている。
このために、ボロンイオンを極く浅く打込んで界
面電荷を増やしている。蓄積領域h、空乏領域k
および反転領域mをつくる電圧VPの範囲は、フ
ラツトバンド電圧の変化分だけ同様に変化する。
を電圧VPの正の方向(図中右方向)へ一定値だ
け移動させたものに近似のカーブである。具体的
には、フラツトバンド電圧を従来のVFBI=−0.9
〔V〕からVFBA=+5.2〔V〕にまで高めている。
このために、ボロンイオンを極く浅く打込んで界
面電荷を増やしている。蓄積領域h、空乏領域k
および反転領域mをつくる電圧VPの範囲は、フ
ラツトバンド電圧の変化分だけ同様に変化する。
以上のように、VPとQSCとの関係を変化させる
ことによつて、蓄積状態の正孔を有効に利用でき
るようにしている。すなわち、容量電極である第
1導電プレート7に、情報に応じてVP=0〔V〕
又は5.2〔V〕を印加すると、蓄積される情報とし
ての電荷量はカーブfおよびgに従つて変化す
る。つまり、反転領域は利用されない。VP=0
〔V〕のときは電荷量QALが、VP=5〔V〕のとき
は電荷量QAHが蓄積される。電荷量QALは例えば
信号“0”に、電荷量QAHは信号“1”に対応す
る。2つの電荷量の差△QA=△QAL−△QAHは従
来の電荷量△QI以上である。このように、反転
層を利用せずに十分な電荷量が得られる。電荷量
QALは蓄積状態の正孔によつて、電荷量QAHは空
乏領域中の空間電荷によつて保持される。なお、
QALに対しQAHの電荷の符号は正負が逆であるが
何らさしつかえなく、電荷量の差は△QAで示さ
れる。また、VP=5〔V〕であるとき、QAHは図
中VFBAの左側の蓄積状態の正孔によつて保持さ
れることになる。カーブfおよびgは不純物イオ
ンのドーズ量によつて制御しうる。この例では、
第3図Aの場合と同一のドーズ量である。
ことによつて、蓄積状態の正孔を有効に利用でき
るようにしている。すなわち、容量電極である第
1導電プレート7に、情報に応じてVP=0〔V〕
又は5.2〔V〕を印加すると、蓄積される情報とし
ての電荷量はカーブfおよびgに従つて変化す
る。つまり、反転領域は利用されない。VP=0
〔V〕のときは電荷量QALが、VP=5〔V〕のとき
は電荷量QAHが蓄積される。電荷量QALは例えば
信号“0”に、電荷量QAHは信号“1”に対応す
る。2つの電荷量の差△QA=△QAL−△QAHは従
来の電荷量△QI以上である。このように、反転
層を利用せずに十分な電荷量が得られる。電荷量
QALは蓄積状態の正孔によつて、電荷量QAHは空
乏領域中の空間電荷によつて保持される。なお、
QALに対しQAHの電荷の符号は正負が逆であるが
何らさしつかえなく、電荷量の差は△QAで示さ
れる。また、VP=5〔V〕であるとき、QAHは図
中VFBAの左側の蓄積状態の正孔によつて保持さ
れることになる。カーブfおよびgは不純物イオ
ンのドーズ量によつて制御しうる。この例では、
第3図Aの場合と同一のドーズ量である。
第3図A,Bに示した原理の他に、これら2つ
を合わせた使い方のDRAMも可能である。界面
電荷量を何らかの方法で増加してやると同時に、
空乏領域の空間電荷量をも増やしてやることもで
きる。また、n型半導体基板を用いた場合も同様
である。この場合、情報となる電荷は蓄積状態の
電子又は空乏状態のドナーからなる空間電荷であ
る。
を合わせた使い方のDRAMも可能である。界面
電荷量を何らかの方法で増加してやると同時に、
空乏領域の空間電荷量をも増やしてやることもで
きる。また、n型半導体基板を用いた場合も同様
である。この場合、情報となる電荷は蓄積状態の
電子又は空乏状態のドナーからなる空間電荷であ
る。
次に、本発明の実施例の具体的な製造方法に
ついて説明する。
ついて説明する。
第4図〜第9図の各図においてAは、本実施例
の製造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第4図
〜第9図の各図のBは、それぞれの図番に対応す
るAの切断線における断面図である。
の製造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第4図
〜第9図の各図のBは、それぞれの図番に対応す
るAの切断線における断面図である。
まず、DRAMを構成するために、単結晶シリ
コン(Si)からなるp-型半導体基板1を用意す
る。この半導体基板1に、第4図A,Bに示すよ
うに、隣接するメモリセル間および周辺回路、例
えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子間(図示していな
い)を電気的に分離するための厚いフイールド絶
縁膜(SiO2膜)2を形成する。このフイールド
絶縁膜2は、周知のシリコン基板をシリコン窒化
膜(シリコンナイトライド膜)をマスクとして用
いて選択的に熱酸化する技術によつて形成すれば
よい。
コン(Si)からなるp-型半導体基板1を用意す
る。この半導体基板1に、第4図A,Bに示すよ
うに、隣接するメモリセル間および周辺回路、例
えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子間(図示していな
い)を電気的に分離するための厚いフイールド絶
縁膜(SiO2膜)2を形成する。このフイールド
絶縁膜2は、周知のシリコン基板をシリコン窒化
膜(シリコンナイトライド膜)をマスクとして用
いて選択的に熱酸化する技術によつて形成すれば
よい。
第4図A,Bに示す工程の後に、記憶用容量素
子を構成するために、全面に絶縁膜3を形成す
る。この絶縁膜3としては化学的気相反応法(以
下CVD法という)によるその比誘電率が7〜8
と高い例えば150〔Å〕程度の膜厚を有するシリコ
ンナイトライド(Si3N4)膜と、該シリコンナイ
トライド膜と半導体基板1との応力を緩和するた
めにシリコンナイトライド膜下部に設ける例えば
80〔Å〕程度の膜厚を有する第1の二酸化ケイ素
(SiO2)膜と、前記シリコンナイトライド膜のピ
ンホールを除去するために、シリコンナイトライ
ド膜上部に設ける例えば30〔Å〕程度の膜厚を有
する第2の二酸化ケイ素膜とによつて構成された
ものを用いればよい。第1および第2のSiO2膜
は、夫々、半導体基板およびシリコンナイトライ
ド膜の表面の熱酸化によつて形成すればよい。こ
の後に、第5図A,Bに示すように、メモリセル
の記憶用容量素子形成部の半導体基板1表面近傍
部に、記憶用容量素子の第2導電プレートとなる
p+型の半導体領域4を選択的に形成する。この
半導体領域4は、第3図を用いて説明したように
記憶用容量素子形成部において、記憶用容量素子
に蓄積される情報となる正孔の電荷量または空乏
層電荷量をより多く得るために、または後述する
第1導電プレートに印加される動作電圧よりも高
いしきい値電圧(Vth)を得るために形成する。
例えば、5×1013〔原子個/cm2〕程度のボロンイ
オンを不純物として30〔KeV〕程度のエネルギで
イオン注入技術によつて導入する。第3図Aで述
べた原理を用いるために該導入された不純物を引
き伸し拡散すればよい。その場合における半導体
領域4の深さは、0.3〔μm〕程度に形成される。
また、第3図Bを述べた原理を用いる場合には引
き伸し拡散をしない。なお、この場合イオン打込
みエネルギをさらに小さくするか、他の絶縁膜を
介して基板中の極く浅い位置にイオンを打込むの
が望ましい。
子を構成するために、全面に絶縁膜3を形成す
る。この絶縁膜3としては化学的気相反応法(以
下CVD法という)によるその比誘電率が7〜8
と高い例えば150〔Å〕程度の膜厚を有するシリコ
ンナイトライド(Si3N4)膜と、該シリコンナイ
トライド膜と半導体基板1との応力を緩和するた
めにシリコンナイトライド膜下部に設ける例えば
80〔Å〕程度の膜厚を有する第1の二酸化ケイ素
(SiO2)膜と、前記シリコンナイトライド膜のピ
ンホールを除去するために、シリコンナイトライ
ド膜上部に設ける例えば30〔Å〕程度の膜厚を有
する第2の二酸化ケイ素膜とによつて構成された
ものを用いればよい。第1および第2のSiO2膜
は、夫々、半導体基板およびシリコンナイトライ
ド膜の表面の熱酸化によつて形成すればよい。こ
の後に、第5図A,Bに示すように、メモリセル
の記憶用容量素子形成部の半導体基板1表面近傍
部に、記憶用容量素子の第2導電プレートとなる
p+型の半導体領域4を選択的に形成する。この
半導体領域4は、第3図を用いて説明したように
記憶用容量素子形成部において、記憶用容量素子
に蓄積される情報となる正孔の電荷量または空乏
層電荷量をより多く得るために、または後述する
第1導電プレートに印加される動作電圧よりも高
いしきい値電圧(Vth)を得るために形成する。
例えば、5×1013〔原子個/cm2〕程度のボロンイ
オンを不純物として30〔KeV〕程度のエネルギで
イオン注入技術によつて導入する。第3図Aで述
べた原理を用いるために該導入された不純物を引
き伸し拡散すればよい。その場合における半導体
領域4の深さは、0.3〔μm〕程度に形成される。
また、第3図Bを述べた原理を用いる場合には引
き伸し拡散をしない。なお、この場合イオン打込
みエネルギをさらに小さくするか、他の絶縁膜を
介して基板中の極く浅い位置にイオンを打込むの
が望ましい。
第5図A,Bに示す工程の後に、後の工程によ
つて形成される第1導電プレートとMISFETを
構成する一方の半導体領域との電気的な接続部に
おいて、絶縁膜3を選択的に除去し、接続孔5を
形成する。この後、第1導電プレートとなる多結
晶シリコン膜を、CVD法によつて全面に形成す
る。多結晶シリコン膜は、例えば1500〜3000〔Å〕
程度の膜厚でよい。この多結晶シリコン膜を低抵
抗化するために、リン処理を施すかまたは5×
1014〔原子個/cm2〕程度のヒ素をイオン不純物と
して、30〔KeV〕程度のエネルギで、イオン注入
した後、熱処理を行なう。この処理によつて、接
続孔5部分の半導体基板1表面近傍部に不純物が
拡散され、後の工程によつて形成される
MISFETを構成するn+型の半導体領域6を形成
する。半導体領域6の深さは、0.2〔μm〕程度に
なる。この後に、多結晶シリコン膜を選択的にパ
ターニングし、第6図A,Bに示すように、半導
体領域6と電気的に接続された第1導電プレート
7を形成する。これによつて、メモリセルの記憶
用容量素子Cが形成される。
つて形成される第1導電プレートとMISFETを
構成する一方の半導体領域との電気的な接続部に
おいて、絶縁膜3を選択的に除去し、接続孔5を
形成する。この後、第1導電プレートとなる多結
晶シリコン膜を、CVD法によつて全面に形成す
る。多結晶シリコン膜は、例えば1500〜3000〔Å〕
程度の膜厚でよい。この多結晶シリコン膜を低抵
抗化するために、リン処理を施すかまたは5×
1014〔原子個/cm2〕程度のヒ素をイオン不純物と
して、30〔KeV〕程度のエネルギで、イオン注入
した後、熱処理を行なう。この処理によつて、接
続孔5部分の半導体基板1表面近傍部に不純物が
拡散され、後の工程によつて形成される
MISFETを構成するn+型の半導体領域6を形成
する。半導体領域6の深さは、0.2〔μm〕程度に
なる。この後に、多結晶シリコン膜を選択的にパ
ターニングし、第6図A,Bに示すように、半導
体領域6と電気的に接続された第1導電プレート
7を形成する。これによつて、メモリセルの記憶
用容量素子Cが形成される。
第6図A,Bに示す工程の後に、露出されてい
る絶縁膜3の主としてシリコンナイトライド膜を
耐熱処理のためのマスクとして用い、熱酸化技術
によつて、第1導電プレート7を覆う絶縁膜
(SiO2膜)8を形成する。このSiO2膜8は、第1
導電プレート7と後の工程によつて形成されるワ
ード線とが電気的に分離できるように、その膜厚
を例えば2000〜3000〔Å〕程度にすればよい。こ
の後に、露出された絶縁膜3を選択的に除去し、
第7図A,Bに示すように、除去された部分に、
主としてゲート絶縁膜を構成するための絶縁膜9
を半導体基板1の熱酸化により形成する。この絶
縁膜9は、例えば200〔Å〕程度の膜厚を有してい
る。
る絶縁膜3の主としてシリコンナイトライド膜を
耐熱処理のためのマスクとして用い、熱酸化技術
によつて、第1導電プレート7を覆う絶縁膜
(SiO2膜)8を形成する。このSiO2膜8は、第1
導電プレート7と後の工程によつて形成されるワ
ード線とが電気的に分離できるように、その膜厚
を例えば2000〜3000〔Å〕程度にすればよい。こ
の後に、露出された絶縁膜3を選択的に除去し、
第7図A,Bに示すように、除去された部分に、
主としてゲート絶縁膜を構成するための絶縁膜9
を半導体基板1の熱酸化により形成する。この絶
縁膜9は、例えば200〔Å〕程度の膜厚を有してい
る。
第7図A,Bに示す工程の後に、MISFETの
ゲート電極、ワード線および周辺回路の半導体素
子を形成するために、全面に多結晶シリコン膜を
形成する。この多結晶シリコンに前述と同様の処
理を施し、低抵抗化する。この後に、多結晶シリ
コン膜を選択的にパターニングし、ゲート電極1
0、ワード線(WL)11ならびに周辺回路の半
導体素子(図示していない)を形成する。ゲート
電極10は、列方向に隣接する他のメモリセルの
ゲート電極10と電気的に接続されており、列方
向に延在するワード線11を構成するようになつ
ている。また、ゲート電極10、ワード線
(WL)11としては、モリブデン(Mo)、タン
グステン(W)、チタン(Ti)等の高融点金属
層、該高融点金属とシリコンとの化合物であるシ
リサイド層又はシリコン層とその上の高融点金属
層又は高融点金属のシリサイド層からなる2層構
造等を用いてもよい。この後に、MISFET形成
部において、ゲート電極10を耐不純物導入のた
めのマスクとして用い、絶縁膜9を介した半導体
基板1表面近傍部に、MISFETのソース領域お
よびドレイン領域を形成するために、自己整合
(self alignment)的にn+型の不純物を導入する。
この導入された不純物に引き伸し拡散を施し、第
8図A,Bに示すように、ソース領域およびドレ
イン領域となるn+型の半導体領域12を形成す
る。前記半導体領域6は、一方の半導体領域12
と電気的に接続される。これによつて、メモリセ
ルのスイツチング用トランジスタ(MISFET)
Qが形成される。また、前記n+型の不純物とし
ては、ヒ素イオン不純物を用い、絶縁膜9を透過
するようなイオン注入技術によつて導入すればよ
い。n+型領域の深さは0.2μmと浅い。
ゲート電極、ワード線および周辺回路の半導体素
子を形成するために、全面に多結晶シリコン膜を
形成する。この多結晶シリコンに前述と同様の処
理を施し、低抵抗化する。この後に、多結晶シリ
コン膜を選択的にパターニングし、ゲート電極1
0、ワード線(WL)11ならびに周辺回路の半
導体素子(図示していない)を形成する。ゲート
電極10は、列方向に隣接する他のメモリセルの
ゲート電極10と電気的に接続されており、列方
向に延在するワード線11を構成するようになつ
ている。また、ゲート電極10、ワード線
(WL)11としては、モリブデン(Mo)、タン
グステン(W)、チタン(Ti)等の高融点金属
層、該高融点金属とシリコンとの化合物であるシ
リサイド層又はシリコン層とその上の高融点金属
層又は高融点金属のシリサイド層からなる2層構
造等を用いてもよい。この後に、MISFET形成
部において、ゲート電極10を耐不純物導入のた
めのマスクとして用い、絶縁膜9を介した半導体
基板1表面近傍部に、MISFETのソース領域お
よびドレイン領域を形成するために、自己整合
(self alignment)的にn+型の不純物を導入する。
この導入された不純物に引き伸し拡散を施し、第
8図A,Bに示すように、ソース領域およびドレ
イン領域となるn+型の半導体領域12を形成す
る。前記半導体領域6は、一方の半導体領域12
と電気的に接続される。これによつて、メモリセ
ルのスイツチング用トランジスタ(MISFET)
Qが形成される。また、前記n+型の不純物とし
ては、ヒ素イオン不純物を用い、絶縁膜9を透過
するようなイオン注入技術によつて導入すればよ
い。n+型領域の深さは0.2μmと浅い。
第8図A,Bに示す工程の後に、ゲート電極1
0およびワード線(WL)11と後の工程によつ
て形成されるビツト線とを電気的に分離するため
に、全面に絶縁膜13を形成する。この絶縁膜1
3としては、表面の起伏部を緩和し、かつ、
DRAMの電気的特性に影響を与えるナトリウム
(Na)イオンを捕獲することができるフオスフオ
シリケートガラス(PSG)膜を用いるとよい。
この後に、他方の半導体領域12と後の工程によ
つて形成されるビツト線との接続をするために、
当該半導体領域12上部の絶縁膜9,13を選択
的に除去し、接続孔14を形成する。この接続孔
14を介して、半導体領域12と電気的に接続
し、第9図A,Bに示すように、行方向に延在す
るビツト線(BL)15を形成する。このビツト
線(BL)15は、例えばアルミニウム(Al)に
よつて形成すればよい。この後、最終保護膜とし
てPSG膜およびプラズマCVD法によるシリコン
ナイトライド膜を形成する。
0およびワード線(WL)11と後の工程によつ
て形成されるビツト線とを電気的に分離するため
に、全面に絶縁膜13を形成する。この絶縁膜1
3としては、表面の起伏部を緩和し、かつ、
DRAMの電気的特性に影響を与えるナトリウム
(Na)イオンを捕獲することができるフオスフオ
シリケートガラス(PSG)膜を用いるとよい。
この後に、他方の半導体領域12と後の工程によ
つて形成されるビツト線との接続をするために、
当該半導体領域12上部の絶縁膜9,13を選択
的に除去し、接続孔14を形成する。この接続孔
14を介して、半導体領域12と電気的に接続
し、第9図A,Bに示すように、行方向に延在す
るビツト線(BL)15を形成する。このビツト
線(BL)15は、例えばアルミニウム(Al)に
よつて形成すればよい。この後、最終保護膜とし
てPSG膜およびプラズマCVD法によるシリコン
ナイトライド膜を形成する。
これら一連の製造工程によつて、本実施例の
DRAMは完成する。
DRAMは完成する。
次に、本発明の実施例の具体的な動作につい
て説明する。
て説明する。
本実施例の動作は、第2図A,Bを用い、所定
のメモリセルの動作について説明する。
のメモリセルの動作について説明する。
まず、メモリセルに情報を書き込む場合におい
て説明する。メモリセルのMISFETQを構成する
ゲート電極10に、選択的に制御電圧を印加し
て、当該MISFETQを導通(ON)させる。この
後に、接続孔14を介して半導体領域12と電気
的に接続されているビツト線(BL)15に、情
報となる電圧を印加させる。これによつて、ビツ
ト線(BL)15の情報に対応した電圧は、
MISFETQを介して第1導電プレート7に印加さ
れる。第2導電プレートとなる半導体領域4は半
導体基板1と電気的に接続され、所定の固定電位
VSSに保持されている。すなわち、第2導電プレ
ートの電位と第1導電プレート7に印加された情
報となる電圧とに電位差があれば、それらの介在
部分である絶縁膜3に情報となる電荷が蓄積、所
謂、メモリセルの記憶用容量素子Cに書き込まれ
る。
て説明する。メモリセルのMISFETQを構成する
ゲート電極10に、選択的に制御電圧を印加し
て、当該MISFETQを導通(ON)させる。この
後に、接続孔14を介して半導体領域12と電気
的に接続されているビツト線(BL)15に、情
報となる電圧を印加させる。これによつて、ビツ
ト線(BL)15の情報に対応した電圧は、
MISFETQを介して第1導電プレート7に印加さ
れる。第2導電プレートとなる半導体領域4は半
導体基板1と電気的に接続され、所定の固定電位
VSSに保持されている。すなわち、第2導電プレ
ートの電位と第1導電プレート7に印加された情
報となる電圧とに電位差があれば、それらの介在
部分である絶縁膜3に情報となる電荷が蓄積、所
謂、メモリセルの記憶用容量素子Cに書き込まれ
る。
メモリセルに情報を保持する場合は、メモリセ
ルの記憶用容量素子Cに情報を書き込んだ状態に
おいて、MISFETQを非導通(OFF)とさせれ
ばよい。
ルの記憶用容量素子Cに情報を書き込んだ状態に
おいて、MISFETQを非導通(OFF)とさせれ
ばよい。
また、メモリセルの情報を読み出す場合には、
前記書き込み動作と逆の動作を行えばよい。
前記書き込み動作と逆の動作を行えばよい。
本実施例によれば、記憶用容量素子と
MISFETとの直列回路をメモリセルとする
DRAMにおいて、前記記憶用容量素子を構成す
る第1導電プレートを半導体基板上に形成し前記
MISFETの1つの半導体領域と電気的に接続し
て設け、絶縁膜を介して前記記憶用容量素子を構
成する第2導電プレートに半導体基板、もしく
は、半導体基板よりも高い不純物濃度を有する半
導体領域を設けることにより、情報となる電荷を
正孔によつて記憶用容量素子に蓄積することがで
きる。これによつて、反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や
周辺回路からの注入によつて生じる不要な少数キ
ヤリアによる影響を防止することができる。
MISFETとの直列回路をメモリセルとする
DRAMにおいて、前記記憶用容量素子を構成す
る第1導電プレートを半導体基板上に形成し前記
MISFETの1つの半導体領域と電気的に接続し
て設け、絶縁膜を介して前記記憶用容量素子を構
成する第2導電プレートに半導体基板、もしく
は、半導体基板よりも高い不純物濃度を有する半
導体領域を設けることにより、情報となる電荷を
正孔によつて記憶用容量素子に蓄積することがで
きる。これによつて、反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や
周辺回路からの注入によつて生じる不要な少数キ
ヤリアによる影響を防止することができる。
また、記憶用容量素子は、α線や周辺回路から
の注入によつて生じる不要な少数キヤリアによる
影響度を考慮する必要がないために、その占有面
積を縮小することができる。これによつて、
DRAMの高集積化を可能にすることができる。
の注入によつて生じる不要な少数キヤリアによる
影響度を考慮する必要がないために、その占有面
積を縮小することができる。これによつて、
DRAMの高集積化を可能にすることができる。
実施例
本実施例は、DRAMのメモリセルについて、
その構造ならびにその製造方法について説明す
る。
その構造ならびにその製造方法について説明す
る。
まず、本発明の実施例の具体的な構造につい
て説明する。
て説明する。
第10図Aは、本実施例の構造を説明するため
のDRAMメモリセルの要部平面図であり、第1
0図Bは、第10図Aの−切断線における断
面図である。なお、本実施例の全図において、前
記実施例と同一機能を有するものは同一符号を
付け、そのくり返しの説明は省略する。
のDRAMメモリセルの要部平面図であり、第1
0図Bは、第10図Aの−切断線における断
面図である。なお、本実施例の全図において、前
記実施例と同一機能を有するものは同一符号を
付け、そのくり返しの説明は省略する。
第10図A,Bにおいて、3Aは第1導電プレ
ート7を少なくとも覆うように設けられた絶縁膜
であり、記憶用容量素子を構成するためのもので
ある。この絶縁膜3Aは、第1導電プレート7と
後述する第3の電極(以下第3導電プレートとい
う)とによつて、情報となる正孔の電荷を蓄積す
るようになつている。また、隣接するメモリセル
の第1導電プレート7間を、電気的に分離するよ
うになつている。16はMISFETQ形成部以外の
絶縁膜3A上部に設けられた第3導電プレートで
あり、記憶用容量素子を構成するためのものであ
る。この第3導電プレート16には固定電位例え
ば基板と同電位が印加されるようになつている。
メモリセルの記憶用容量素子は、主に、第1導電
プレート7、第2導電プレートである半導体領域
4および絶縁膜3から成る容量Cと、第1導電プ
レート7、第3導電プレート16および絶縁膜3
Aから成る容量C1との並列接続したものによつ
て構成されている。8Aは第3導電プレート16
を覆うように設けられた絶縁膜であり、第3導電
プレート16とワード線(WL)11とを電気的
に分離するためのものである。
ート7を少なくとも覆うように設けられた絶縁膜
であり、記憶用容量素子を構成するためのもので
ある。この絶縁膜3Aは、第1導電プレート7と
後述する第3の電極(以下第3導電プレートとい
う)とによつて、情報となる正孔の電荷を蓄積す
るようになつている。また、隣接するメモリセル
の第1導電プレート7間を、電気的に分離するよ
うになつている。16はMISFETQ形成部以外の
絶縁膜3A上部に設けられた第3導電プレートで
あり、記憶用容量素子を構成するためのものであ
る。この第3導電プレート16には固定電位例え
ば基板と同電位が印加されるようになつている。
メモリセルの記憶用容量素子は、主に、第1導電
プレート7、第2導電プレートである半導体領域
4および絶縁膜3から成る容量Cと、第1導電プ
レート7、第3導電プレート16および絶縁膜3
Aから成る容量C1との並列接続したものによつ
て構成されている。8Aは第3導電プレート16
を覆うように設けられた絶縁膜であり、第3導電
プレート16とワード線(WL)11とを電気的
に分離するためのものである。
このような、第10図A,Bに示したメモリセ
ルを用いて、具体的なメモリセルアレイを構成す
ると、第11図に示すようになる。
ルを用いて、具体的なメモリセルアレイを構成す
ると、第11図に示すようになる。
第11図は、本発明の実施例を説明するため
の概略的なメモリセルアレイの要部平面図であ
る。なお、第11図は、その図面を見易くするた
めに、各導電層間に設けられるべき絶縁膜は図示
しない。
の概略的なメモリセルアレイの要部平面図であ
る。なお、第11図は、その図面を見易くするた
めに、各導電層間に設けられるべき絶縁膜は図示
しない。
次に、本発明の実施例の具体的な製造方法に
ついて説明する。
ついて説明する。
第12図Aおよび第13図Aは、本実施例の製
造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第12
図Bおよび第13図Bは、それぞれ12図Aおよ
び13図Aの切断線における断面図である。
造方法を説明するための各製造工程における
DRAMメモリセルの要部平面図であり、第12
図Bおよび第13図Bは、それぞれ12図Aおよ
び13図Aの切断線における断面図である。
前記実施例の第6図A,Bに示す工程の後
に、記憶用容量素子を構成するために、全面に絶
縁膜3Aを形成する。この絶縁膜3Aは、前記絶
縁膜3と同様に、二酸化ケイ素膜、シリコンナイ
トライド膜および二酸化ケイ素膜によつて構成す
ればよい。この後に、第3導電プレートとなる多
結晶シリコン膜を、CVD法によつて全面に形成
する。多結晶シリコン膜は、例えば3000〔Å〕程
度の膜厚でよい。この多結晶シリコン膜を低抵抗
化するために前述と同様の方法でリン又はヒ素を
導入する。この後に、多結晶シリコン膜を選択的
にパターニングし、第12図A,Bに示すよう
に、MISFET形成部以外に複数のメモリセル共
通の第3導電プレート16を形成する。これによ
つて、メモリセルの記憶用容量素子C1が形成さ
れる。
に、記憶用容量素子を構成するために、全面に絶
縁膜3Aを形成する。この絶縁膜3Aは、前記絶
縁膜3と同様に、二酸化ケイ素膜、シリコンナイ
トライド膜および二酸化ケイ素膜によつて構成す
ればよい。この後に、第3導電プレートとなる多
結晶シリコン膜を、CVD法によつて全面に形成
する。多結晶シリコン膜は、例えば3000〔Å〕程
度の膜厚でよい。この多結晶シリコン膜を低抵抗
化するために前述と同様の方法でリン又はヒ素を
導入する。この後に、多結晶シリコン膜を選択的
にパターニングし、第12図A,Bに示すよう
に、MISFET形成部以外に複数のメモリセル共
通の第3導電プレート16を形成する。これによ
つて、メモリセルの記憶用容量素子C1が形成さ
れる。
第12図A,Bに示す工程の後に、露出されて
いる絶縁膜3Aの主としてシリコンナイトライド
膜を耐熱処理のためのマスクとして用い、第3導
電プレートである多結晶シリコン層を熱酸化する
ことによつて、第3導電プレート16を覆う絶縁
膜(SiO2膜)8Aを形成する。この後に、露出
された絶縁膜3Aならびにその下部の絶縁膜3を
選択的に除去する。この除去された部分に、前記
実施例と同様に、第13図A,Bに示すよう
に、ゲート絶縁膜9を形成し、さらに、ゲート電
極10、ワード線(WL)11、半導体領域12
を形成する。
いる絶縁膜3Aの主としてシリコンナイトライド
膜を耐熱処理のためのマスクとして用い、第3導
電プレートである多結晶シリコン層を熱酸化する
ことによつて、第3導電プレート16を覆う絶縁
膜(SiO2膜)8Aを形成する。この後に、露出
された絶縁膜3Aならびにその下部の絶縁膜3を
選択的に除去する。この除去された部分に、前記
実施例と同様に、第13図A,Bに示すよう
に、ゲート絶縁膜9を形成し、さらに、ゲート電
極10、ワード線(WL)11、半導体領域12
を形成する。
第13図A,Bに示す工程の後に、前記実施例
と同様に、絶縁膜13、接続孔14、ビツト線
(BL)15を形成すると、前記第10図A,Bに
示すようになる。この後、最終保護膜として
PSG膜およびプラズマCVD法によるシリコンナ
イトライド膜を形成する。
と同様に、絶縁膜13、接続孔14、ビツト線
(BL)15を形成すると、前記第10図A,Bに
示すようになる。この後、最終保護膜として
PSG膜およびプラズマCVD法によるシリコンナ
イトライド膜を形成する。
これら一連の製造工程によつて、本実施例の
DRAMは完成する。
DRAMは完成する。
次に、本発明の実施例の具体的な動作につい
て説明する。
て説明する。
本実施例の動作は、第10図A,Bを用い、所
定のメモリセルの動作について説明する。
定のメモリセルの動作について説明する。
まず、メモリセルに情報を書き込む場合におい
て説明する。メモリセルのMISFETQを構成する
ゲート電極10に、選択的に制御電圧を印加し
て、当該MISFETQをONさせる。この後に、接
続孔14を通して半導体領域12と電気的に接続
されているビツト線(BL)15に、情報となる
電圧を印加する。これによつて、ビツト線(BL)
15の情報となる電圧は、MISFETQを介して第
1導電プレート7に印加される。第2導電プレー
トとなる半導体領域4は半導体基板1と電気的に
接続され所定の固定電位VSSに保持され、第3導
電プレート16も例えば固定電位VSSに保持され
ている。すなわち、互いに同電位である第2導電
プレートおよび第3導電プレート16の電位と第
1導電プレート7に印加された情報となる電圧と
に電位差があれば、それらの介在部分である絶縁
膜3および絶縁膜3Aとに情報となる電荷が蓄積
され、メモリセルの記憶用容量素子CおよびC1
に書き込まれたことになる。
て説明する。メモリセルのMISFETQを構成する
ゲート電極10に、選択的に制御電圧を印加し
て、当該MISFETQをONさせる。この後に、接
続孔14を通して半導体領域12と電気的に接続
されているビツト線(BL)15に、情報となる
電圧を印加する。これによつて、ビツト線(BL)
15の情報となる電圧は、MISFETQを介して第
1導電プレート7に印加される。第2導電プレー
トとなる半導体領域4は半導体基板1と電気的に
接続され所定の固定電位VSSに保持され、第3導
電プレート16も例えば固定電位VSSに保持され
ている。すなわち、互いに同電位である第2導電
プレートおよび第3導電プレート16の電位と第
1導電プレート7に印加された情報となる電圧と
に電位差があれば、それらの介在部分である絶縁
膜3および絶縁膜3Aとに情報となる電荷が蓄積
され、メモリセルの記憶用容量素子CおよびC1
に書き込まれたことになる。
メモリセルに情報を保持する場合は、メモリセ
ルの記憶用容量素子CおよびC1に情報を書き込
んだ情報において、MISFETQをOFFさせれば
よい。
ルの記憶用容量素子CおよびC1に情報を書き込
んだ情報において、MISFETQをOFFさせれば
よい。
また、メモリセルの情報を読み出す場合には、
前記書き込み動作と逆の動作を行えばよい。
前記書き込み動作と逆の動作を行えばよい。
本実施例によれば、前記実施例と同様に、α
線や周辺回路部からの注入によつて生じる不要な
少数キヤリアによる影響を防止することができ、
かつ、DRAMの高集積化を可能にすることがで
きる。
線や周辺回路部からの注入によつて生じる不要な
少数キヤリアによる影響を防止することができ、
かつ、DRAMの高集積化を可能にすることがで
きる。
さらに、第1導電プレート上部に絶縁膜を介し
て第3導電プレートを設けることにより、第1導
電プレートと第2導電プレートとによつて蓄積さ
れる電荷量と、第1導電プレートと第3導電プレ
ートとによる電荷量とを記憶用容量素子に蓄積す
ることができる。これによつて、前記実施例に
比べて、記憶用容量素子の単位面積あたりの電荷
蓄積量をほぼ2倍に増大させることができ、より
DRAMの高集積化を可能にすることができる。
て第3導電プレートを設けることにより、第1導
電プレートと第2導電プレートとによつて蓄積さ
れる電荷量と、第1導電プレートと第3導電プレ
ートとによる電荷量とを記憶用容量素子に蓄積す
ることができる。これによつて、前記実施例に
比べて、記憶用容量素子の単位面積あたりの電荷
蓄積量をほぼ2倍に増大させることができ、より
DRAMの高集積化を可能にすることができる。
また、第1導電プレート7上部に固定電位の第
3導電プレート16を設けることにより、電圧が
変動する制御電圧が印加されるワード線WLが、
第1連続プレート7に与える影響を防止すること
ができ、記憶用容量素子に蓄積される電荷量を安
定化させることができる。これによつて、
DRAMの書き込み、読み出し動作を安定化させ
ることができ、DRAMを高信頼化することがで
きる。
3導電プレート16を設けることにより、電圧が
変動する制御電圧が印加されるワード線WLが、
第1連続プレート7に与える影響を防止すること
ができ、記憶用容量素子に蓄積される電荷量を安
定化させることができる。これによつて、
DRAMの書き込み、読み出し動作を安定化させ
ることができ、DRAMを高信頼化することがで
きる。
(1) 記憶用容量素子とMISFETとの直列回路を
メモリセルとするDRAMにおいて、前記記憶
用容量素子を構成する第1導電プレートを前記
MISFETの1つの半導体領域と電気的に接続
して設け、絶縁膜を介して前記記憶用容量素子
を構成する第2導電プレートに半導体基板、も
しくは、半導体基板内に設けた半導体基板より
も高い不純物濃度を有する半導体領域を設ける
ことにより、情報となる電荷を蓄積領域におけ
る電荷または空乏状態の空間電荷によつて記憶
用容量素子に蓄積することができる。これによ
つて、反転層領域内に蓄積される電子を、情報
となる電荷とする必要をなくし、α線や周辺回
路部からの注入によつて生じる不要な少数キヤ
リアによる影響を防止することができる。
メモリセルとするDRAMにおいて、前記記憶
用容量素子を構成する第1導電プレートを前記
MISFETの1つの半導体領域と電気的に接続
して設け、絶縁膜を介して前記記憶用容量素子
を構成する第2導電プレートに半導体基板、も
しくは、半導体基板内に設けた半導体基板より
も高い不純物濃度を有する半導体領域を設ける
ことにより、情報となる電荷を蓄積領域におけ
る電荷または空乏状態の空間電荷によつて記憶
用容量素子に蓄積することができる。これによ
つて、反転層領域内に蓄積される電子を、情報
となる電荷とする必要をなくし、α線や周辺回
路部からの注入によつて生じる不要な少数キヤ
リアによる影響を防止することができる。
(2) 前記記憶用容量素子を構成する第1導電プレ
ート上部に絶縁膜を介して第3導電プレートを
設けることにより、第1導電プレートと第2導
電プレートとによつて蓄積される電荷量と、第
1導電プレートと第3導電プレートとによる電
荷量とを蓄積することができる。これによつ
て、記憶用容量素子の単位面積あたりの電荷蓄
積量を増大させることができる。
ート上部に絶縁膜を介して第3導電プレートを
設けることにより、第1導電プレートと第2導
電プレートとによつて蓄積される電荷量と、第
1導電プレートと第3導電プレートとによる電
荷量とを蓄積することができる。これによつ
て、記憶用容量素子の単位面積あたりの電荷蓄
積量を増大させることができる。
(3) 前記(1)により、記憶用容量素子は、α線や周
辺回路部からの注入によつて生じる不要な少数
キヤリアによる影響を考慮する必要がないため
に、その占有面積を縮小することができる。従
つて、DRAMの高集積化を可能にすることが
できる。
辺回路部からの注入によつて生じる不要な少数
キヤリアによる影響を考慮する必要がないため
に、その占有面積を縮小することができる。従
つて、DRAMの高集積化を可能にすることが
できる。
(4) 前記(1)〜(3)により、メモリセルの占有面積を
著しく縮小することができ、よりDRAMの高
集積化を可能にすることができるという相乗効
果を得ることができる。
著しく縮小することができ、よりDRAMの高
集積化を可能にすることができるという相乗効
果を得ることができる。
(5) 前記記憶用容量素子を構成する第1導電プレ
ート上部に固定電位の第3導電プレートを設け
ることにより、電圧が変動する制御電圧が印加
されるワード線が、第1導電プレートに与える
影響を防止することができ、記憶用容量素子に
蓄積される電荷量を安定化させることができ
る。
ート上部に固定電位の第3導電プレートを設け
ることにより、電圧が変動する制御電圧が印加
されるワード線が、第1導電プレートに与える
影響を防止することができ、記憶用容量素子に
蓄積される電荷量を安定化させることができ
る。
(6) 前記(5)により、DRAMの書き込み、読み出
し動作を安定化させることができ、DRAMの
高信頼性を可能にすることができる。
し動作を安定化させることができ、DRAMの
高信頼性を可能にすることができる。
以上、本発明者によつてなされた発明を実施例
にもとづき具体的に説明したが、本発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることはい
うまでもない。例えば、前記実施例はp型の半導
体基板を用いてDRAMを構成したが、n型の半
導体基板にp型ウエル領域を設けてDRAMを構
成してもよい。また、前記実施例はp型の半導体
領域を第2導電プレートとして情報となる電荷を
蓄積したが、n型の半導体領域を第2導電プレー
トとして情報となる電荷を蓄積してもよい。
にもとづき具体的に説明したが、本発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることはい
うまでもない。例えば、前記実施例はp型の半導
体基板を用いてDRAMを構成したが、n型の半
導体基板にp型ウエル領域を設けてDRAMを構
成してもよい。また、前記実施例はp型の半導体
領域を第2導電プレートとして情報となる電荷を
蓄積したが、n型の半導体領域を第2導電プレー
トとして情報となる電荷を蓄積してもよい。
第1図は、本発明の実施例を説明するための
DRAMのメモリセルアレイ要部を示す等価回路
図、第2図Aは、本発明の実施例の構造を説明
するためのDRAMメモリセルの要部平面図、第
2図Bは、第3図Aの−切断線における断面
図、第3図AおよびBは、本発明の原理を説明す
るためのグラフ、第4図A、第5図A、第6図
A、第7図A、第8図Aおよび第9図Aは、本発
明の実施例の製造方法を説明するための各製造
工程におけるDRAMメモリセルの要部平面図、
第4図B、第5図B、第6図B、第7図B、第8
図Bおよび第9図Bは、それぞれの図番に対応す
るA図の切断線における断面図、第10図Aは、
本発明の実施例の構造を説明するための
DRAMメモリセルの要部平面図、第10図Bは、
第10図Aの−切断線における断面図、第1
1図は、本発明の実施例を説明するための概略
的なメモリセルアレイの要部平面図、第12図A
および第13図Aは、本発明の実施例の製造方
法を説明するための各製造工程におけるDRAM
メモリセルの要部平面図、第12図Bおよび第1
3図Bは、それぞれの図番に対応するA図の切断
線における断面図である。 図中、1……半導体基板、2……フイールド絶
縁膜、3,3A,8,8A,9,13……絶縁
膜、4……半導体領域(第2導電プレート)、5,
14……接続孔、6,12……半導体領域、7…
…第1導電プレート、10……ゲート電極、11
……ワード線(WL)、15……ビツト線(BL)、
16……第3導電プレート、Q……MISFET、
C,C1……記憶用容量素子である。
DRAMのメモリセルアレイ要部を示す等価回路
図、第2図Aは、本発明の実施例の構造を説明
するためのDRAMメモリセルの要部平面図、第
2図Bは、第3図Aの−切断線における断面
図、第3図AおよびBは、本発明の原理を説明す
るためのグラフ、第4図A、第5図A、第6図
A、第7図A、第8図Aおよび第9図Aは、本発
明の実施例の製造方法を説明するための各製造
工程におけるDRAMメモリセルの要部平面図、
第4図B、第5図B、第6図B、第7図B、第8
図Bおよび第9図Bは、それぞれの図番に対応す
るA図の切断線における断面図、第10図Aは、
本発明の実施例の構造を説明するための
DRAMメモリセルの要部平面図、第10図Bは、
第10図Aの−切断線における断面図、第1
1図は、本発明の実施例を説明するための概略
的なメモリセルアレイの要部平面図、第12図A
および第13図Aは、本発明の実施例の製造方
法を説明するための各製造工程におけるDRAM
メモリセルの要部平面図、第12図Bおよび第1
3図Bは、それぞれの図番に対応するA図の切断
線における断面図である。 図中、1……半導体基板、2……フイールド絶
縁膜、3,3A,8,8A,9,13……絶縁
膜、4……半導体領域(第2導電プレート)、5,
14……接続孔、6,12……半導体領域、7…
…第1導電プレート、10……ゲート電極、11
……ワード線(WL)、15……ビツト線(BL)、
16……第3導電プレート、Q……MISFET、
C,C1……記憶用容量素子である。
Claims (1)
- 1 複数のセンスアンプと、この複数のセンスア
ンプそれぞれから延びる一対のビツトラインと、
このビツトラインと交差する複数のワードライン
と、前記ビツトラインとワードラインとの交差部
にワードラインの延在方向に沿つて一つおきに設
けられるMIS型FETとこれに接続されるMIS型
容量素子とから成る複数のメモリセルと前記メモ
リセル間を絶縁するためのフイールド絶縁膜とを
有する2交点方式のメモリセルアレイが第1導電
型の半導体基板の一主面に設けられた半導体集積
回路装置であつて、前記メモリセルのMIS型容量
素子の一方の電極は前記フイールド絶縁膜でかこ
まれた前記一主面のMIS型容量素子形成領域に前
記フイールド絶縁膜よりも薄い絶縁膜を介して形
成されかつその一端が前記MIS型FETを構成す
る一対の第2導電型の第1半導体領域の一方に電
気的に接続された第1半導体層から成り、前記
MIS型容量素子の他方の電極は前記一方の電極に
対向して前記一主面に形成された第1導電型で前
記半導体基板よりも高い不純物濃度を有する第2
半導体領域から成り、前記第1半導体層上及び前
記フイールド絶縁膜上に形成され前記MIS型
FETが形成される領域を除くように前記メモリ
セルアレイが形成される前記一主面上を覆つて形
成された第2の半導体層を有し、前記MIS型
FETのゲート電極も兼ねるワードラインは前記
一対の第2導電型の第1半導体領域間にゲート絶
縁膜を介して形成されるとともに前記メモリセル
に隣接する他のメモリセルのMIS型容量素子領域
上に前記第2の半導体層を介して延在するように
形成された第3の半導体層から成り、前記第2の
半導体層及び前記半導体基板には固定電位が印加
されることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153274A JPS6046067A (ja) | 1983-08-24 | 1983-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153274A JPS6046067A (ja) | 1983-08-24 | 1983-08-24 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6046067A JPS6046067A (ja) | 1985-03-12 |
JPH0578186B2 true JPH0578186B2 (ja) | 1993-10-28 |
Family
ID=15558876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58153274A Granted JPS6046067A (ja) | 1983-08-24 | 1983-08-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6046067A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5214496A (en) * | 1982-11-04 | 1993-05-25 | Hitachi, Ltd. | Semiconductor memory |
JP2508217B2 (ja) * | 1988-09-16 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5643753A (en) * | 1979-09-18 | 1981-04-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory storage |
JPS5690557A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-24 JP JP58153274A patent/JPS6046067A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5643753A (en) * | 1979-09-18 | 1981-04-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory storage |
JPS5690557A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS6046067A (ja) | 1985-03-12 |
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