JPS61140171A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61140171A JPS61140171A JP59263305A JP26330584A JPS61140171A JP S61140171 A JPS61140171 A JP S61140171A JP 59263305 A JP59263305 A JP 59263305A JP 26330584 A JP26330584 A JP 26330584A JP S61140171 A JPS61140171 A JP S61140171A
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- JP
- Japan
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- capacitor
- memory
- polycrystalline silicon
- layer
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャパシタに電荷の形で情報記憶を行なう半
導体記憶装置に関する。
導体記憶装置に関する。
近年、半導体記憶装置の高集積化は目覚ましいものがあ
る。特に、一個のＭＯＳキャパシタと一個のＭｏＳトラ
ンジスタによりメモリセルを構成するＭＯＳダイナミッ
クＲＡＭ （ｄＲＡＭ）は最も＾集積化されたものとし
て知られている。このメモリセルは記憶データを電荷の
形でＭＯＳキャパシタに蓄える。このｄＲＡＭを更に高
集積化するに当たって最も大きな問題は、メモリセル寸
法の縮小に伴って情報電荷量が小さくなり信頼性が低下
することである。
る。特に、一個のＭＯＳキャパシタと一個のＭｏＳトラ
ンジスタによりメモリセルを構成するＭＯＳダイナミッ
クＲＡＭ （ｄＲＡＭ）は最も＾集積化されたものとし
て知られている。このメモリセルは記憶データを電荷の
形でＭＯＳキャパシタに蓄える。このｄＲＡＭを更に高
集積化するに当たって最も大きな問題は、メモリセル寸
法の縮小に伴って情報電荷量が小さくなり信頼性が低下
することである。
Ｍｏ８−Ｆ−ヤバシタの面積を増大することなく、その
容量を増大する手段として、キャパシタ絶縁膜厚を小さ
くすること、１！電率の大きいキャパシタ絶縁膜を用い
ること、等が考えられる。しかし、キャパシタ絶縁膜を
薄くすることは耐圧低下をもたらすため限界がある。誘
電率の大きい絶縁膜として５ｉＯｚに代わり３ｉ３Ｎ＋
を用いること等が考えられるが、これは製造工程が複雑
になり、またリーク電流が増大する等、実用上未だ問題
がある。ＭＯＳキャパシタの占有面積を増大することな
くその容量を増大する方法として、ＭＯＳキャパシタ領
域内に溝を掘ってキャパシタ面積を稼ぐことが有力な方
法として注目されている。しかしこの方法も、狭い領域
内に微少な深い溝を掘らなければならず、十分な信頼性
を保ちながら容量増大を図るには限界がある。
容量を増大する手段として、キャパシタ絶縁膜厚を小さ
くすること、１！電率の大きいキャパシタ絶縁膜を用い
ること、等が考えられる。しかし、キャパシタ絶縁膜を
薄くすることは耐圧低下をもたらすため限界がある。誘
電率の大きい絶縁膜として５ｉＯｚに代わり３ｉ３Ｎ＋
を用いること等が考えられるが、これは製造工程が複雑
になり、またリーク電流が増大する等、実用上未だ問題
がある。ＭＯＳキャパシタの占有面積を増大することな
くその容量を増大する方法として、ＭＯＳキャパシタ領
域内に溝を掘ってキャパシタ面積を稼ぐことが有力な方
法として注目されている。しかしこの方法も、狭い領域
内に微少な深い溝を掘らなければならず、十分な信頼性
を保ちながら容量増大を図るには限界がある。
一方、従来のメモリセル構成では情報保持特性について
も問題がある。従来のｄＲＡＭでは一般に、ＭＯＳキャ
パシタの上部キャパシタ電極を全メモリセルに共通のい
わゆるセルプレートとして固定電位（例えばＶｓ ｓ
）とし、半導体基板側の拡散層を情報蓄積ノードとして
いる。この様な構成では、半導体基板の空乏層での電子
正孔対の発生により情報電荷は経時的に減少し、これが
情報保持時間を規定している。またメモリセルの微細化
に伴って、パッケージからのα線により情報が破壊され
るいわゆるソフトエラーが大きな問題となってきている
。
も問題がある。従来のｄＲＡＭでは一般に、ＭＯＳキャ
パシタの上部キャパシタ電極を全メモリセルに共通のい
わゆるセルプレートとして固定電位（例えばＶｓ ｓ
）とし、半導体基板側の拡散層を情報蓄積ノードとして
いる。この様な構成では、半導体基板の空乏層での電子
正孔対の発生により情報電荷は経時的に減少し、これが
情報保持時間を規定している。またメモリセルの微細化
に伴って、パッケージからのα線により情報が破壊され
るいわゆるソフトエラーが大きな問題となってきている
。
（発明の目的）
本発明は、キャパシタ面積を増大させることなく実効的
に蓄積電荷量を大きくして高性能化を可能とした半導体
記憶装置を提供することを目的とする。
に蓄積電荷量を大きくして高性能化を可能とした半導体
記憶装置を提供することを目的とする。
本発明においては、一個のメモリキャパシタとその両端
にそれぞれ一端を接続した第１．第２の二個のＭＯＳト
ランジスタによりメモリセルを構成する。二個のＭｏＳ
トランジスタの各他端はそれぞれ対をなすビット線に接
続され、またゲートは共通にワード線に接続される。
にそれぞれ一端を接続した第１．第２の二個のＭＯＳト
ランジスタによりメモリセルを構成する。二個のＭｏＳ
トランジスタの各他端はそれぞれ対をなすビット線に接
続され、またゲートは共通にワード線に接続される。
本発明によれば、メモリセル面積の増大は殆どない。メ
モリセル面積の大部分を占めるのはキャパシタ面積であ
り、一個のＭｏＳトランジスタを付加しても面積増大へ
の影響は非常に小さいからである。
モリセル面積の大部分を占めるのはキャパシタ面積であ
り、一個のＭｏＳトランジスタを付加しても面積増大へ
の影響は非常に小さいからである。
そして本発明のメモリセル構成を用いれば、実効的な情
報電荷量を従来よりはるかに大きくすることができる。
報電荷量を従来よりはるかに大きくすることができる。
即ち本発明のメモリセルでは、情報書き込みに際して、
二個のＭｏＳトランジスタを同時にオンにして、対をな
すビット線ＢＬ。
二個のＭｏＳトランジスタを同時にオンにして、対をな
すビット線ＢＬ。
Ｂしのうち８しをＶｃｃ、ＢＬをＶｓｓとして”１”を
書き込み、またＢＬをＶｓｓ、ＢＬをＶｃｃとして“Ｏ
Ｉｔを書き込むことができる。そうすると、“１″書込
み時と゛０″書込み時の情報電荷量の差（電荷変位量）
は、メモリキャパシタの容量をＣとして、 ２ＸＣ（Ｖｃｃ−Ｖｓｓ ） となる。この電荷変位量は、従来の１トランジスタ／１
キヤパシタのメモリセルでキャパシタ電極を固定電位と
して情報記憶を行なう場合に比べて、キャパシタ容量を
同じとした時、２倍である。つまり従来のメモリセル方
式と比較して、実効的には２倍の情報電荷量を蓄積した
と等価になる。従って本発明によれば、高集積化した信
頼性の高いｄＲＡＭが実現する。
書き込み、またＢＬをＶｓｓ、ＢＬをＶｃｃとして“Ｏ
Ｉｔを書き込むことができる。そうすると、“１″書込
み時と゛０″書込み時の情報電荷量の差（電荷変位量）
は、メモリキャパシタの容量をＣとして、 ２ＸＣ（Ｖｃｃ−Ｖｓｓ ） となる。この電荷変位量は、従来の１トランジスタ／１
キヤパシタのメモリセルでキャパシタ電極を固定電位と
して情報記憶を行なう場合に比べて、キャパシタ容量を
同じとした時、２倍である。つまり従来のメモリセル方
式と比較して、実効的には２倍の情報電荷量を蓄積した
と等価になる。従って本発明によれば、高集積化した信
頼性の高いｄＲＡＭが実現する。
本発明によれば、実効的な情報電荷量の増大による信頼
性向上の他に、質的な意味でも信頼性向上が図られる。
性向上の他に、質的な意味でも信頼性向上が図られる。
従来のメモリセルでは、キャパシタの一端が固定電位で
あるため、情報蓄積ノードへのキャリア注入により情報
破壊が生じる。これに対して本発明では、メモリキャパ
シタの両端がフローティングの状態で情報電荷を保持す
る。このため、半導体基板でのキャリア発生によってメ
モリキャパシタの一端に電位変動が生じても、他端がこ
の変動に応じて電位変動するので、情報電荷が消失する
ことはない。従ってソフトエラーなどに対して本質的に
強いＣｌＲＡＭが得られる。
あるため、情報蓄積ノードへのキャリア注入により情報
破壊が生じる。これに対して本発明では、メモリキャパ
シタの両端がフローティングの状態で情報電荷を保持す
る。このため、半導体基板でのキャリア発生によってメ
モリキャパシタの一端に電位変動が生じても、他端がこ
の変動に応じて電位変動するので、情報電荷が消失する
ことはない。従ってソフトエラーなどに対して本質的に
強いＣｌＲＡＭが得られる。
なお本発明のメモリセル構成において、二つのＭＯＳト
ランジスタの内一方を省略して、メモリキャパシタの一
端を直接ビット線に接続するようにしても、上述した書
込みを行なうことにより実効的な情報電荷量の増大は可
能である。しかしこれでは十分な電荷保持特性が得られ
ない。何故なら、ビット線の容量は通常メモリキャパシ
タのそれに比べてはるかに大きく、従ってキャパシタの
一端を固定電位とする従来のものと同じように半導体基
板での電荷発生等により情報破壊が生じるからである。
ランジスタの内一方を省略して、メモリキャパシタの一
端を直接ビット線に接続するようにしても、上述した書
込みを行なうことにより実効的な情報電荷量の増大は可
能である。しかしこれでは十分な電荷保持特性が得られ
ない。何故なら、ビット線の容量は通常メモリキャパシ
タのそれに比べてはるかに大きく、従ってキャパシタの
一端を固定電位とする従来のものと同じように半導体基
板での電荷発生等により情報破壊が生じるからである。
従って本発明においてメモリキャパシタの両端にＭＯＳ
トランジスタを設けるのは、このような情報破壊を防止
する上で重要な意味をもっている。
トランジスタを設けるのは、このような情報破壊を防止
する上で重要な意味をもっている。
以下本発明の詳細な説明する。
第１図は一実施例の１メモリセル部分の回路構成を示す
。ＣＭがメモリキャパシタであ、す１．その両端に第１
．第２のＭｏＳトランジスタＱ１゜Ｑ２のドレインが接
続され、Ｑ！、Ｑ２のソースは対をなすヒツトＩｊｌＢ
Ｌ、ＢＬに接続されている。
。ＣＭがメモリキャパシタであ、す１．その両端に第１
．第２のＭｏＳトランジスタＱ１゜Ｑ２のドレインが接
続され、Ｑ！、Ｑ２のソースは対をなすヒツトＩｊｌＢ
Ｌ、ＢＬに接続されている。
Ｑｓ 、Ｑ２のゲートは共通にワード線ＷＬに接続され
ている。このようなメモリセルが半導体基板上にマトリ
クス状に集積形成されてｄＲＡＭが構成される。
ている。このようなメモリセルが半導体基板上にマトリ
クス状に集積形成されてｄＲＡＭが構成される。
第１図のメモリセルの情報書込みは、ワード線ＷＬによ
り第１．第２のＭＯＳトランジスタＱｔ。
り第１．第２のＭＯＳトランジスタＱｔ。
Ｑ２を同時にオンにし、一方のビット線ＢＬにＶｃｃ、
他方のビット線ＢＬにＶｓｓを与えて“１″書込みが行
われ、また一方のピッ］へ線８Ｌに■８８．他方のビッ
ト線ＢＬにＶｃｃを与えて“０”書込みが行われる。情
報読出しは、ワード線ＷＬにより第１．第２のＭＯＳト
ランジスタＱｌ 、Ｑ２を同時にオンにし、例えばビッ
ト線ＢＬを基準電位Ｖｓｓとしてビット線８Ｌの電位を
読み取ることにより行われる。
他方のビット線ＢＬにＶｓｓを与えて“１″書込みが行
われ、また一方のピッ］へ線８Ｌに■８８．他方のビッ
ト線ＢＬにＶｃｃを与えて“０”書込みが行われる。情
報読出しは、ワード線ＷＬにより第１．第２のＭＯＳト
ランジスタＱｌ 、Ｑ２を同時にオンにし、例えばビッ
ト線ＢＬを基準電位Ｖｓｓとしてビット線８Ｌの電位を
読み取ることにより行われる。
第２図は第１図のメモリセルの具体的な構造例である。
（ａ）が平面図、（ｂ）はそのＡ−Ａ”断面図を示して
いる。この構造はｎチャネル、二層多結晶シリコンプロ
セスにより作られる。１１はｐ−型Ｓｉ基板であり、ま
ずＬＯＣＯ８法等によるフィールド絶縁膜１２を形成し
て素子分離が行われる。第２図（ａ）の破線で囲まれた
領域外がフィールド絶縁膜１２で覆われている。このよ
うに素子分離が行われた基板１１に、キャパシタの基板
側電極となるｎ型層１３が形成され、この上にキャパシ
タ絶縁膜１４を介して第１層多結晶シリコン膜によるキ
ャパシタ１穫１５が配設されてメモリキャパシタＣＭが
構成されている。キャパシタ電極１５は、第２のＭＯＳ
トランジスタＱ２のドレインに接続するため基板１１に
形成されたｎ＋型層１６にダイレクトコンタクトさせて
いる。メモリキャパシタＣＭの両側に、ゲート絶縁膜１
７１．１７２を介して第２層多結晶シリコン膜によるゲ
ート電極１８１．１８２を形成し、イオン注入によりド
レイン、ソースとなるｎ＋型層１９１．１９２及び２０
ｔ 、２０２を形成して、第１．第２のＭＯＳトランジ
スタＱ工、Ｑ２を構成している。第１のＭＱＳトランジ
スタＱ１のドレインであるｎ＋型層１９１はメモリキャ
パシタＣＭの基板側電極であるｎ型層１３につながり、
第２のＭｏＳトランジスタＱ２のトレインであるｎ”型
１！１９２はｎ”１１１６とつながってキャパシタ電極
１５に接続される。こうしてメモリキャパシタＣＭと第
１．第２のＭＯＳトランジスタＱ１．Ｑ２が形成された
基板上にＣＶＤ絶縁１！２１が堆積され、これにコンタ
クトホールを開けて、第１．第２のＭＯＳトランジスタ
Ｑｔ 、Ｑ２のソースとなるｎ＋型層２０１．２０２に
それぞれ接続するＡ℃配線２２ｒ 、２２２を配設して
いる。
いる。この構造はｎチャネル、二層多結晶シリコンプロ
セスにより作られる。１１はｐ−型Ｓｉ基板であり、ま
ずＬＯＣＯ８法等によるフィールド絶縁膜１２を形成し
て素子分離が行われる。第２図（ａ）の破線で囲まれた
領域外がフィールド絶縁膜１２で覆われている。このよ
うに素子分離が行われた基板１１に、キャパシタの基板
側電極となるｎ型層１３が形成され、この上にキャパシ
タ絶縁膜１４を介して第１層多結晶シリコン膜によるキ
ャパシタ１穫１５が配設されてメモリキャパシタＣＭが
構成されている。キャパシタ電極１５は、第２のＭＯＳ
トランジスタＱ２のドレインに接続するため基板１１に
形成されたｎ＋型層１６にダイレクトコンタクトさせて
いる。メモリキャパシタＣＭの両側に、ゲート絶縁膜１
７１．１７２を介して第２層多結晶シリコン膜によるゲ
ート電極１８１．１８２を形成し、イオン注入によりド
レイン、ソースとなるｎ＋型層１９１．１９２及び２０
ｔ 、２０２を形成して、第１．第２のＭＯＳトランジ
スタＱ工、Ｑ２を構成している。第１のＭＱＳトランジ
スタＱ１のドレインであるｎ＋型層１９１はメモリキャ
パシタＣＭの基板側電極であるｎ型層１３につながり、
第２のＭｏＳトランジスタＱ２のトレインであるｎ”型
１！１９２はｎ”１１１６とつながってキャパシタ電極
１５に接続される。こうしてメモリキャパシタＣＭと第
１．第２のＭＯＳトランジスタＱ１．Ｑ２が形成された
基板上にＣＶＤ絶縁１！２１が堆積され、これにコンタ
クトホールを開けて、第１．第２のＭＯＳトランジスタ
Ｑｔ 、Ｑ２のソースとなるｎ＋型層２０１．２０２に
それぞれ接続するＡ℃配線２２ｒ 、２２２を配設して
いる。
Ａ℃配線２２１．２２２はそれぞれ行方向に連続的に配
設されて対をなすビット線ＢＬ、ＢＬを構成する。なお
第１．第２のＭＯＩ−ランジスタＱ１．Ｑ２のゲート電
極１８１．１８２は列方向に連続的に配設され、チップ
周辺で共通接続されて機能的には一本のワード線として
働く。
設されて対をなすビット線ＢＬ、ＢＬを構成する。なお
第１．第２のＭＯＩ−ランジスタＱ１．Ｑ２のゲート電
極１８１．１８２は列方向に連続的に配設され、チップ
周辺で共通接続されて機能的には一本のワード線として
働く。
このような構成とすれば、メモリキャパシタの容量を従
来の１トランジスタ／１キヤパシタのそれと同じとした
時、情報（４１ＩＴとＯ”の間の電荷変位量が２倍大き
いため、情報保持特性が優れたものとなる。また情報電
荷は第１．第２のＭＯＳトランジスタを共にオフとして
メモリキャパシタの両端をフローティング状態として保
持されるため、ソフトエラーなどに対して強いｄＲＡＭ
となる。しかもＭＯＳトランジスタを一個付加すること
による占有面積増大はｄＲＡＭの高集積化にとって余り
問題とならない。以上により本実施例によれば、高性能
、かつ高集積化ｄＲＡＭが得られる。
来の１トランジスタ／１キヤパシタのそれと同じとした
時、情報（４１ＩＴとＯ”の間の電荷変位量が２倍大き
いため、情報保持特性が優れたものとなる。また情報電
荷は第１．第２のＭＯＳトランジスタを共にオフとして
メモリキャパシタの両端をフローティング状態として保
持されるため、ソフトエラーなどに対して強いｄＲＡＭ
となる。しかもＭＯＳトランジスタを一個付加すること
による占有面積増大はｄＲＡＭの高集積化にとって余り
問題とならない。以上により本実施例によれば、高性能
、かつ高集積化ｄＲＡＭが得られる。
第３図は他の実施例のメモリセル構造を示す。
この実施例は三層多結晶シリコンプロセスにより、より
高集積化を図ったもので、（ａ）は平面図、（ｂ）、（
Ｃ）はそれぞれ（ａ）のＢ−Ｂ 。
高集積化を図ったもので、（ａ）は平面図、（ｂ）、（
Ｃ）はそれぞれ（ａ）のＢ−Ｂ 。
ｃ−ｃ”断面図である。製造工程に従って説明すると、
先ずＳｉ゛基板３１に絶縁膜３２を介して第１層多結晶
シリコン膜３３を堆積し、これをキャパシタ電極及び第
１のＭＯＳトラ・ンジスタを形成する部分を残すように
パターニングする。第１層多結晶シリフン膜３３は、例
えば電子ビームアニール法により少なくともＭＯＳトラ
ンジスタのチャネル領域（活性層）となる部分を再結晶
化し、ｐ型層３３１を形成する。この後熱酸化膜等のゲ
ート絶縁１Ｉ３４を介して第２層多結晶シリコン膜によ
りゲート電極３５を形成する。このゲート電極３５は第
１．第２のＭＯＳトランジスタＱｔ 。
先ずＳｉ゛基板３１に絶縁膜３２を介して第１層多結晶
シリコン膜３３を堆積し、これをキャパシタ電極及び第
１のＭＯＳトラ・ンジスタを形成する部分を残すように
パターニングする。第１層多結晶シリフン膜３３は、例
えば電子ビームアニール法により少なくともＭＯＳトラ
ンジスタのチャネル領域（活性層）となる部分を再結晶
化し、ｐ型層３３１を形成する。この後熱酸化膜等のゲ
ート絶縁１Ｉ３４を介して第２層多結晶シリコン膜によ
りゲート電極３５を形成する。このゲート電極３５は第
１．第２のＭＯＳトランジスタＱｔ 。
Ｑ２に共通のものとなる。そしてゲート電極３５をマス
クとして第１層多結晶シリコン１１３３に不純物をドー
プして、ドレイン兼第１キヤパシタ電極となるｎ＋型層
３３２及びソースとなるｎ＋型層３３３を形成する。こ
れにより第１のＭＯＳトランジスタＱ！が得られる。次
いで熱酸化等により第１層多結晶シリコン膜３３及び第
２層多結晶シリコンゲートＩｆｉｉ３５上にそれぞれキ
ャパシタ絶縁膜３６及びゲート絶縁膜３７を形成し、こ
の上に第３層多結晶シリコン膜３８を堆積する。この第
３層多結晶シリコン膜３８もキャパシタ電極及び第２の
ＭＯＳトランジスタ領域を残すようにパターニングし、
少なくとも第２のＭＯＳトランジスタの活性層となる部
分を電子ビームアニールなどにより再結晶化する。そし
てこの部分をｐ型層３８１とし、ドレイン兼第２キヤパ
シタ電極となる部分及びソースとなる部分に不純物をド
ープしてそれぞれｎ２型層３８２．３８３を形成する。
クとして第１層多結晶シリコン１１３３に不純物をドー
プして、ドレイン兼第１キヤパシタ電極となるｎ＋型層
３３２及びソースとなるｎ＋型層３３３を形成する。こ
れにより第１のＭＯＳトランジスタＱ！が得られる。次
いで熱酸化等により第１層多結晶シリコン膜３３及び第
２層多結晶シリコンゲートＩｆｉｉ３５上にそれぞれキ
ャパシタ絶縁膜３６及びゲート絶縁膜３７を形成し、こ
の上に第３層多結晶シリコン膜３８を堆積する。この第
３層多結晶シリコン膜３８もキャパシタ電極及び第２の
ＭＯＳトランジスタ領域を残すようにパターニングし、
少なくとも第２のＭＯＳトランジスタの活性層となる部
分を電子ビームアニールなどにより再結晶化する。そし
てこの部分をｐ型層３８１とし、ドレイン兼第２キヤパ
シタ電極となる部分及びソースとなる部分に不純物をド
ープしてそれぞれｎ２型層３８２．３８３を形成する。
こうしてゲート電極３５と第１層多結晶シリコン１１３
３により第１のＭｏＳトランジスタＱ１を構成し、同じ
ゲート電極３５と第３層多結晶シリコン膜３８により第
２のＭｏＳトランジスタＱ２を構成し、また第１層多結
晶シリコン膜のｎ＋型層３３２と第３層多結晶シリコン
膜のｎ“型層３８２の間でメモリキャパシタＣＭを構成
している。そして最後に、全面をＣＶＤ絶縁膜３９で覆
い、これにコンタクトホールを開けて第１．第２のＭＯ
ＳトランジスタＱｔ 、Ｑ２のソースであるｎ１型１１
３３２，３８２にそれぞれ接続スル、対をなすビットＪ
！ＢＬ、ＢＬとしてのＡ℃配線４０１．４０２を配設す
る。
３により第１のＭｏＳトランジスタＱ１を構成し、同じ
ゲート電極３５と第３層多結晶シリコン膜３８により第
２のＭｏＳトランジスタＱ２を構成し、また第１層多結
晶シリコン膜のｎ＋型層３３２と第３層多結晶シリコン
膜のｎ“型層３８２の間でメモリキャパシタＣＭを構成
している。そして最後に、全面をＣＶＤ絶縁膜３９で覆
い、これにコンタクトホールを開けて第１．第２のＭＯ
ＳトランジスタＱｔ 、Ｑ２のソースであるｎ１型１１
３３２，３８２にそれぞれ接続スル、対をなすビットＪ
！ＢＬ、ＢＬとしてのＡ℃配線４０１．４０２を配設す
る。
この実施例によれば、二つのＭＯＳトランジスタのゲー
ト電極が共用されていることから、先の実施例に比べて
より一層高集積化が図られる。基板内拡散層を利用せず
、全ての素子を多結晶シリコン膜により構成しているこ
とから、従来のような素子分離層の形成を必要とせず、
このこともｄＲＡＭの高集積化に寄与する。また、メモ
リキャパシタ及びＭｏＳトランジスタが全て基板上の多
結晶シリコン膜により構成されているため、基板内での
電子正孔対の発生に起因するソフトエラー等の情報破壊
４も、より確実に防止される。
ト電極が共用されていることから、先の実施例に比べて
より一層高集積化が図られる。基板内拡散層を利用せず
、全ての素子を多結晶シリコン膜により構成しているこ
とから、従来のような素子分離層の形成を必要とせず、
このこともｄＲＡＭの高集積化に寄与する。また、メモ
リキャパシタ及びＭｏＳトランジスタが全て基板上の多
結晶シリコン膜により構成されているため、基板内での
電子正孔対の発生に起因するソフトエラー等の情報破壊
４も、より確実に防止される。
本発明は上記実施例に限られるものではない。
例えば、第１層多結晶シリコン膜により第１のＭＯＳト
ランジスタのゲート電極を形成し、そのソース、ドレイ
ン及びメモリキャパシタの第１キヤパシタ電極を基板内
の拡散層により形成し、第１のＭＯＳトランジスタのゲ
ート電極を第２のＭＯＳトランジスタのゲート電極とし
て共用して第２層多結晶シリコン膜により第２のＭｏＳ
トランジスタとメモリキャパシタの第２キヤパシタ電橿
を形成することもできる。その細氷発明はその主旨を逸
脱しない範囲で種々変形実施することができる。
ランジスタのゲート電極を形成し、そのソース、ドレイ
ン及びメモリキャパシタの第１キヤパシタ電極を基板内
の拡散層により形成し、第１のＭＯＳトランジスタのゲ
ート電極を第２のＭＯＳトランジスタのゲート電極とし
て共用して第２層多結晶シリコン膜により第２のＭｏＳ
トランジスタとメモリキャパシタの第２キヤパシタ電橿
を形成することもできる。その細氷発明はその主旨を逸
脱しない範囲で種々変形実施することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のメモリセルの回路構成を示
す図、第２図はそのメモリセル構造の例を示す図、第３
図は同じくそのメモリセル構造の池の例を示す図である
。 ＣＭ・・・メモリキャパシタ、Ｑｌ・・・第１のＭＯＳ
トランジスタ、Ｑ２・・・第２のＭＯＳトランジスタ、
ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、１１
・・・ｐ−型３ｉ基板、１２・・・フィールド絶縁膜、
１３・・・ｎ型層、１４・・・キャパシタ絶縁膜、１５
・・・キャパシタ電極（第１層多結晶シリコン！ｌｉ）
、１６・・・ｎ＋型層、１７１，１７２・・・ゲート絶
縁膜、１８１．１８２・・・ゲート電極（第２層多結晶
シリコン膜、ワード線）、１９ｒ 、１９２．２０ｔ
。 ２０２−ｎ＋型層、２１ ・ＣＶ Ｄ絶縁膜、２２１゜
２２２・・・Ａ℃配線（ビット線）、３１・・・ｐ型Ｓ
１基板、３２・・・絶縁膜、３３・・・第１層多結晶シ
リコン膜、３４・・・ゲート絶縁膜、３５・・・ゲート
電極（第２層多結晶シリコン膜、ワード線−）、３６・
・・キャパシタ絶縁膜、３７・・・ゲート絶縁膜、３８
・・・第３層多結晶シリコン膜、３９・・・ＣＶＤ絶縁
膜、４０１．４０２・・・Ａ℃配線（ビット線）。
す図、第２図はそのメモリセル構造の例を示す図、第３
図は同じくそのメモリセル構造の池の例を示す図である
。 ＣＭ・・・メモリキャパシタ、Ｑｌ・・・第１のＭＯＳ
トランジスタ、Ｑ２・・・第２のＭＯＳトランジスタ、
ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、１１
・・・ｐ−型３ｉ基板、１２・・・フィールド絶縁膜、
１３・・・ｎ型層、１４・・・キャパシタ絶縁膜、１５
・・・キャパシタ電極（第１層多結晶シリコン！ｌｉ）
、１６・・・ｎ＋型層、１７１，１７２・・・ゲート絶
縁膜、１８１．１８２・・・ゲート電極（第２層多結晶
シリコン膜、ワード線）、１９ｒ 、１９２．２０ｔ
。 ２０２−ｎ＋型層、２１ ・ＣＶ Ｄ絶縁膜、２２１゜
２２２・・・Ａ℃配線（ビット線）、３１・・・ｐ型Ｓ
１基板、３２・・・絶縁膜、３３・・・第１層多結晶シ
リコン膜、３４・・・ゲート絶縁膜、３５・・・ゲート
電極（第２層多結晶シリコン膜、ワード線−）、３６・
・・キャパシタ絶縁膜、３７・・・ゲート絶縁膜、３８
・・・第３層多結晶シリコン膜、３９・・・ＣＶＤ絶縁
膜、４０１．４０２・・・Ａ℃配線（ビット線）。
Claims (3)
- （１）半導体基板に複数のメモリセルを集積形成して構
成される半導体記憶装置において、メモリセルは、一個
のメモリキャパシタと、その両端にそれぞれ一端が接続
された第１、第２の二個のＭＯＳトランジスタとからな
り、二個のＭＯＳトランジスタの各他端はそれぞれ対を
なすビット線に接続され、ゲートは共通にワード線に接
続されていることを特徴とする半導体記憶装置。 - （２）メモリキャパシタは、半導体基板に形成された拡
散層を一方の電極とし、その上に絶縁膜を介して多結晶
シリコン電極を配設したＭＯＳキャパシタである特許請
求の範囲第１項記載の半導体記憶装置。 - （３）第１のＭＯＳトランジスタは、半導体基板上に絶
縁膜を介して堆積された第１層多結晶シリコン膜に活性
層を形成し、この上にゲート絶縁膜を介して第２層多結
晶シリコン膜によるゲート電極を形成して構成され、第
２のＭＯＳトランジスタは、前記ゲート電極上にゲート
絶縁膜を介して堆積された第３層多結晶シリコン膜に活
性層を形成して構成され、メモリキャパシタは、前記第
１層多結晶シリコン膜と第３層多結晶シリコン膜のそれ
ぞれ第１、第２のＭＯＳトランジスタのドレイン領域と
なる部分を絶縁膜を介して対向させて構成した特許請求
の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263305A JPS61140171A (ja) | 1984-12-13 | 1984-12-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263305A JPS61140171A (ja) | 1984-12-13 | 1984-12-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140171A true JPS61140171A (ja) | 1986-06-27 |
Family
ID=17387628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263305A Pending JPS61140171A (ja) | 1984-12-13 | 1984-12-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140171A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5000668A (en) * | 1988-04-27 | 1991-03-19 | Diesel Kiki Co., Ltd. | Distribution-type fuel injection pump |
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1984
- 1984-12-13 JP JP59263305A patent/JPS61140171A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5000668A (en) * | 1988-04-27 | 1991-03-19 | Diesel Kiki Co., Ltd. | Distribution-type fuel injection pump |
| DE3943576C2 (ja) * | 1988-04-27 | 1993-04-01 | Zexel Corp., Tokio/Tokyo, Jp | |
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
| JPH0496270A (ja) * | 1990-08-03 | 1992-03-27 | Sharp Corp | 半導体装置の製造方法 |
| US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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