JPS6123361A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、１つのメモルセルがそれぞれ１つのＭＯＳ
トランジスタとデータ記憶用のキャパシタとで構成され
ている半導体記憶装置に関する。

［発明の技術的背景とその問題点］ 第１２図に示すように、トランスファゲート用のＭＯＳ
トランジスタ１１とデータ記憶用のキャパシタ１２とで
構成されている１トランジスタ、１キヤパシタ構成のメ
モリセルは、１ビット当りの素子数が少ないので大容量
のメモリシステムを構成するのに好都合である。なお、
１３はワード線、１４はビット線である。

第１３図は、第１２図のようなメモリセルを複数個用い
て集積化した、従来のメモリの構成を示すパターン平面
図である二文貫ｍ。このメモリでは、ビット線２１にコ
ンタクト部２２を介して接続されている共通のドレイン
領域２３を中心にして、４個のトランスファゲート用Ｍ
ＯＳトランジスタ２４ａないし２４ｄそれぞれとデータ
記憶用の４個のキャパシタ２５ａないし２５’ｄそれぞ
れが形成されている。このメモリでは、それぞれ］・ラ
ンスファゲート用ＭＯ’Ｓ）−ランジスタ２４およびデ
ータ記憶用のキャパシタ２５からなる４個のメモリセル
で１個のコンタクト部２２を共用することによって集積
度の向上を達成している。

ところが、上記４個のトランスファゲート用ＭＯＳトラ
ンジスタ２４ａないし２４ｄのゲーＩ〜配線２６ａない
し２６ｄを独立に形成し、それぞれの配線２６を各コン
タクト部２７ａないし２７ｄを介してワード線２８ａな
いし２８ｄに接続するようにしており、しかも上記各ゲ
ート配線２６ａないし２ｔ３ｄは各キャパシタ２５ａな
いし２５ｄの形成領域を避けるようにして形成されてい
るので、１ビット当りの占有面積が大きくなり、集積度
が十分に高められないという欠点がある。

［発明の目的〕 この発明は、上記のような事情を考慮してなされたもの
であり、その目的は各メモリセルの占有面積の縮小化を
図ることにより、高集積化が実現できる半導体記憶装置
を提供することにある。

［発明の概要コ 上記目的を達成するため、この発明にあっては各メモリ
セルを１つのトランスファゲート用ＭＯＳトランジスタ
およびデータ記憶用キャパシタで構成し、４個のメモリ
セルを１つのコンタクトを介してビット線に共通接続し
、データ記憶用キャパシタの一方電極となる導電体層上
に、上記ＭＯＳトランジスタのゲート配線用導電体層を
絶縁膜を介して延長形成することにより、上記ゲート配
線用導電体層の形成スペース分だけセル面積を縮小化す
るようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図ないし第１０図はこの発明に係る半導体記憶装置
（メモリ）を製造する際の、各工程を順次示すパターン
平面図もしくは断面図である。

先ず、第１図のパターン平面図に示ずようにＰ型シリコ
ン半導体基板３１を用意し、その表面を熱酸化法等によ
り選択的に酸化して、図中斜線を付した領域にのみ膜厚
の厚いフィールド酸化膜３２を形成する。このとき、上
記フィールド酸化膜３２が形成されていない領域すなわ
ち素子領域３３の平面形状はそれぞれ十字状をなしてい
る。

次に第２図のパターン平面図に示すように、上記素子領
域３３のうち図中斜線を付して示した各キャパシタ形成
予定領域にＮ型不純物を例えばイオン注入法等により導
入してＮ−領域３４を形成する。

次にエツチング技術により表面を一旦露出させ、その後
、熱酸化法等により全面に膜厚の薄い（数百ないし壬数
百人程度）シリコン酸化膜を形成し、さらに上記第３図
のパターン平面図に示すように、図中斜線を付した領域
に不純物を含む多結晶シリコンを堆積形成して、後述す
るデータ記憶用キャパシタのキャパシタプレート３５を
形成する。上記キャパシタプレー１・３５で覆われてい
ない各領域３６には、この後、４個のトランスファゲー
ト用ＭＯＳトランジスタが形成されることになっている
。

この後、全面に膜厚の厚いシリコン酸化膜を形成し、次
にこのシリコン酸化膜を選択的にエツチング除去して上
記各領域３６を露出させる。

第４図は、上記工程が終了した後の、上記領域３６付近
の構造を示す断面図である。第４図において、３７は熱
酸化法等により形成された上記膜厚の薄いシリコン酸化
膜であり、３８は上記膜厚の厚いシリコン酸化膜である
。

次に第５図のパターン平面図に示すように、Ｎ型不純物
を例えばイオン注入法等により導入して、上記各領域３
６において上記Ｎ−領域３４とそれぞれ隣接し、上記領
域３６を中心にして互いに９０度の角度を保った回転対
称の位置４箇所にＮ“型領域３９ａないし３９ｄを形成
する。この４箇所の各Ｎ中型領域３９は、この後、トラ
ンス７戸ゲートのソースもしくはドレイン領域となるも
のである。

次に第６図の断面図に示すように、上記領域３６表面上
に熱酸化法等により前記シリコン酸化ｌｌｌ１３７と同
程度の膜厚のシリコン酸化膜４０を形成して、−〇− 後述するトランスファゲート用ＭＯＳトランジスタのゲ
ート絶縁膜を構成する。さらに次に、不純物を導入した
多結晶シリコンを全面に堆積し、これをパターニングし
てグー１〜電極配線４１を形成する。そしてさらに上記
ゲート電極配線４１をイオン注入用マスクとして用いた
イオン注入法により、Ｎ型不純物を基板に導入してＮ＋
型領領域４２形成する。

第７図は上記Ｎ＋型領領域４２形成後、１つの領域３６
付近の構成を示すパターン平面図である。この第７図の
工程終了後、各領域３６付近には上記Ｎ＋型領１ｉｉｌ
！４２を共通のドレインもしくはソース領域とし、前記
Ｎ＋型領領域９ａないし３９ｄそれぞれをソースもしく
はドレイン領域とする４個のトランスファゲート用ＭＯ
８ｌ〜ランジスタ４３ａないし４３ｄが形成され、それ
ぞれのトランジスタ４３ａないし４３ｄのソースもしく
はドレイン領域は前記キャパシタ用のＮ−領域３４（第
７図では図示せず）に接続された構成となっている。し
かも、トランジスタ４３ａないし４３ｄのゲート電極配
線４１（４１ａないし４１ｄ）は第６図および第７図に
示すように、膜厚の厚いシリコン酸化膜３８を介して、
前記キャパシタプレート３５上に延長形成された構成と
なっている。また第８図は、複数の領域３６における上
記ゲート電極配線４１の配線パターンを示すパターン平
面図である。なお図面を明確化するため、第８図ではゲ
ート電極配線４１のみを図示した。

この後は、第９図に示すようにアルミニュウムによるワ
ード線４４を形成し、これらワード線４４にコンタクト
部４５を介して上記ゲート電極配線４１を接続し、さら
にその後、全面に厚い絶縁膜を堆積した後、第１０図に
示すようにアルミニュウムによるピッ１〜線４６を形成
し、これらピッ１〜線４６にコンタクト部４７を介して
上記Ｎ＋型領領域２を接続することによりメモリが完成
される。なお、図面を明確化するため、上記第９図およ
び第１０図では前記キャパシタプレート３５および前記
Ｎ−領域３４の表示を省略した。また上記キャパシタプ
レート３５には所定の一定電圧、例えばアース電圧が供
給される。

第１１図は、上記のようにして完成されたメモリの等価
回路図である。この第１１図においてデータ記憶用の各
キャパシタＣは、前記キャパシタプレート３５を一方電
極とし、前記Ｎ−領域３４を他方電極として構成されて
いる。

このように構成されたメモリでは、４個のトランスファ
ゲート用のトランジスタ４３ａないし４３ｄのゲート電
極配線４１が、膜厚の厚いシリコン酸化膜３８を介して
キャパシタプレート３５上に延長形成された構成となっ
ている。このため、従来のようにゲート電極配線のため
のスペースを設定する必要がなくなり、その分だけ１セ
ル当りの占有面積の縮小化を図ることができる。しかも
各ゲート電極配線４１はトランジスタ毎に゛独立して設
けるのではなくいくつかのトランジスタ、この場合には
第８図に示すように４個毎に共通に設けるようにしてい
るので、ワード線と接続する際のコンタクト部の数を従
来よりも少なくすることができるので、これによっても
１セル当りの占有面積の縮小化を図ることができる。こ
のため、この実施例のメモリでは各メモリセルの占有面
積の縮小化が実現でき、メモリセルの高集積化が達成さ
れる。

［発明の効果コ 以上説明したようにこの発明によれば、各メモリセルの
占有面積の縮小化を図ることにより、メモリセルの高集
積化が実現できる半導体記憶装置を提供することが出来
る。

【図面の簡単な説明】

第１図ないし第１０図はそれぞれこの発明の半導体記憶
装置を製造する際の各工程を示すパターン平面図もしく
は断面図、第１１図はこの発明の半導体記憶装置の等価
回路図、第１２図は１トランジスタ、１キヤパシタ構成
のメモリセルの回路図、第１３図は上記第１２図のメモ
リセルを用いた従来のメモリの構成を示すパターン平面
図である。 ３１・・・Ｐ型シリコン半導体基板、３２・・・フィー
ルド酸化膜、３３・・・素子領域、３４・・・Ｎ−領域
、３５・・・キャパシタプレート、３７・・・膜厚の薄
いシリコン酸化膜、３８・・・膜厚の厚いシリコン酸化
膜、３９・・・Ｎ＋型領領域４０・・・膜厚の薄いシリ
コン酸化膜、４１・・・ゲート電極配線、４２・・・Ｎ
＋型領領域４３・・・トランスファゲート用ＭＯＳトラ
ンジスタ、４４・・・ワード線、４５．４７・・・コン
タクト部、４６・・・ビット線、Ｃ・・・データ記憶用
キャパシタ。 出願人代理人　弁理士　鈴江武彦 第３図 第４図 第５図 第６図 ４１ｔ）　　３９ｂ

Claims (1)

【特許請求の範囲】
1. 　一方導電型の半導体基板と、この半導体基板内に形成
   され、複数のトランスファゲート用ＭＯＳトランジスタ
   の共通のドレインもしくはソース領域となる他方導電型
   の第１半導体領域と、上記半導体基板内で、上記第１半
   導体領域を中心にして互いに９０度の角度を保つて回転
   対称の位置に分離形成され、上記複数の各トランスファ
   ゲート用ＭＯＳトランジスタのソースもしくはドレイン
   領域となる４箇所の他方導電型の第２半導体領域と、上
   記各第２半導体領域それぞれと隣接して設けられる他方
   導電型の第３半導体領域と、上記各第３半導体領域上に
   絶縁層を介して設けられ、データ記憶用キャパシタの一
   方電極となるる第１導電体層と、一部が上記第１半導体
   領域と上記各第２半導体領域間上に設けられたゲート絶
   縁層上に設けられ、上記第１導電体層上に絶縁層を介し
   て延長形成される第２導電体層とを具備したことを特徴
   とする半導体記憶装置。