JPH03167874A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03167874A JPH03167874A JP1308071A JP30807189A JPH03167874A JP H03167874 A JPH03167874 A JP H03167874A JP 1308071 A JP1308071 A JP 1308071A JP 30807189 A JP30807189 A JP 30807189A JP H03167874 A JPH03167874 A JP H03167874A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置特にＤＲＡＭ （ダイナミッ
ク・ランダム・アクセス・メモリ）に係わる。
ク・ランダム・アクセス・メモリ）に係わる。
本発明は、半導体メモリ装置に係わり、第１及び第２の
ソースドレイン領域とゲート部を有するスイッチングト
ランジスタと容量とから或るメモリセルを有する半導体
メモリ装置において、このスイッチングトランジスタが
形戊された半導体基体上に絶縁層が形成され、この絶縁
層の上記スイッチングトランジスタのほぼ第１のソース
／ドレインイ領域上に対応する部分に凹部が設けられ、
この凹部内には第１の電極層と誘電体層と第２の電極層
とが積層された容量が構成され、これら容量が構成され
た絶縁層上に層間絶禄層を介してビット線を構成する導
電層が設けられ、上記第１のソース／ドレイン領域上の
上記絶縁層に導電材が埋込まれた第１のコンタクト窓が
設けられて、上記容量の第１の電極と第１のソース／ド
レイン領域の電気的コンタクトがなされ、前記第２のソ
ース／ドレイン領域上の上記絶縁層と上記層間絶縁層に
差し渡って導電材が埋込まれた第２のコンタクト窓が設
けられて、前記ビット線と第２のソース／ドレイン領域
の電気的コンタクトがなされたことにより、メモリ素子
の微細化をはかり、かつ充分大きな容量を安定な構造を
もって形成することができ、信頼性及び生産性の向上を
はかる。
ソースドレイン領域とゲート部を有するスイッチングト
ランジスタと容量とから或るメモリセルを有する半導体
メモリ装置において、このスイッチングトランジスタが
形戊された半導体基体上に絶縁層が形成され、この絶縁
層の上記スイッチングトランジスタのほぼ第１のソース
／ドレインイ領域上に対応する部分に凹部が設けられ、
この凹部内には第１の電極層と誘電体層と第２の電極層
とが積層された容量が構成され、これら容量が構成され
た絶縁層上に層間絶禄層を介してビット線を構成する導
電層が設けられ、上記第１のソース／ドレイン領域上の
上記絶縁層に導電材が埋込まれた第１のコンタクト窓が
設けられて、上記容量の第１の電極と第１のソース／ド
レイン領域の電気的コンタクトがなされ、前記第２のソ
ース／ドレイン領域上の上記絶縁層と上記層間絶縁層に
差し渡って導電材が埋込まれた第２のコンタクト窓が設
けられて、前記ビット線と第２のソース／ドレイン領域
の電気的コンタクトがなされたことにより、メモリ素子
の微細化をはかり、かつ充分大きな容量を安定な構造を
もって形成することができ、信頼性及び生産性の向上を
はかる。
半導体メモリ装置のＤＲＡＭは、スイッチング・トラン
ジスタを構成するＭＯＳ（絶縁ゲート型電界効果トラン
ジスタ）と容量とより成るメモリセルが配列されて或る
。
ジスタを構成するＭＯＳ（絶縁ゲート型電界効果トラン
ジスタ）と容量とより成るメモリセルが配列されて或る
。
近年、半導体メモリ装置の大メモリ容量化がはかられ、
それに伴ってメモリセル面積の縮小化が益々要求されて
いる。例えば１６Ｍビッ｝ＤＩＩＡＭや６４Ｍビッ｝
ＤＲＡＭを実現するためには、ｌメモリセルの面積を４
μｍ２以下とする必要があり、この様な極めて小さい面
積内で各メモリセルを構成する容量として充分大きな電
気容量を確保するための様々な製造方法及び構造の提案
がなされている。
それに伴ってメモリセル面積の縮小化が益々要求されて
いる。例えば１６Ｍビッ｝ＤＩＩＡＭや６４Ｍビッ｝
ＤＲＡＭを実現するためには、ｌメモリセルの面積を４
μｍ２以下とする必要があり、この様な極めて小さい面
積内で各メモリセルを構成する容量として充分大きな電
気容量を確保するための様々な製造方法及び構造の提案
がなされている。
例えばインターナショナノレ・エレクトロ冫・・デバイ
ス・ミーティング．テクニカル・ダイジエス｝（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ ！Ｊｅｅｔｉｎｇ，Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ） Ｐ ５９２（１９８８）に報告されている
方法ではストレージ・エレクトロードを複数枚の積層し
たフィン（ひれ）構造としてその実質的面積を大とし、
これにより大容量化をはかっている。しかしながらこの
場合、これらフィンを形成した直後の工程では、積層し
たフィンの間が空洞となるため、機械的強度に劣り、流
水後の乾燥処理として例えばスピンドライヤーにより微
小水滴を除去する際にフィンの一部が破壊され、不良品
発生の一因となるという問題がある。
ス・ミーティング．テクニカル・ダイジエス｝（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ ！Ｊｅｅｔｉｎｇ，Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ） Ｐ ５９２（１９８８）に報告されている
方法ではストレージ・エレクトロードを複数枚の積層し
たフィン（ひれ）構造としてその実質的面積を大とし、
これにより大容量化をはかっている。しかしながらこの
場合、これらフィンを形成した直後の工程では、積層し
たフィンの間が空洞となるため、機械的強度に劣り、流
水後の乾燥処理として例えばスピンドライヤーにより微
小水滴を除去する際にフィンの一部が破壊され、不良品
発生の一因となるという問題がある。
一方、このような複雑な構造及び製造方法に対して、比
較的簡単な工程で大容量のキャパシタを得る方法が例え
ばシンポジウム・オン・ＶＬＳＩ・テクノロジー．テク
ニカル・ダイジェスト（Ｓｙｍｐｏ−ｓｉｕｍ ｏｎ
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔ ：超ＬＳＩ）Ｔｅｈ
ｎｏｌｏｇｙ， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
）Ｐ ６９（１９８９）に報告されている。この方法は
、ストレージ・ノードを円筒形とするものであるがこの
場合も前述したフィン部を形戊する方法と同様に、円筒
形のストレージ・ノードを形成した直後の工程において
、その円筒形のストレージ・ノードの高さに比して厚み
が小であるため機械的強度に劣る。
較的簡単な工程で大容量のキャパシタを得る方法が例え
ばシンポジウム・オン・ＶＬＳＩ・テクノロジー．テク
ニカル・ダイジェスト（Ｓｙｍｐｏ−ｓｉｕｍ ｏｎ
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔ ：超ＬＳＩ）Ｔｅｈ
ｎｏｌｏｇｙ， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
）Ｐ ６９（１９８９）に報告されている。この方法は
、ストレージ・ノードを円筒形とするものであるがこの
場合も前述したフィン部を形戊する方法と同様に、円筒
形のストレージ・ノードを形成した直後の工程において
、その円筒形のストレージ・ノードの高さに比して厚み
が小であるため機械的強度に劣る。
Ｃ発明が解決しようとする課題コ
本発明は上述したような半導体メモリ装置においてメモ
リ素子の微細化をはかり、かつ充分大きな容量を安定な
構造をもって形成することができ、信頼性及び生産性の
向上をはかる。
リ素子の微細化をはかり、かつ充分大きな容量を安定な
構造をもって形成することができ、信頼性及び生産性の
向上をはかる。
本発明は、例えばその路線的拡大断面図を第１図Ｇに示
すように、第１及び第２のソース／ドレイン領域（５ａ
〉及び（５ｂ）とゲート電極（４）を有するスイッチン
グトランジスタ（６）と容量（１５）とから或るメモリ
セルを有する半導体メモリ装置において、スイッチング
トランジスタ（６）が形成された半導体基体（１）上に
絶縁層（７）が形戊され絶縁層（７）のスイッチングト
ランジスタ（６）のほぼ第１のソース／ドレイン領域（
５ａ）上に対応する部分に凹部（１０）が設けられ、凹
部（ＩＯ）内には第１の電極層（ｌ１）と誘電体層（１
３）と第２の電極層＜１４）とが積層された容量（１５
）が構成され、これら容量（ｌ５）が構成された絶縁層
（７）上に層間絶縁層（ｌ６）を介してビット線を構成
する導電層＜１７）が設けられ、第１のソース／ドレイ
ン領域（５ａ）上の絶縁層（７）に導電材（９）が埋込
まれた第１のコンタクト窓（８ａ）が設けられて、容量
（１５）の第１の電極層（１１〉と第１のソース／ドレ
イン領域（５ａ）の電気的コンタクトがなされ、第２の
ソース／ドレイン領域（５ｂ）上の絶縁層（７）と層間
絶縁層（１６）に差し渡って導電材（９）が埋込まれた
第２のコンタクト窓（８ｂ〉が設けられて、ピット線（
１８〉と第２のソース／ドレイン領域（５ｂ）の電気的
コンタクトがなされる。
すように、第１及び第２のソース／ドレイン領域（５ａ
〉及び（５ｂ）とゲート電極（４）を有するスイッチン
グトランジスタ（６）と容量（１５）とから或るメモリ
セルを有する半導体メモリ装置において、スイッチング
トランジスタ（６）が形成された半導体基体（１）上に
絶縁層（７）が形戊され絶縁層（７）のスイッチングト
ランジスタ（６）のほぼ第１のソース／ドレイン領域（
５ａ）上に対応する部分に凹部（１０）が設けられ、凹
部（ＩＯ）内には第１の電極層（ｌ１）と誘電体層（１
３）と第２の電極層＜１４）とが積層された容量（１５
）が構成され、これら容量（ｌ５）が構成された絶縁層
（７）上に層間絶縁層（ｌ６）を介してビット線を構成
する導電層＜１７）が設けられ、第１のソース／ドレイ
ン領域（５ａ）上の絶縁層（７）に導電材（９）が埋込
まれた第１のコンタクト窓（８ａ）が設けられて、容量
（１５）の第１の電極層（１１〉と第１のソース／ドレ
イン領域（５ａ）の電気的コンタクトがなされ、第２の
ソース／ドレイン領域（５ｂ）上の絶縁層（７）と層間
絶縁層（１６）に差し渡って導電材（９）が埋込まれた
第２のコンタクト窓（８ｂ〉が設けられて、ピット線（
１８〉と第２のソース／ドレイン領域（５ｂ）の電気的
コンタクトがなされる。
上述したように本発明による半導体メモリ装置は、第１
図Ｇに示すようにその容量（１５〉が第１のソース／ド
レイン領域｛５ａ｝の上方に配置されるようにしたので
、メモリセル面積の縮小化をはかることができる。また
その容量（１５）の配置部を凹部（１０）の存在によっ
て凹凸面としたので大容量化をはかることができる。さ
らに、この容量（１５）を構成する電極層（１１）すな
わちストレージ・ノードは、絶縁層（７）及び層間絶縁
層（ｌ６〉中に埋込まれるので安定な構造を有し、製造
過程において充分な機械的強度を保つことができる。
図Ｇに示すようにその容量（１５〉が第１のソース／ド
レイン領域｛５ａ｝の上方に配置されるようにしたので
、メモリセル面積の縮小化をはかることができる。また
その容量（１５）の配置部を凹部（１０）の存在によっ
て凹凸面としたので大容量化をはかることができる。さ
らに、この容量（１５）を構成する電極層（１１）すな
わちストレージ・ノードは、絶縁層（７）及び層間絶縁
層（ｌ６〉中に埋込まれるので安定な構造を有し、製造
過程において充分な機械的強度を保つことができる。
本発明による半導体メモリ装置の一実施例を、その理解
を容易にするために製造方法の一例を、第１図の製造工
程図を参照して説明する。
を容易にするために製造方法の一例を、第１図の製造工
程図を参照して説明する。
この例においては、第１導電型例えばｐ型のシリコン単
結晶半導体基体（１）に、第２導電型例えばｎ型のソー
ス／ドレイン領域（５ａ）及び（５ｂ〉を有するＭ Ｏ
Ｓが形成され、対のメモリセルを構成するＭＯＳの一
方のソース／ドレイン領域を共通に形成した場合を示す
。（２）は例えば熱酸化によって形成したＳ１０２より
戊り、各メモリセル間を分離する絶縁分離層いわゆるし
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ
ｌｉｃｏｎ）、（３）は同様に例えば熱酸化によって形
成した薄膜Ｓ１０２より戒るゲート絶縁層、（４）は例
えば多結晶シリコン層を所要のパターンにパターニング
して形戒したゲート電極で、このゲート電極（４）をマ
スクとして゛ｎ型不純物例えばひ素（Ａｓ）をイオン注
入して第１及び第２のンース／ドレイン領域（５ａ〉及
び〈５ｂ〉を形成する。
結晶半導体基体（１）に、第２導電型例えばｎ型のソー
ス／ドレイン領域（５ａ）及び（５ｂ〉を有するＭ Ｏ
Ｓが形成され、対のメモリセルを構成するＭＯＳの一
方のソース／ドレイン領域を共通に形成した場合を示す
。（２）は例えば熱酸化によって形成したＳ１０２より
戊り、各メモリセル間を分離する絶縁分離層いわゆるし
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ
ｌｉｃｏｎ）、（３）は同様に例えば熱酸化によって形
成した薄膜Ｓ１０２より戒るゲート絶縁層、（４）は例
えば多結晶シリコン層を所要のパターンにパターニング
して形戒したゲート電極で、このゲート電極（４）をマ
スクとして゛ｎ型不純物例えばひ素（Ａｓ）をイオン注
入して第１及び第２のンース／ドレイン領域（５ａ〉及
び〈５ｂ〉を形成する。
第１図Ｂに示すように、全面的に厚い絶縁層（７）を例
えばＳｉｎ，をＣＶＤ （化学的気相或長）法等により
被着形威したのち、フォトリソグラフィの適用により、
それぞれ第１及び第２のソース／ドレイン領域（５ａ）
及び（５ｂ）に達する第１及び第２のコンタクト窓（８
ａ）及び〈８ｂ〉を形戒する。その後このコンタクト窓
（８ａ）及び（８ｂ〉を埋込むように導電材（９）を被
着形戊する。この導電材（９）の形成は、例えば多結晶
シリコンをＣＶＤ法等により第１及び第２のコンタクト
窓（８ａ）及び（８ｂ〉内を含んで全面的に被着形威し
た後、半導体基体（１）の主面に対して垂直な方向に作
用するＲＩＥ （反応性イオンエッチング）等の異方性
エッチング（以下単に異方性エッチングという）を絶縁
層（７）の表面が露出するまで行い、その後第１及び第
２のソース／ドレイン領域と同導電型の例えばりん（Ｐ
）等のｎ型不純物注入を行い、低比抵抗化して形成する
。
えばＳｉｎ，をＣＶＤ （化学的気相或長）法等により
被着形威したのち、フォトリソグラフィの適用により、
それぞれ第１及び第２のソース／ドレイン領域（５ａ）
及び（５ｂ）に達する第１及び第２のコンタクト窓（８
ａ）及び〈８ｂ〉を形戒する。その後このコンタクト窓
（８ａ）及び（８ｂ〉を埋込むように導電材（９）を被
着形戊する。この導電材（９）の形成は、例えば多結晶
シリコンをＣＶＤ法等により第１及び第２のコンタクト
窓（８ａ）及び（８ｂ〉内を含んで全面的に被着形威し
た後、半導体基体（１）の主面に対して垂直な方向に作
用するＲＩＥ （反応性イオンエッチング）等の異方性
エッチング（以下単に異方性エッチングという）を絶縁
層（７）の表面が露出するまで行い、その後第１及び第
２のソース／ドレイン領域と同導電型の例えばりん（Ｐ
）等のｎ型不純物注入を行い、低比抵抗化して形成する
。
次に所要のパターンのエッチングレジストを例えばフォ
トリングラフィの適用により被着形威した後、絶縁層（
７）すなわちＳｉｎ２層と、導電材（９）すなわち多結
晶シリコン層とに同時に作用するような異方性エッチン
グを行い、第１のコンタクト窓（８ａ）に対してそれぞ
れこれら窓（８ａ）上に所要の深さをもった凹部（１０
）を形戒する。さらに隣り合う凹部（ｌＯ〉間の素子分
離層（２）上の、壁部（３７）の上面のみ異方性エッチ
ングを行い、第１図Ｃに示すように、壁部（３７〉の上
面（７ｂ〉を絶縁層（７）の上面（７ａ）より後退させ
る。
トリングラフィの適用により被着形威した後、絶縁層（
７）すなわちＳｉｎ２層と、導電材（９）すなわち多結
晶シリコン層とに同時に作用するような異方性エッチン
グを行い、第１のコンタクト窓（８ａ）に対してそれぞ
れこれら窓（８ａ）上に所要の深さをもった凹部（１０
）を形戒する。さらに隣り合う凹部（ｌＯ〉間の素子分
離層（２）上の、壁部（３７）の上面のみ異方性エッチ
ングを行い、第１図Ｃに示すように、壁部（３７〉の上
面（７ｂ〉を絶縁層（７）の上面（７ａ）より後退させ
る。
次に第１図Ｄに示すように、．この凹部（ｌＯ）を含ん
で全面的に例えば多結晶シリコンをＣＶＤ法等により被
着形威した後、第１及び第２のソース／ドレイン領域と
同導電型のりん（Ｐ）等のｎ型不純物注入を行い低比抵
抗化して第１の導電層となる導電層（ｌｌａ） を形威
し、さらに凹部（１０）内の導電層（ｌｌａ） を覆
うように７ォトレジスト等のエッチングレジス｝ （１
２）を充填する。次に絶縁層（７）の上面（７ａ）及び
（７ｂ）が露出するまで導電層（ｌｌ＆＞ をＲＩＥ等
により異方性エッチングを行い、第１図Ｅに示すように
第１のソース／ドレイン領域（５ａ）？の第１のコンタ
クト窓（８ａ）内の導電材（９）に連結され、かつ互い
に絶縁層〔７）の壁ＩＩ （３７）によって分離され、
第２のンース／ドレイン領域（５ｂ〉上の第２のコンタ
クト窓（８ｂ）内の導電材（９）と分離された第１の電
極層（１１）を形成する。
で全面的に例えば多結晶シリコンをＣＶＤ法等により被
着形威した後、第１及び第２のソース／ドレイン領域と
同導電型のりん（Ｐ）等のｎ型不純物注入を行い低比抵
抗化して第１の導電層となる導電層（ｌｌａ） を形威
し、さらに凹部（１０）内の導電層（ｌｌａ） を覆
うように７ォトレジスト等のエッチングレジス｝ （１
２）を充填する。次に絶縁層（７）の上面（７ａ）及び
（７ｂ）が露出するまで導電層（ｌｌ＆＞ をＲＩＥ等
により異方性エッチングを行い、第１図Ｅに示すように
第１のソース／ドレイン領域（５ａ）？の第１のコンタ
クト窓（８ａ）内の導電材（９）に連結され、かつ互い
に絶縁層〔７）の壁ＩＩ （３７）によって分離され、
第２のンース／ドレイン領域（５ｂ〉上の第２のコンタ
クト窓（８ｂ）内の導電材（９）と分離された第１の電
極層（１１）を形成する。
次に第１図已に示すように第１の電極層（１１）の表面
に熱酸化等により例えばＳｉＯ■より或る誘電体層（１
３）を形戒する。
に熱酸化等により例えばＳｉＯ■より或る誘電体層（１
３）を形戒する。
次にＣＶＤ法等により例えば多結晶シリコン層を全面的
に誘電体層（１３）を埋込むように被着形戊した後、絶
縁層（７）の上面（７ａ）が露出するまでＲＩＥ等の異
方性エッチングを行う。その後りん（Ｐ）等の不純物注
入を行い低比抵抗化して第２の電極層（１４〉を形成し
、この電極層（１４〉と、これに誘電体層（１３）を介
して対向する第１の電極層（１３）とにより容量（１５
）を形成する。
に誘電体層（１３）を埋込むように被着形戊した後、絶
縁層（７）の上面（７ａ）が露出するまでＲＩＥ等の異
方性エッチングを行う。その後りん（Ｐ）等の不純物注
入を行い低比抵抗化して第２の電極層（１４〉を形成し
、この電極層（１４〉と、これに誘電体層（１３）を介
して対向する第１の電極層（１３）とにより容量（１５
）を形成する。
次にビット・コンタクトを形戊する第２のコンタクト窓
（８ｂ）内の導電材（９）の上面に形成した誘電体層（
１３）をライトエッチング等により除去した後、導電材
（９）、絶縁層（７）及び第２の電極層（１４）を覆っ
？全面的に例えばＣＶＤ等によりＳｌＯ■を被着形成し
て層線絶緑層（１６）を形成する。その後第１図Ｇに示
すようにフォトリソグラフィの適用により第２のコンタ
クト窓（８ｂ）の上部にビット線のコンタクト窓を穿設
する。この後ビット線のコンタクト窓（１６ａ） を
含んで全面的に例えばＭより或る導電層（１７）をＣＶ
Ｄ等により被着形威しフォトリングラフィによるパター
ンエッチングを行って第２図Ａ及びＢにその平面図を示
すように、ビット線（２７）を形戊する。
（８ｂ）内の導電材（９）の上面に形成した誘電体層（
１３）をライトエッチング等により除去した後、導電材
（９）、絶縁層（７）及び第２の電極層（１４）を覆っ
？全面的に例えばＣＶＤ等によりＳｌＯ■を被着形成し
て層線絶緑層（１６）を形成する。その後第１図Ｇに示
すようにフォトリソグラフィの適用により第２のコンタ
クト窓（８ｂ）の上部にビット線のコンタクト窓を穿設
する。この後ビット線のコンタクト窓（１６ａ） を
含んで全面的に例えばＭより或る導電層（１７）をＣＶ
Ｄ等により被着形威しフォトリングラフィによるパター
ンエッチングを行って第２図Ａ及びＢにその平面図を示
すように、ビット線（２７）を形戊する。
第２図八及びＢは本発明をそれぞれオープンビット線型
及び折返しビット線型半導体メモリ装置に適用した場合
の各要部を示した路線的拡大平面図である。第１図Ｇで
示した断面図は第２図Ａ及びＢの平面図のＱＱ’線上の
断面を示す。
及び折返しビット線型半導体メモリ装置に適用した場合
の各要部を示した路線的拡大平面図である。第１図Ｇで
示した断面図は第２図Ａ及びＢの平面図のＱＱ’線上の
断面を示す。
第２図Ａ及びＢにおいて（２４）は、ワード線を示しこ
のワード線（２４〉はほぼ共通の列上に配列された各メ
モリセルのゲート電極（４）自体を延長して共通に形威
し得る。
のワード線（２４〉はほぼ共通の列上に配列された各メ
モリセルのゲート電極（４）自体を延長して共通に形威
し得る。
上述したように本発明による半導体メモリ装置は、第１
図Ｇに示すようにその容量（１５）が第１のソース／ド
レイン領域（５ａ〉の・上方に配置されるようにしたの
でメモリセル面積の縮小化をはかることができる。また
、その容量（１５）の配置部を凹部（１０）の存在によ
って凹凸面としたので大容量化をはかることができる。
図Ｇに示すようにその容量（１５）が第１のソース／ド
レイン領域（５ａ〉の・上方に配置されるようにしたの
でメモリセル面積の縮小化をはかることができる。また
、その容量（１５）の配置部を凹部（１０）の存在によ
って凹凸面としたので大容量化をはかることができる。
さらに、この容！（１５）を構成する電極Ｎ（１１）す
なわちストレージ・ノードは、絶縁層（７）及び層間絶
縁層〈１６）中に埋込まれるので安定な構造を有し、製
造過程において充分な機械的強度を保つことができる。
なわちストレージ・ノードは、絶縁層（７）及び層間絶
縁層〈１６）中に埋込まれるので安定な構造を有し、製
造過程において充分な機械的強度を保つことができる。
また、第１図Ｂに示すように、容量（１５）と第１のソ
ース／ドレイン領域（５ａ）との電気的コンタクトをな
す第１のコンタクト窓（８ａ）と、ビット線（２７）と
なる導電層（１７）と第２のソース／ドレイン領域（５
ｂ）との電気的コンタクトをなす第２のコンタクト窓（
８ｂ）とを同時に形戊するため、マスク合せ回数を低減
化し、すなわち合せ裕度を低減化することができ、不良
品の発生を抑制し、信頼性及び生産性の向上をはかるこ
とができる。
ース／ドレイン領域（５ａ）との電気的コンタクトをな
す第１のコンタクト窓（８ａ）と、ビット線（２７）と
なる導電層（１７）と第２のソース／ドレイン領域（５
ｂ）との電気的コンタクトをなす第２のコンタクト窓（
８ｂ）とを同時に形戊するため、マスク合せ回数を低減
化し、すなわち合せ裕度を低減化することができ、不良
品の発生を抑制し、信頼性及び生産性の向上をはかるこ
とができる。
第１図Ａ−Ｇは、本発明による半導体メモリ装置の製造
工程を示す略線的拡大断面図、第２図Ａは本発明による
オープンビット線型半導体メモリ装置の略線的拡大平面
図、第２図Ｂは本発明による折返しビット線型半導体メ
モリ装置の路線的拡大平面図である。 （１）は半導体基体、（２）は絶縁分離層、（３）はゲ
ート絶縁層、（４）はゲート電極、（５ａ）及び（５ｂ
）は第１及び第２のソース／ドレイン領域、（６）はス
イッチングトランジスタ、（７）は絶縁層、（７ａ）及
び（７ｂ）は上面、（３７）は壁部、（８ａ）及び（８
ｂ）は第１及び第２のコンタクト窓、（９）は導電材、
（１０）は凹部、（ｌｌａ）は導電層、（１１）は第１
の電極層、〈ｌ２〉は工７チングレジスト、（１３）は
誘電体層、（１４）は第２の電極層、（１５）は容量、
（１６）は層間絶縁層、（１６ａ） はビッ｝ｌのコ
ンタクト窓、（１７）は導電層、〈１８〉はメモリセル
、（２４）はワード線、（２７）はビット線である。
工程を示す略線的拡大断面図、第２図Ａは本発明による
オープンビット線型半導体メモリ装置の略線的拡大平面
図、第２図Ｂは本発明による折返しビット線型半導体メ
モリ装置の路線的拡大平面図である。 （１）は半導体基体、（２）は絶縁分離層、（３）はゲ
ート絶縁層、（４）はゲート電極、（５ａ）及び（５ｂ
）は第１及び第２のソース／ドレイン領域、（６）はス
イッチングトランジスタ、（７）は絶縁層、（７ａ）及
び（７ｂ）は上面、（３７）は壁部、（８ａ）及び（８
ｂ）は第１及び第２のコンタクト窓、（９）は導電材、
（１０）は凹部、（ｌｌａ）は導電層、（１１）は第１
の電極層、〈ｌ２〉は工７チングレジスト、（１３）は
誘電体層、（１４）は第２の電極層、（１５）は容量、
（１６）は層間絶縁層、（１６ａ） はビッ｝ｌのコ
ンタクト窓、（１７）は導電層、〈１８〉はメモリセル
、（２４）はワード線、（２７）はビット線である。
Claims (1)
- 【特許請求の範囲】 第１及び第２のソース／ドレイン領域とゲート部を有す
るスイッチングトランジスタと、容量とから成るメモリ
セルを有する半導体メモリ装置において、 上記スイッチングトランジスタが形成された半導体基体
上に絶縁層が形成され、 該絶縁層の上記スイッチングトランジスタのほぼ第１の
ソース／ドレイン領域上に対応する部分に凹部が設けら
れ、 該凹部内には第１の電極層と誘電体層と第２の電極層と
が積層された容量が構成され、 これら容量が構成された上記絶縁層上に層間絶縁層を介
してビット線を構成する導電層が設けられ、 上記第１のソース／ドレイン領域上の上記絶縁層に導電
材が埋込まれた第１のコンタクト窓が設けられて、上記
容量の第１の電極層と上記第１のソース／ドレイン領域
の電気的コンタクトがなされ、 上記第２のソース／ドレイン領域上の上記絶縁層と上記
層間絶縁層に差し渡って導電材が埋込まれた第２のコン
タクト窓が設けられて、上記ビット線と上記第２のソー
ス／ドレイン領域の電気的コンタクトがなされた ことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308071A JP2932540B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308071A JP2932540B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03167874A true JPH03167874A (ja) | 1991-07-19 |
| JP2932540B2 JP2932540B2 (ja) | 1999-08-09 |
Family
ID=17976529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308071A Expired - Fee Related JP2932540B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932540B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778946A (ja) * | 1993-06-28 | 1995-03-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0846152A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5539240A (en) * | 1992-09-04 | 1996-07-23 | International Business Machines Corporation | Planarized semiconductor structure with subminimum features |
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| US5874756A (en) * | 1995-01-31 | 1999-02-23 | Fujitsu Limited | Semiconductor storage device and method for fabricating the same |
| KR19990072456A (ko) * | 1998-02-06 | 1999-09-27 | 이데이 노부유끼 | 유전체캐패시터및그제조방법,및그를이용하는유전체메모리 |
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| EP1043776A2 (en) * | 1999-04-07 | 2000-10-11 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US6744091B1 (en) | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| US6818993B2 (en) | 1996-07-18 | 2004-11-16 | Fujitsu Limited | Insulation structure for wiring which is suitable for self-aligned contact and multilevel wiring |
| JP2007059761A (ja) * | 2005-08-26 | 2007-03-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-11-28 JP JP1308071A patent/JP2932540B2/ja not_active Expired - Fee Related
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| US5539240A (en) * | 1992-09-04 | 1996-07-23 | International Business Machines Corporation | Planarized semiconductor structure with subminimum features |
| JPH0778946A (ja) * | 1993-06-28 | 1995-03-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0846152A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US7795147B2 (en) | 1995-01-31 | 2010-09-14 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for fabricating the same |
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
| US6791187B2 (en) | 1995-01-31 | 2004-09-14 | Fujitsu Limited | Semiconductor storage device and method for fabricating the same |
| US6744091B1 (en) | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| US5874756A (en) * | 1995-01-31 | 1999-02-23 | Fujitsu Limited | Semiconductor storage device and method for fabricating the same |
| US6395599B1 (en) | 1995-01-31 | 2002-05-28 | Fujitsu Limited | Method for fabricating semiconductor storage device |
| US7196368B2 (en) | 1995-11-20 | 2007-03-27 | Renesas Technology Corp. | Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film |
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| US6818993B2 (en) | 1996-07-18 | 2004-11-16 | Fujitsu Limited | Insulation structure for wiring which is suitable for self-aligned contact and multilevel wiring |
| US6930347B2 (en) | 1996-07-18 | 2005-08-16 | Fujitsu Limited | Semiconductor memory device having electrical connection by side contact |
| US7145242B2 (en) | 1996-07-18 | 2006-12-05 | Fujitsu Limited | Highly integrated and reliable DRAM |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| KR19990072456A (ko) * | 1998-02-06 | 1999-09-27 | 이데이 노부유끼 | 유전체캐패시터및그제조방법,및그를이용하는유전체메모리 |
| US6544840B2 (en) | 1999-04-07 | 2003-04-08 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US6469337B1 (en) | 1999-04-07 | 2002-10-22 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| EP1043776A3 (en) * | 1999-04-07 | 2001-05-09 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| EP1043776A2 (en) * | 1999-04-07 | 2000-10-11 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| JP2007059761A (ja) * | 2005-08-26 | 2007-03-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2932540B2 (ja) | 1999-08-09 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |