JPH0382155A - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- JPH0382155A JPH0382155A JP1219454A JP21945489A JPH0382155A JP H0382155 A JPH0382155 A JP H0382155A JP 1219454 A JP1219454 A JP 1219454A JP 21945489 A JP21945489 A JP 21945489A JP H0382155 A JPH0382155 A JP H0382155A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は大規模化に好適な１トランジスタ・１キャパシ
タ型半導体メモリセル及びその製造方法に関するもので
ある。 ［従来の技術］ ＭＯＳダイナミックメモリは１９７０年のＩＫビットダ
イナミック・ランダム・アクセスメモリの発売を出発点
として、以後３年に４倍の割合で大規模化がなされ、そ
のメモリセルの面積は一世代にＯ０３〜０．４倍に縮小
されてきた。メモリセルを縮小しても、ソフトエラー耐
性は低下させないといった観点から、セル容量の確保が
重要な問題となっている。 この問題を解決する方法の一つに、１９８５アイ・イー
・イー・イー・インターナショナル ソリッド・ステー
トサーキッツ コンファレンスダイジェスト オブ テ
クニカルペーパーズ（１９８５１ＥＥＥ Ｉｎ−ｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−Ｓｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ ＣｏｎｆｅｒｅｎｃｅＤｉｇｅｓｔ ｏｆ
ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ）ｐ、２５０で述べ
られている方法がある。この方法では第３図に示すよう
に、シリコン基板４３に形成された電界効果トランジス
タのゲート電極４６上に蓄積電極４９を延設することに
より蓄積電極４９の上面のみならず、側面及び曲面も有
効な容量部面積として利用し、セル面積の増大を抑えな
がら容量を確保している。図中、４４はシリコン酸化膜
、４５はゲート酸化膜、４７は拡散層、４８は第１層間
絶縁膜、５０は容量絶縁膜、５１はセルプレート、５２
は第２層間絶縁膜、５３はコンタクト孔、５４は縦方向
配線、５５はビット線である。
タ型半導体メモリセル及びその製造方法に関するもので
ある。 ［従来の技術］ ＭＯＳダイナミックメモリは１９７０年のＩＫビットダ
イナミック・ランダム・アクセスメモリの発売を出発点
として、以後３年に４倍の割合で大規模化がなされ、そ
のメモリセルの面積は一世代にＯ０３〜０．４倍に縮小
されてきた。メモリセルを縮小しても、ソフトエラー耐
性は低下させないといった観点から、セル容量の確保が
重要な問題となっている。 この問題を解決する方法の一つに、１９８５アイ・イー
・イー・イー・インターナショナル ソリッド・ステー
トサーキッツ コンファレンスダイジェスト オブ テ
クニカルペーパーズ（１９８５１ＥＥＥ Ｉｎ−ｔｅｒ
ｎａｔｉｏｎａｌ ５ｏｌｉｄ−Ｓｔａｔｅ Ｃ１ｒｃ
ｕｉｔｓ ＣｏｎｆｅｒｅｎｃｅＤｉｇｅｓｔ ｏｆ
ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ）ｐ、２５０で述べ
られている方法がある。この方法では第３図に示すよう
に、シリコン基板４３に形成された電界効果トランジス
タのゲート電極４６上に蓄積電極４９を延設することに
より蓄積電極４９の上面のみならず、側面及び曲面も有
効な容量部面積として利用し、セル面積の増大を抑えな
がら容量を確保している。図中、４４はシリコン酸化膜
、４５はゲート酸化膜、４７は拡散層、４８は第１層間
絶縁膜、５０は容量絶縁膜、５１はセルプレート、５２
は第２層間絶縁膜、５３はコンタクト孔、５４は縦方向
配線、５５はビット線である。
この構造でメモリ動作に必要な容量を確保し、かつセル
面積を縮小することを考えると、蓄積電極４７の側面の
容量を増大させるため、蓄積電極４９の厚さを増やす必
要がある。しかし、そのような方法では蓄積電極４９が
素子領域から電界効果トランジスタの上側までを完全に
埋め込んでしまい、蓄積電極４９に曲面が形成されなく
なるため、曲面の効果を利用した容量の増大ができなく
なり、所望の容量の確保が困難となる。また、蓄積電極
４９を厚くした場合、コンタクト孔５３の開孔が非常に
難しくなると共に、縦方向配線５４の埋込みも困難とな
る。 本発明の目的は前記従来のメモリセルの面積を増大させ
ることなく、より大きな容量の確保に好適なメモリセル
の構造とその製造方法を提供することにある。 ［課題を解決するための手段〕 前記目的を達成するため、本発明の半導体メモリセルは
１つのＭＯＳトランジスタを有し、該ＭＯＳトランジス
タの第１の拡散層に電荷蓄積部が接続され、第２の拡散
層にビット線が接続されてなる半導体メモリセルにおい
て、前記電荷蓄積部は、第１の導電体と該第１の導電体
上の第１の円筒型導電体から構成され、かつ前記第２の
拡散層と前記ビット線とは、第２の導電体と該第２の導
電体上の第２の円筒型導電体により接続され、前記第２
の円筒型導電体には絶縁体が埋込まれてなるものである
。 また、本発明の製造方法は、半導体基板にＭＯＳトラン
ジスタを形成する工程と、前記ＭＯＳトランジスタの第
１の拡散層と第２の拡散層に接続するように第１の導電
体を形成する工程と、前記第１の拡散層上の第１の導電
体の上部に第１の円筒型導電体を形成すると同時に前記
第２の拡散層上の前記第１の導電体の上部に第２の円筒
型導電体を形成する工程と、前記第２の円筒型導電体を
絶縁体で埋込む工程と、前記第１の拡散層上の前記第１
の導電体表面と前記第１の円筒型導電体表面に容量絶縁
膜を形成する工程と、前記容量絶縁膜上に第３の導電体
を形成する工程と、前記第１の拡散層上の前記第１の導
電体と、前記第２の拡散層上の前記第１の導電体とを分
離する工程と、前記第２の円筒型導電体を第４の導電体
に接続する工程とを含むものである。 ［実施例〕 以下、本発明の実施例について図面を参照して詳細に説
明する。 第１図は本発明の一実施例により得られるメモリセルの
構造を示す断面図である。 第１図において、本発明は、シリコン基板ｌ上に電界効
果トランジスタと容量部とを有している。 前記電界効果トランジスタはシリコン基板ｌに形成され
た第１拡散層５及び第２拡散層６と、ゲート酸化膜３を
介して積層されたゲート電極４とを含み、ゲート電極４
は第１層間絶縁膜７に埋め込まれている。第２拡散層６
は第２導電体Ｉ２とこれにつながる第２円筒型導電体１
３を通じてビット線１６と接続されている。なお、第２
円筒型導電体１３には、絶縁体１４が埋め込まれている
。 前記容量部は第１拡散層５に接続された第１導電体８及
び第１導電体８に接続された第１円筒型導電体９よりな
る蓄積電極と、セルプレートｔｉと、両者を隔絶する容
量絶縁膜１０とからなる。セルプレート１１とビット線
１６とは第２層間絶縁膜１５で隔絶され、素子分離はシ
リコン基板１に形成されたシリコン酸化膜２によりなさ
れている。 第２図（ａ）〜（Ｑ）は、本発明の詳細な説明するため
に１トランジスタ・ｌキャパシタ型メモリセルの製造工
程における基板の断面構造を順を追って示した図である
。 以後説明の便のため、電界効果トランジスタとして、ｎ
チャネル型を用いた例を示す。ｐチャネル型にするには
、一般にシリコン基板と拡散層の導電型をそれぞれｎチ
ャネル型の場合と逆にすればよい。 第２図（ａ）に示すように、面方位（１００） ｐ型シ
リコン基板１７に熱酸化により約４０ＯＡのマスク酸化
膜１９を形成し、次にＣＶＤ法によりシリコン窒化膜２
０が残るようにバターニングした後、約６０００ Ａの
シリコン酸化膜１８を熱酸化処理する。 この状態で第２図（ロ）に示すように、シリコン窒化膜
２０とマスク酸化膜１９をウェットエツチングした後、
９５０℃の酸素雰囲気中で厚さ約２００人のゲート酸化
膜２１を形威し、ＣＶＤ法により多結晶シリコン膜を厚
さ５０００人堆積し、通常のフォトリソグラフィー技術
とドライエツチング技術により、ゲート電極２２を形成
する。次いで、セルファラインでｎＭＯ３ＦＥＴ領域に
ヒ素を加速エネルギー１００ＫｅＶで５×１０“”ｃａ
ｎ−”注入し、第１拡散層２３と第２拡散層２４を同時
に形成する。 次に第２図（Ｃ）に示すように、ゲート電極２２直下の
ゲート酸化膜２１のみを残してウェットエツチングし、
引き続きＣＶＤ法によりシリコン酸化膜を堆積し、これ
を第１層間絶縁膜２５とし、次いで、第１拡散層２３と
第２拡散層２４上の第１層間絶縁膜２５の一部を通常の
フォトリソグラフィー技術とドライエツチング技術を用
いてエツチング除去し、ＣＶＤ法により多結晶シリコン
を堆積し、さらにその多結晶シリコンにリン拡散を行う
ことにより、第１導電体２６を得る。続いてＣＶＤ法に
よりシリコン酸化膜２７をその表面が平坦になる程度ま
で堆積させる。 次に、第２図０に示すように、レジスト２８をフォトリ
ソグラフィー技術によりバターニングし、これをマスク
としてシリコン酸化膜２７をドライエツチング法により
等方的にエツチングする。この状態から、レジスト２８
を除去し、引き続き、レジスト２９を第２図（ロ）のよ
うにパターニングする。しかる後にこのレジスト２９を
マスクとして、ドライエツチング法によりシリコン酸化
膜２７を異方性エツチングし、第２図■に示す第１の溝
３ｏと第２の溝３１を形成する。続いて多結晶シリコン
をＣＶＤ法により第１の溝３０と第２の溝３！を含むウ
ェハ全面に堆積させ、リン拡散を行う。引き続きドライ
エツチング法により異方的なエツチングを行い、第１の
溝３０、第２の溝３１の側壁のみに多結晶シリコンを残
すことにより、第１円筒型導電体３２と第２円筒型導電
体３３を得る。 続いて、ＣＶＤ法によりシリコン酸化膜３４をその表面
が平坦になζ、程度まで堆積し、更にレジスト２９′
を通常のフォトリソグラフィー技術によりパターニング
し、第２図＠の形状を得る。このレジスト２９′ をマ
スクとしてドライエツチング技術を用いてシリコン酸化
膜３４を異方性エツチングすると、エツチングは第１導
電体２６及び第１円筒型導電体３２の表面で停止し、第
２図（へ）の形状が得られる。 続いて、露出した第１導電体２６及び第１円筒型導電体
３２の表面を熱酸化することにより、容量絶縁膜３５を
形成する。さらに、ウェハ全面にＣＶＤ法により多結晶
シリコン３６を堆積した後、リン拡散を行う。次いで、
ＣＶＤ法によりシリコン酸化膜３７をその表面が平坦に
なる程度まで堆積することにより、第２図（ｉ）に示す
構造を得る。 続いてシリコン酸化膜３７と多結晶シリコン３６とシリ
コン酸化膜３４をドライエツチング法により同時にエツ
チングし、シリコン酸化膜３４の上部の多結晶シリコン
３６が完全に除去された点でエツチングを停止する。そ
の状態から多結晶シリコン３６をエツチングし、シリコ
ン酸化膜３４．３７、容量絶縁膜３５をエツチングしな
い条件でドライエツチング技術により異方性エツチング
することにより、第２図（ｊ）に示すような第３の溝３
８が形成できる。 ３９はセルプレートである。続いて、シリコン酸化膜３
４．３７、容量絶縁膜３５を異方性エツチングすること
により、第３の溝３８の底部に露出した容量絶縁膜３５
を除去することができる。このとき、シリコン酸化膜３
４．３７も同時にエツチングされるが、異方性エツチン
グであるから、第３の溝３８の形状を変えることはない
。続いて、第３の溝３８の底部に露出する多結晶シリコ
ンよりなる第１導電体２６をシリコン酸化膜３４．３７
をマスクとして、ドライエツチング法により第１層間絶
縁膜２５が露出するまで異方性エツチングすることによ
り、第２図（ｋ）のように第１拡散層２３につながる蓄
積電極４０と第２拡散層２４につながるパッド電極４１
とに分離する。 次に、ＣＶＤ法によりシリコン酸化膜を第３の溝３８が
完全に埋まるまで堆積し、次いで第２円筒型導電体３３
が露出するまでドライエツチング技術を用いてエッチバ
ックする。次にアルミニウムでビット線４２を形成する
と、第２図（０に示すような構造のメモリセルが得られ
る。 上記実施例においては、容量絶縁膜３５としてシリコン
の熱酸化膜を用いたが、容量値を大きくすること、信頼
性を高めることを主目的としてシリコン酸化膜とシリコ
ン窒化膜のどちらか一方、あるいは両方を用いて１〜３
層構造としてもよい。 また、ビット線４２として、アルミニウムを用いたが、
アルミニウムの下地に多結晶シリコンを堆積し、二層構
造としてもよい。さらに二層構造においては、上層の配
線材料としてシリサイド、下層の配線材料として多結晶
シリコンを用いたいわゆるポリサイド配線としてもよく
、本実施例に限定されるものではない。 ［発明の効果］ 以上説明したように本発明によれば、容量部の構成要素
である蓄積電極がＭＯＳトランジスタの一方の拡散層に
つながる導電体膜と、これにつながる円筒型導電体から
なっているため、円筒導電体の側面を利用した容量の増
大が可能である。また、本発明の製造方法によれば、円
筒導電体の形成と同時にＭＯＳトランジスタの他方の拡
散層からビット線への縦方向配線が自動的に形成される
ため、円筒導電体の高さを高くして、さらに容量を増大
させようとした場合でも、長い縦方向配線が容易に形成
でき、小さなセル面積で容易に大きな容量を確保できる
効果を有する。
面積を縮小することを考えると、蓄積電極４７の側面の
容量を増大させるため、蓄積電極４９の厚さを増やす必
要がある。しかし、そのような方法では蓄積電極４９が
素子領域から電界効果トランジスタの上側までを完全に
埋め込んでしまい、蓄積電極４９に曲面が形成されなく
なるため、曲面の効果を利用した容量の増大ができなく
なり、所望の容量の確保が困難となる。また、蓄積電極
４９を厚くした場合、コンタクト孔５３の開孔が非常に
難しくなると共に、縦方向配線５４の埋込みも困難とな
る。 本発明の目的は前記従来のメモリセルの面積を増大させ
ることなく、より大きな容量の確保に好適なメモリセル
の構造とその製造方法を提供することにある。 ［課題を解決するための手段〕 前記目的を達成するため、本発明の半導体メモリセルは
１つのＭＯＳトランジスタを有し、該ＭＯＳトランジス
タの第１の拡散層に電荷蓄積部が接続され、第２の拡散
層にビット線が接続されてなる半導体メモリセルにおい
て、前記電荷蓄積部は、第１の導電体と該第１の導電体
上の第１の円筒型導電体から構成され、かつ前記第２の
拡散層と前記ビット線とは、第２の導電体と該第２の導
電体上の第２の円筒型導電体により接続され、前記第２
の円筒型導電体には絶縁体が埋込まれてなるものである
。 また、本発明の製造方法は、半導体基板にＭＯＳトラン
ジスタを形成する工程と、前記ＭＯＳトランジスタの第
１の拡散層と第２の拡散層に接続するように第１の導電
体を形成する工程と、前記第１の拡散層上の第１の導電
体の上部に第１の円筒型導電体を形成すると同時に前記
第２の拡散層上の前記第１の導電体の上部に第２の円筒
型導電体を形成する工程と、前記第２の円筒型導電体を
絶縁体で埋込む工程と、前記第１の拡散層上の前記第１
の導電体表面と前記第１の円筒型導電体表面に容量絶縁
膜を形成する工程と、前記容量絶縁膜上に第３の導電体
を形成する工程と、前記第１の拡散層上の前記第１の導
電体と、前記第２の拡散層上の前記第１の導電体とを分
離する工程と、前記第２の円筒型導電体を第４の導電体
に接続する工程とを含むものである。 ［実施例〕 以下、本発明の実施例について図面を参照して詳細に説
明する。 第１図は本発明の一実施例により得られるメモリセルの
構造を示す断面図である。 第１図において、本発明は、シリコン基板ｌ上に電界効
果トランジスタと容量部とを有している。 前記電界効果トランジスタはシリコン基板ｌに形成され
た第１拡散層５及び第２拡散層６と、ゲート酸化膜３を
介して積層されたゲート電極４とを含み、ゲート電極４
は第１層間絶縁膜７に埋め込まれている。第２拡散層６
は第２導電体Ｉ２とこれにつながる第２円筒型導電体１
３を通じてビット線１６と接続されている。なお、第２
円筒型導電体１３には、絶縁体１４が埋め込まれている
。 前記容量部は第１拡散層５に接続された第１導電体８及
び第１導電体８に接続された第１円筒型導電体９よりな
る蓄積電極と、セルプレートｔｉと、両者を隔絶する容
量絶縁膜１０とからなる。セルプレート１１とビット線
１６とは第２層間絶縁膜１５で隔絶され、素子分離はシ
リコン基板１に形成されたシリコン酸化膜２によりなさ
れている。 第２図（ａ）〜（Ｑ）は、本発明の詳細な説明するため
に１トランジスタ・ｌキャパシタ型メモリセルの製造工
程における基板の断面構造を順を追って示した図である
。 以後説明の便のため、電界効果トランジスタとして、ｎ
チャネル型を用いた例を示す。ｐチャネル型にするには
、一般にシリコン基板と拡散層の導電型をそれぞれｎチ
ャネル型の場合と逆にすればよい。 第２図（ａ）に示すように、面方位（１００） ｐ型シ
リコン基板１７に熱酸化により約４０ＯＡのマスク酸化
膜１９を形成し、次にＣＶＤ法によりシリコン窒化膜２
０が残るようにバターニングした後、約６０００ Ａの
シリコン酸化膜１８を熱酸化処理する。 この状態で第２図（ロ）に示すように、シリコン窒化膜
２０とマスク酸化膜１９をウェットエツチングした後、
９５０℃の酸素雰囲気中で厚さ約２００人のゲート酸化
膜２１を形威し、ＣＶＤ法により多結晶シリコン膜を厚
さ５０００人堆積し、通常のフォトリソグラフィー技術
とドライエツチング技術により、ゲート電極２２を形成
する。次いで、セルファラインでｎＭＯ３ＦＥＴ領域に
ヒ素を加速エネルギー１００ＫｅＶで５×１０“”ｃａ
ｎ−”注入し、第１拡散層２３と第２拡散層２４を同時
に形成する。 次に第２図（Ｃ）に示すように、ゲート電極２２直下の
ゲート酸化膜２１のみを残してウェットエツチングし、
引き続きＣＶＤ法によりシリコン酸化膜を堆積し、これ
を第１層間絶縁膜２５とし、次いで、第１拡散層２３と
第２拡散層２４上の第１層間絶縁膜２５の一部を通常の
フォトリソグラフィー技術とドライエツチング技術を用
いてエツチング除去し、ＣＶＤ法により多結晶シリコン
を堆積し、さらにその多結晶シリコンにリン拡散を行う
ことにより、第１導電体２６を得る。続いてＣＶＤ法に
よりシリコン酸化膜２７をその表面が平坦になる程度ま
で堆積させる。 次に、第２図０に示すように、レジスト２８をフォトリ
ソグラフィー技術によりバターニングし、これをマスク
としてシリコン酸化膜２７をドライエツチング法により
等方的にエツチングする。この状態から、レジスト２８
を除去し、引き続き、レジスト２９を第２図（ロ）のよ
うにパターニングする。しかる後にこのレジスト２９を
マスクとして、ドライエツチング法によりシリコン酸化
膜２７を異方性エツチングし、第２図■に示す第１の溝
３ｏと第２の溝３１を形成する。続いて多結晶シリコン
をＣＶＤ法により第１の溝３０と第２の溝３！を含むウ
ェハ全面に堆積させ、リン拡散を行う。引き続きドライ
エツチング法により異方的なエツチングを行い、第１の
溝３０、第２の溝３１の側壁のみに多結晶シリコンを残
すことにより、第１円筒型導電体３２と第２円筒型導電
体３３を得る。 続いて、ＣＶＤ法によりシリコン酸化膜３４をその表面
が平坦になζ、程度まで堆積し、更にレジスト２９′
を通常のフォトリソグラフィー技術によりパターニング
し、第２図＠の形状を得る。このレジスト２９′ をマ
スクとしてドライエツチング技術を用いてシリコン酸化
膜３４を異方性エツチングすると、エツチングは第１導
電体２６及び第１円筒型導電体３２の表面で停止し、第
２図（へ）の形状が得られる。 続いて、露出した第１導電体２６及び第１円筒型導電体
３２の表面を熱酸化することにより、容量絶縁膜３５を
形成する。さらに、ウェハ全面にＣＶＤ法により多結晶
シリコン３６を堆積した後、リン拡散を行う。次いで、
ＣＶＤ法によりシリコン酸化膜３７をその表面が平坦に
なる程度まで堆積することにより、第２図（ｉ）に示す
構造を得る。 続いてシリコン酸化膜３７と多結晶シリコン３６とシリ
コン酸化膜３４をドライエツチング法により同時にエツ
チングし、シリコン酸化膜３４の上部の多結晶シリコン
３６が完全に除去された点でエツチングを停止する。そ
の状態から多結晶シリコン３６をエツチングし、シリコ
ン酸化膜３４．３７、容量絶縁膜３５をエツチングしな
い条件でドライエツチング技術により異方性エツチング
することにより、第２図（ｊ）に示すような第３の溝３
８が形成できる。 ３９はセルプレートである。続いて、シリコン酸化膜３
４．３７、容量絶縁膜３５を異方性エツチングすること
により、第３の溝３８の底部に露出した容量絶縁膜３５
を除去することができる。このとき、シリコン酸化膜３
４．３７も同時にエツチングされるが、異方性エツチン
グであるから、第３の溝３８の形状を変えることはない
。続いて、第３の溝３８の底部に露出する多結晶シリコ
ンよりなる第１導電体２６をシリコン酸化膜３４．３７
をマスクとして、ドライエツチング法により第１層間絶
縁膜２５が露出するまで異方性エツチングすることによ
り、第２図（ｋ）のように第１拡散層２３につながる蓄
積電極４０と第２拡散層２４につながるパッド電極４１
とに分離する。 次に、ＣＶＤ法によりシリコン酸化膜を第３の溝３８が
完全に埋まるまで堆積し、次いで第２円筒型導電体３３
が露出するまでドライエツチング技術を用いてエッチバ
ックする。次にアルミニウムでビット線４２を形成する
と、第２図（０に示すような構造のメモリセルが得られ
る。 上記実施例においては、容量絶縁膜３５としてシリコン
の熱酸化膜を用いたが、容量値を大きくすること、信頼
性を高めることを主目的としてシリコン酸化膜とシリコ
ン窒化膜のどちらか一方、あるいは両方を用いて１〜３
層構造としてもよい。 また、ビット線４２として、アルミニウムを用いたが、
アルミニウムの下地に多結晶シリコンを堆積し、二層構
造としてもよい。さらに二層構造においては、上層の配
線材料としてシリサイド、下層の配線材料として多結晶
シリコンを用いたいわゆるポリサイド配線としてもよく
、本実施例に限定されるものではない。 ［発明の効果］ 以上説明したように本発明によれば、容量部の構成要素
である蓄積電極がＭＯＳトランジスタの一方の拡散層に
つながる導電体膜と、これにつながる円筒型導電体から
なっているため、円筒導電体の側面を利用した容量の増
大が可能である。また、本発明の製造方法によれば、円
筒導電体の形成と同時にＭＯＳトランジスタの他方の拡
散層からビット線への縦方向配線が自動的に形成される
ため、円筒導電体の高さを高くして、さらに容量を増大
させようとした場合でも、長い縦方向配線が容易に形成
でき、小さなセル面積で容易に大きな容量を確保できる
効果を有する。
第１図は本発明の一実施例により得られるメモリセルの
構造を示す断面図、第２図（ａ）〜（Ｑ）は本発明の実
施例におけるメモリセルの製造工程を順を追って示した
断面図、第３図は従来のメモリセル構造を示す断面図で
ある。 １．１７．４３・・・シリコン基板 ２、１８，２７，３４，３７，４４・・・シリコン酸化
膜３．２１．４５・・・ゲート酸化膜 ４，２２，４６
・・・ゲート電極５．２３・・・第１拡散層 ６
，２４・・・第２拡散層７．２５，４８・・・第１層間
絶縁膜８，２６・・・第１導電体９．３２・・・第１円
筒型導電体 １０，３２．５０・・・容量絶縁膜１１．
３９，５１・・・セルプレート １３．３３・・・第２円筒型導電体 １５．５２・・・第２層間絶縁膜 １９・・・マスク酸化膜 ２８．２９．２９’・・・レジスト ３１・・・第２の溝 ３８・・・第３の溝 ４１・・・パッド電極 ５３・・・コンタクト孔 １２・・・第２導電体 １４・・・絶縁体 １６．４２，５５・・・ビット線 ２０・・・シリコン窒化膜 ３０・・・第１の溝 ３６・・・多結晶シリコン ４０．４９・・・蓄積電極 ４７・・・拡散層 ５４・・・縦方向配線
構造を示す断面図、第２図（ａ）〜（Ｑ）は本発明の実
施例におけるメモリセルの製造工程を順を追って示した
断面図、第３図は従来のメモリセル構造を示す断面図で
ある。 １．１７．４３・・・シリコン基板 ２、１８，２７，３４，３７，４４・・・シリコン酸化
膜３．２１．４５・・・ゲート酸化膜 ４，２２，４６
・・・ゲート電極５．２３・・・第１拡散層 ６
，２４・・・第２拡散層７．２５，４８・・・第１層間
絶縁膜８，２６・・・第１導電体９．３２・・・第１円
筒型導電体 １０，３２．５０・・・容量絶縁膜１１．
３９，５１・・・セルプレート １３．３３・・・第２円筒型導電体 １５．５２・・・第２層間絶縁膜 １９・・・マスク酸化膜 ２８．２９．２９’・・・レジスト ３１・・・第２の溝 ３８・・・第３の溝 ４１・・・パッド電極 ５３・・・コンタクト孔 １２・・・第２導電体 １４・・・絶縁体 １６．４２，５５・・・ビット線 ２０・・・シリコン窒化膜 ３０・・・第１の溝 ３６・・・多結晶シリコン ４０．４９・・・蓄積電極 ４７・・・拡散層 ５４・・・縦方向配線
Claims (2)
- （１）１つのＭＯＳトランジスタを有し、該ＭＯＳトラ
ンジスタの第１の拡散層に電荷蓄積部が接続され、第２
の拡散層にビット線が接続されてなる半導体メモリセル
において、前記電荷蓄積部は、第１の導電体と該第１の
導電体上の第１の円筒型導電体から構成され、かつ前記
第２の拡散層と前記ビット線とは、第２の導電体と該第
２の導電体上の第２の円筒型導電体により接続され、前
記第２の円筒型導電体には絶縁体が埋込まれてなること
を特徴とする半導体メモリセル。 - （２）半導体基板にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタの第１の拡散層と第２の拡
散層に接続するように第１の導電体を形成する工程と、
前記第１の拡散層上の第１の導電体の上部に第１の円筒
型導電体を形成すると同時に前記第２の拡散層上の前記
第１の導電体の上部に第２の円筒型導電体を形成する工
程と、前記第２の円筒型導電体を絶縁体で埋込む工程と
、前記第１の拡散層上の前記第１の導電体表面と前記第
１の円筒型導電体表面に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第３の導電体を形成する工程と、前
記第１の拡散層上の前記第１の導電体と、前記第２の拡
散層上の前記第１の導電体とを分離する工程と、前記第
２の円筒型導電体を第４の導電体に接続する工程とを含
むことを特徴とする半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219454A JPH0382155A (ja) | 1989-08-25 | 1989-08-25 | 半導体メモリセルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219454A JPH0382155A (ja) | 1989-08-25 | 1989-08-25 | 半導体メモリセルとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0382155A true JPH0382155A (ja) | 1991-04-08 |
Family
ID=16735677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219454A Pending JPH0382155A (ja) | 1989-08-25 | 1989-08-25 | 半導体メモリセルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0382155A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| US5629539A (en) * | 1994-03-09 | 1997-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cylindrical capacitors |
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
| KR100263799B1 (ko) * | 1995-10-26 | 2000-08-16 | 다니구찌 이찌로오 | 반도체 기억 장치 및 그 제조 방법 |
-
1989
- 1989-08-25 JP JP1219454A patent/JPH0382155A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
| US5821140A (en) * | 1993-02-12 | 1998-10-13 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5900660A (en) * | 1993-02-12 | 1999-05-04 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory calls |
| US6110774A (en) * | 1993-02-12 | 2000-08-29 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5629539A (en) * | 1994-03-09 | 1997-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cylindrical capacitors |
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| KR100263799B1 (ko) * | 1995-10-26 | 2000-08-16 | 다니구찌 이찌로오 | 반도체 기억 장치 및 그 제조 방법 |
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