JPH01119053A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01119053A JPH01119053A JP62276234A JP27623487A JPH01119053A JP H01119053 A JPH01119053 A JP H01119053A JP 62276234 A JP62276234 A JP 62276234A JP 27623487 A JP27623487 A JP 27623487A JP H01119053 A JPH01119053 A JP H01119053A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関する。本発明は例えば
ＤＲＡＭ等として利用できるものである。
ＤＲＡＭ等として利用できるものである。
本発明は、スイッチングトランジスタを形成するＭｉｓ
ｌ−ランジスタのゲート電極上の少な（とも一部に
絶縁層を介して容量部を積層させて形成した構成の半導
体メモリ装置において、上記容量部が上記ゲート電極近
傍部に形成した半導体凹部に埋め込まれて成るように構
成することによって、面積の増大や信頼性の低下をもた
らすことなく、キャパシタンスを大きくしたものである
。
ｌ−ランジスタのゲート電極上の少な（とも一部に
絶縁層を介して容量部を積層させて形成した構成の半導
体メモリ装置において、上記容量部が上記ゲート電極近
傍部に形成した半導体凹部に埋め込まれて成るように構
成することによって、面積の増大や信頼性の低下をもた
らすことなく、キャパシタンスを大きくしたものである
。
従来より半導体メモリ装置の分野において、スイッチン
グトランジスタとして機能するＭｒＳ トランジスタ
のゲート電極上に、絶縁層を介して容量部を積層させて
形成した構成のものが知られている。これは例えば段差
をつけた下地上に容量部を積層させることにより、該容
量部のキャパシタンスを太き（して記憶容量を増やす構
成で使用されている。このような容量部を有するメモリ
セルは、スタックド・キャパシタ・セル（Ｓｊａｃｅｋ
ｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ）などと称されている
。
グトランジスタとして機能するＭｒＳ トランジスタ
のゲート電極上に、絶縁層を介して容量部を積層させて
形成した構成のものが知られている。これは例えば段差
をつけた下地上に容量部を積層させることにより、該容
量部のキャパシタンスを太き（して記憶容量を増やす構
成で使用されている。このような容量部を有するメモリ
セルは、スタックド・キャパシタ・セル（Ｓｊａｃｅｋ
ｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ）などと称されている
。
従来の上記の如きスタックド・キャパシタ構造の場合、
更にそのキャパシタンスを大きくして容量を増やそうと
すると、容量部の面積（平面的な面積）を大きくするか
、あるいは段差を大きくするしかない。しかしこのよう
にすると、半導体チップの面積が増大したり、あるいは
メモリ装置のビットラインの信頼性の低下を惹起するお
それがある。
更にそのキャパシタンスを大きくして容量を増やそうと
すると、容量部の面積（平面的な面積）を大きくするか
、あるいは段差を大きくするしかない。しかしこのよう
にすると、半導体チップの面積が増大したり、あるいは
メモリ装置のビットラインの信頼性の低下を惹起するお
それがある。
本発明は、このような問題点を解決して、ゲート電極上
に容量部を積層して構成した半導体メモリ装置において
、容量部の平面的な面積を増大させることなく、従って
、素子面積を大きくする必要なく容量を増やすことがで
き、また段差を増やしたり段差を大きくしたりすること
なく、従って信頼性を低下させるおそれなく容量を増や
すことができる半導体メモリ装置を提供せんとするもの
である。
に容量部を積層して構成した半導体メモリ装置において
、容量部の平面的な面積を増大させることなく、従って
、素子面積を大きくする必要なく容量を増やすことがで
き、また段差を増やしたり段差を大きくしたりすること
なく、従って信頼性を低下させるおそれなく容量を増や
すことができる半導体メモリ装置を提供せんとするもの
である。
本発明の半導体メモリ装置は、メモリセルがスイッチン
グトランジスタを形成するＭＩＳ トランジスタと容
量部とを有し、上記ＭＩＳ トランジスタのゲート電
極上の少なくとも一部に絶縁層を介して上記容量部を積
層させて形成した構成の半導体メモリ装置であって、上
記容量部が上記ゲート電極部に形成した半導体凹部に埋
め込まれたことを特徴とするものである。
グトランジスタを形成するＭＩＳ トランジスタと容
量部とを有し、上記ＭＩＳ トランジスタのゲート電
極上の少なくとも一部に絶縁層を介して上記容量部を積
層させて形成した構成の半導体メモリ装置であって、上
記容量部が上記ゲート電極部に形成した半導体凹部に埋
め込まれたことを特徴とするものである。
本発明の半導体メモリ装置の構成について、後記詳述す
る本発明の実施例を示す第１図を参照して説明すると次
のとおりである。
る本発明の実施例を示す第１図を参照して説明すると次
のとおりである。
本発明の半導体メモリ装置は、例えば第１図にその断面
を例示するような構造になっている。即ち、ＭＩＳ ト
ランジスタのゲート電極ｌｌ上の少なくとも一部に、絶
縁層２を介して、容量部３が積層されて形成されている
。ＭＩＳ トランジスタは、メモリセルのスイッチン
グトランジスタの機能を果たすもので、図示例では１１
がそのゲート電極、１２、１３がソースまたはドレイン
である。
を例示するような構造になっている。即ち、ＭＩＳ ト
ランジスタのゲート電極ｌｌ上の少なくとも一部に、絶
縁層２を介して、容量部３が積層されて形成されている
。ＭＩＳ トランジスタは、メモリセルのスイッチン
グトランジスタの機能を果たすもので、図示例では１１
がそのゲート電極、１２、１３がソースまたはドレイン
である。
しかして、本発明の半導体メモリ装置は、容量部３がゲ
ート電極１１の近傍部に形成された、半導体基体１０の
凹部（溝）８に埋め込まれた構造になっている。
ート電極１１の近傍部に形成された、半導体基体１０の
凹部（溝）８に埋め込まれた構造になっている。
上記のように本発明の半導体メモリ装置は、容量部３が
半導体基体１０の凹部８に埋め込まれているので、該凹
部８に相当する部分に容量部３がそれだけ多く形成され
ることになり、キャパシタンスをｔめる面積が大きくな
り、よってキャパシタンスを大きくでき、もって容量を
増大させることができる。しかも凹部８での形成である
ので、半導体の平面的な面積を増やす必要はなく、従っ
てチップ面積を大きくしてしまうおそれはない。かつ、
例示の構造ではもともと段差４ａの上に容量部３が形成
されているが、この段差４ａを太き（する必要もないの
で、信頼性に問題が生ずることがない。
半導体基体１０の凹部８に埋め込まれているので、該凹
部８に相当する部分に容量部３がそれだけ多く形成され
ることになり、キャパシタンスをｔめる面積が大きくな
り、よってキャパシタンスを大きくでき、もって容量を
増大させることができる。しかも凹部８での形成である
ので、半導体の平面的な面積を増やす必要はなく、従っ
てチップ面積を大きくしてしまうおそれはない。かつ、
例示の構造ではもともと段差４ａの上に容量部３が形成
されているが、この段差４ａを太き（する必要もないの
で、信頼性に問題が生ずることがない。
以下、第１図乃至第３図を参照して、本発明の一実施例
を説明する。なお、当然のことではあるが、本発明は以
下の実施例にのみ限定されるものではない。
を説明する。なお、当然のことではあるが、本発明は以
下の実施例にのみ限定されるものではない。
この実施例は、本発明を、スタックド・キャパシタ・セ
ルを有するＤＲＡＭに適用したものである。
ルを有するＤＲＡＭに適用したものである。
本実施例に係る半導体メモリ装置の断面構造を第１図に
、平面構造を第２図に示す。第３図は、本例に係る半導
体メモリ装置の製造工程を順に断面図にて示す図である
。
、平面構造を第２図に示す。第３図は、本例に係る半導
体メモリ装置の製造工程を順に断面図にて示す図である
。
第３回答図に示すように、本実施例に係る半導体メモリ
装置は、ＬＯＧＯＳ領域５の形成後、ゲート絶縁膜用の
酸化薄膜１４を形成し、ゲート電極用の第１のポリシリ
コン層１１′を形成し、５ｉＯｚ膜２′を形成し、パタ
ーニング後、Ｓｉｎ、膜２＃を更に形成し、エッチバッ
クし、ソース／ドレイン領域１２．１３を形成後、絶縁
膜２ａを形成し、ビット線用コンタクトを形成し、第２
のポリシリコン層６′を形成し、必要に応じて絶縁膜あ
るいは導電部の再堆積を行い、第２のポリシリコン層６
′をカットして、第３図（ｈｌの構造を得る。
装置は、ＬＯＧＯＳ領域５の形成後、ゲート絶縁膜用の
酸化薄膜１４を形成し、ゲート電極用の第１のポリシリ
コン層１１′を形成し、５ｉＯｚ膜２′を形成し、パタ
ーニング後、Ｓｉｎ、膜２＃を更に形成し、エッチバッ
クし、ソース／ドレイン領域１２．１３を形成後、絶縁
膜２ａを形成し、ビット線用コンタクトを形成し、第２
のポリシリコン層６′を形成し、必要に応じて絶縁膜あ
るいは導電部の再堆積を行い、第２のポリシリコン層６
′をカットして、第３図（ｈｌの構造を得る。
次いで第２のポリシリコン層６′の開口部６′において
、エツチング等により窓開けを行い、基体１０に溝８を
形成して、第３図（Ｊ）の構造を得る。
、エツチング等により窓開けを行い、基体１０に溝８を
形成して、第３図（Ｊ）の構造を得る。
次に溝８の底部に拡散領域１３を形成し、また記憶用の
容量部３を形成する。その後、第３のポリシリコン層９
１、層間絶縁膜９２及びコンタクトの作成を行い、アル
ミニウム等の形成及びパターニングを行い、第１図の構
造を得る。
容量部３を形成する。その後、第３のポリシリコン層９
１、層間絶縁膜９２及びコンタクトの作成を行い、アル
ミニウム等の形成及びパターニングを行い、第１図の構
造を得る。
上記の如き本実施例の製造工程につき、第３同各図を参
照して更に詳しく説明する。
照して更に詳しく説明する。
第３図（ａ）に示すように、半導体基体１０にロコス領
域５を形成後、基体１０の表面酸化によりゲート酸化膜
１４（第１図参照）を形成するための酸化薄膜１４’を
形成する。本例における半導体基体１０はＰ−型シリコ
ン基板である。シリコン基板には、熱酸化等による二酸
化シリコンの形成によって、この酸化薄膜１４′を形成
できる。
域５を形成後、基体１０の表面酸化によりゲート酸化膜
１４（第１図参照）を形成するための酸化薄膜１４’を
形成する。本例における半導体基体１０はＰ−型シリコ
ン基板である。シリコン基板には、熱酸化等による二酸
化シリコンの形成によって、この酸化薄膜１４′を形成
できる。
次に、第３図（ｂ）に示すように、第１のポリシリコン
層１１′を形成し、更にその上に５ｉＯ１膜２′を形成
する。第１のポリシリコン層１１’は、ゲート電極１１
（第１図参照）を形成するためのものである。本例で
は、ポリシリコンとしていわゆるり。
層１１′を形成し、更にその上に５ｉＯ１膜２′を形成
する。第１のポリシリコン層１１’は、ゲート電極１１
（第１図参照）を形成するためのものである。本例で
は、ポリシリコンとしていわゆるり。
ＰＯＳと称されるドープされたポリシリコンを用いると
ともに、該第１のポリシリコン層１１′は、気相成長法
（例えばＣＶＤ）などの手段で堆積して設けた。また、
その上にＳｉｎｇ膜２′は、その−部が第１図の絶縁層
２となるもので、該ＳｉＯ□膜２′も、本例ではＣＶＤ
などの手段で堆積した。
ともに、該第１のポリシリコン層１１′は、気相成長法
（例えばＣＶＤ）などの手段で堆積して設けた。また、
その上にＳｉｎｇ膜２′は、その−部が第１図の絶縁層
２となるもので、該ＳｉＯ□膜２′も、本例ではＣＶＤ
などの手段で堆積した。
次に、フォトリソグラフィ技術などを用いてバターニン
グし、第２図（Ｃ）に示すような形状にした。
グし、第２図（Ｃ）に示すような形状にした。
次に第３図（ｄ＞の如く更に５ｉ（ｈをＣＶＤなどで堆
積し、ＳｔＯ□膜２＃を形成する。
積し、ＳｔＯ□膜２＃を形成する。
更にこれをエッチバックして、第３図（ｅ）のようにす
る。即ち、第３図（ｅ）の状態では、基板１０上にゲー
ト電極１１となるべき第１のポリシリコン層１１’が、
薄く残ったＳｉｎｇ膜２＃、酸化薄膜１４′、ＬＯＧ
ＯＳ ６１１域５に覆われた形状になる。
る。即ち、第３図（ｅ）の状態では、基板１０上にゲー
ト電極１１となるべき第１のポリシリコン層１１’が、
薄く残ったＳｉｎｇ膜２＃、酸化薄膜１４′、ＬＯＧ
ＯＳ ６１１域５に覆われた形状になる。
次に、不純物のイオン注入などの手段で、ソース／ドレ
イン部１２．１３を形成して、第３図（ｆｌのようにす
る。図示例はソース／ドレイン部１２．１３を０４領域
として形成した。
イン部１２．１３を形成して、第３図（ｆｌのようにす
る。図示例はソース／ドレイン部１２．１３を０４領域
として形成した。
次いで、ＳｉｎｇをＣＶＤなどにより形成して、第３図
（ｇ）に破線及び実線で示す如く絶縁膜２ａを形成し、
次に破線で示す部分をカットして、コンタクト部２ｂを
形成する。これはビット線とワード線とのコンタクトホ
ールになるものである。
（ｇ）に破線及び実線で示す如く絶縁膜２ａを形成し、
次に破線で示す部分をカットして、コンタクト部２ｂを
形成する。これはビット線とワード線とのコンタクトホ
ールになるものである。
次いで、第３図（ｈ）に破線及び実線で示す如く、全面
にポリシリコン層６′を形成し、これをバターニングし
て第３図（ｈ）に実線で示すような構造にする。ポリシ
リコン層６′としても、前記ＤＯＰＯＳを用いた。
にポリシリコン層６′を形成し、これをバターニングし
て第３図（ｈ）に実線で示すような構造にする。ポリシ
リコン層６′としても、前記ＤＯＰＯＳを用いた。
次に、第３図（１）のように、溝を形成するためのフォ
トレジストを形成して、これをマスクにしてＲＩＥなど
によりエツチングを行い、溝８を形成して第３図（ｊ）
の構造にする。第３図０１の破線で示すフォトレジスト
除去すると、同図０１の実線の構造が得られる。
トレジストを形成して、これをマスクにしてＲＩＥなど
によりエツチングを行い、溝８を形成して第３図（ｊ）
の構造にする。第３図０１の破線で示すフォトレジスト
除去すると、同図０１の実線の構造が得られる。
上記のように第２のポリシリコン層６′の開口部６＃に
レジスト窓開けを行い、基板のエツチングを行って溝８
を形成した後、該溝８にｎゝの拡散を入れ（図中１３ａ
２で示す部分。この形成には、例えば斜めイオン注入な
どの手段を用いることができる）、 表面酸化等により
酸化被膜を形成してこれをメモリ用の容量部３を形成し
、第３図（ｋｌのようにする。
レジスト窓開けを行い、基板のエツチングを行って溝８
を形成した後、該溝８にｎゝの拡散を入れ（図中１３ａ
２で示す部分。この形成には、例えば斜めイオン注入な
どの手段を用いることができる）、 表面酸化等により
酸化被膜を形成してこれをメモリ用の容量部３を形成し
、第３図（ｋｌのようにする。
次に、第３のポリシリコン層９１（本例では同じ＜ＤＯ
ＰＯ３を使用）をＣＶＤなどの気相成長等Ｈ（１、，１
ｓし５、Ｓ＋Ｑｚ等の層間絶縁膜９２をＣＶＤ等の適宜
手段で形成し、必要なコンタクトホールを形成して、コ
ンタクト用の配線層９３を形成する。
ＰＯ３を使用）をＣＶＤなどの気相成長等Ｈ（１、，１
ｓし５、Ｓ＋Ｑｚ等の層間絶縁膜９２をＣＶＤ等の適宜
手段で形成し、必要なコンタクトホールを形成して、コ
ンタクト用の配線層９３を形成する。
ここではアルミニウムを堆積してこれをパターニングし
、アルミニウム配線層とした。符号９３′でコンタクト
部分を示した。これにより第１図に示す構造が得られる
のである。
、アルミニウム配線層とした。符号９３′でコンタクト
部分を示した。これにより第１図に示す構造が得られる
のである。
平面上の構成図は、第２図に示す。
別の形成方法として、第１のポリシリコン層（ＤＯＰＯ
３）１１’を形成する前に溝８を形成する方法を用いて
もよい。また、第２のボリシリコン層（ＤＯＰＯ３）６
’を形成した直後に溝８を形成するものでもよい。
３）１１’を形成する前に溝８を形成する方法を用いて
もよい。また、第２のボリシリコン層（ＤＯＰＯ３）６
’を形成した直後に溝８を形成するものでもよい。
本発明の構造は、ゲート電極１１となる第１のポリシリ
コン層１１′を先につくっておけるので、Ｓｉ基板につ
いて酸化膜−窒化膜一酸化膜の構造で絶縁膜を形成する
方法を容易に採用することもできる。即ち、ゲート電極
を先に形成しておけるため、後からこの絶縁膜を除去す
る必要はないからである。一般の従来の溝型キャパシタ
の場合、絶縁膜をつくってからゲート電極を形成するの
で、上記のような除去しに（い絶縁膜は使いにくかった
。
コン層１１′を先につくっておけるので、Ｓｉ基板につ
いて酸化膜−窒化膜一酸化膜の構造で絶縁膜を形成する
方法を容易に採用することもできる。即ち、ゲート電極
を先に形成しておけるため、後からこの絶縁膜を除去す
る必要はないからである。一般の従来の溝型キャパシタ
の場合、絶縁膜をつくってからゲート電極を形成するの
で、上記のような除去しに（い絶縁膜は使いにくかった
。
本実施例に係る半導体メモリ装置は、上記した構造をな
しているので、従来セルサイズの増大や段差の増大を招
かずにスタックド・キャパシタ・セルのキャパシタ容量
を増やすことはできず、よってメモリの大容量化に対し
て限界となっていたのが、この実施例によれば、セルサ
イズや段差の増大を招くことなく、キャパシタの増大が
図れる。
しているので、従来セルサイズの増大や段差の増大を招
かずにスタックド・キャパシタ・セルのキャパシタ容量
を増やすことはできず、よってメモリの大容量化に対し
て限界となっていたのが、この実施例によれば、セルサ
イズや段差の増大を招くことなく、キャパシタの増大が
図れる。
かつ、セルファラインで溝８の形成容量部３の形成が可
能である。本実施例は、スタックド・キャパシタの利点
であるα線に強い（拡散層が少ない）という長所を生か
し、しかも溝構造を最小限におさえてα線に対しても強
いセルにすることができるものである。
能である。本実施例は、スタックド・キャパシタの利点
であるα線に強い（拡散層が少ない）という長所を生か
し、しかも溝構造を最小限におさえてα線に対しても強
いセルにすることができるものである。
第４図に上記実施例の変形例を示す。第４図は、凹部（
溝）８内に容量部３があり、かつスタックド・キャパシ
タ構造をとるもので、図中９４はビットコンタクトであ
る。１１はゲート電極をなす第１のポリシリコン層、６
は第２のポリシリコン層、９は第３のポリシリコン層で
ある。２は絶縁層、５はＬＯＧＯ３領域である。
溝）８内に容量部３があり、かつスタックド・キャパシ
タ構造をとるもので、図中９４はビットコンタクトであ
る。１１はゲート電極をなす第１のポリシリコン層、６
は第２のポリシリコン層、９は第３のポリシリコン層で
ある。２は絶縁層、５はＬＯＧＯ３領域である。
上述の如く、本発明によれば、ゲート電極上に容量部を
積層して構成した半導体メモリ装置において、容量部の
平面的な面積を増大させることなく、従って素子面積を
大きくする必要なく容量を増やすことができ、また段差
を増やしたり、段差を大きくすることなく、従って信頼
性を低下させるおそれなく容量を増やすことができるメ
モリ装置が製造できる。
積層して構成した半導体メモリ装置において、容量部の
平面的な面積を増大させることなく、従って素子面積を
大きくする必要なく容量を増やすことができ、また段差
を増やしたり、段差を大きくすることなく、従って信頼
性を低下させるおそれなく容量を増やすことができるメ
モリ装置が製造できる。
第１図は本発明の一実施例に係る半導体メモリ装置の断
面構造を示す図、第２図は同じく平面構造を示す図であ
る。第３図（ａ）〜（ｋ）は、同側の製造工程を示す図
である。第４図は本発明の別の実施例を示す断面図であ
る。 １０・・・・・・基体、１１・・・・・・ゲート電極（
第１のポリシリコン層）、２・・・・・・絶縁層、３・
旧・・容量部、５・・・・・・Ｌ ＯＣＯＳ ６１域、
６・・・・・・第２のポリシリコン層、７・・・・・・
レジスト、８・・・・・・凹部（溝）。
面構造を示す図、第２図は同じく平面構造を示す図であ
る。第３図（ａ）〜（ｋ）は、同側の製造工程を示す図
である。第４図は本発明の別の実施例を示す断面図であ
る。 １０・・・・・・基体、１１・・・・・・ゲート電極（
第１のポリシリコン層）、２・・・・・・絶縁層、３・
旧・・容量部、５・・・・・・Ｌ ＯＣＯＳ ６１域、
６・・・・・・第２のポリシリコン層、７・・・・・・
レジスト、８・・・・・・凹部（溝）。
Claims (1)
- １、メモリセルがスイッチングトランジスタを形成する
ＭＩＳトランジスタと容量部とを有し、上記ＭＩＳトラ
ンジスタのゲート電極上の少なくとも一部に絶縁層を介
して上記容量部を積層させて形成した構成の半導体メモ
リ装置において、上記容量部が上記ゲート電極近傍部に
形成した半導体凹部に埋め込まれたことを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276234A JPH01119053A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276234A JPH01119053A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119053A true JPH01119053A (ja) | 1989-05-11 |
Family
ID=17566565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276234A Pending JPH01119053A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119053A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116160A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| FR2647267A1 (fr) * | 1989-05-19 | 1990-11-23 | Samsung Electronics Co Ltd | Cellule de memoire vive dynamique et procede de fabrication |
| JPH03200366A (ja) * | 1989-12-27 | 1991-09-02 | Nec Corp | 半導体装置及びその製造方法 |
| US5455192A (en) * | 1989-05-19 | 1995-10-03 | Samsung Electronics Co., Ltd. | Method of making dynamic random access memory cell having a stacked capacitor and a trench capacitor |
-
1987
- 1987-10-31 JP JP62276234A patent/JPH01119053A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116160A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| FR2647267A1 (fr) * | 1989-05-19 | 1990-11-23 | Samsung Electronics Co Ltd | Cellule de memoire vive dynamique et procede de fabrication |
| US5455192A (en) * | 1989-05-19 | 1995-10-03 | Samsung Electronics Co., Ltd. | Method of making dynamic random access memory cell having a stacked capacitor and a trench capacitor |
| JPH03200366A (ja) * | 1989-12-27 | 1991-09-02 | Nec Corp | 半導体装置及びその製造方法 |
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