JPH03200366A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03200366A JPH03200366A JP1340118A JP34011889A JPH03200366A JP H03200366 A JPH03200366 A JP H03200366A JP 1340118 A JP1340118 A JP 1340118A JP 34011889 A JP34011889 A JP 34011889A JP H03200366 A JPH03200366 A JP H03200366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に関し、特にＭ
ＯＳ型半導体ダイナミックＲＡＭのメモリセルの構造に
関する。
ＯＳ型半導体ダイナミックＲＡＭのメモリセルの構造に
関する。
ＭＯ３型ダイナミックＲＡＭの半導体装置に於いては、
平面構造が使われてきたが、半導体装置が高密度化・高
集積化されるに伴い、キャパシタの容量は小さくなりＮ
／Ｓ比の低下・アルファ粒子によるソフトエラーの発生
などの問題が生じてきた。従来ではキャパシタの確保と
、半導体装置の高密度・高集積化の双方を実現する手段
として溝堀キャパシタが採用されてきた。
平面構造が使われてきたが、半導体装置が高密度化・高
集積化されるに伴い、キャパシタの容量は小さくなりＮ
／Ｓ比の低下・アルファ粒子によるソフトエラーの発生
などの問題が生じてきた。従来ではキャパシタの確保と
、半導体装置の高密度・高集積化の双方を実現する手段
として溝堀キャパシタが採用されてきた。
第３図（ａ） −（ｃ）は溝掘りキャパシタを採用した
ＭＯＳ型半導体ダイナミックＲＡＭの構造及び製造方法
を説明するための図である。
ＭＯＳ型半導体ダイナミックＲＡＭの構造及び製造方法
を説明するための図である。
まず第３図（ａ）に示すように、Ｐ型シリコン基板３０
１を選択酸化してフィールド酸化膜３０２を形成する。
１を選択酸化してフィールド酸化膜３０２を形成する。
次に、キャパシタ形成領域に反応性イオンビームエッチ
法を用いて溝３０４を形成する。つづいてホトレジスト
をマスクにして該溝３０４の内壁にｎ型不純物をイオン
注入しｎ＋電荷蓄積電極を形成する。
法を用いて溝３０４を形成する。つづいてホトレジスト
をマスクにして該溝３０４の内壁にｎ型不純物をイオン
注入しｎ＋電荷蓄積電極を形成する。
次に第３図（ｂ）に示すように、熱酸化膜を成長させ容
量絶縁膜３０５を形成したのち、多結晶シリコンを堆積
しセルプレート３０９を形成する。
量絶縁膜３０５を形成したのち、多結晶シリコンを堆積
しセルプレート３０９を形成する。
次に該セルプレート３０９の上に酸化シリコンをＣＶＤ
法を用いて堆積し層間膜を形成する。つづいてゲート酸
化膜を形成したのち多結晶シリコンを堆積しゲート電極
３０８を形成する。つづいてｎ型不純物をイオン注入し
、ソース領域３０６とドレイン領域３０７を形成する。
法を用いて堆積し層間膜を形成する。つづいてゲート酸
化膜を形成したのち多結晶シリコンを堆積しゲート電極
３０８を形成する。つづいてｎ型不純物をイオン注入し
、ソース領域３０６とドレイン領域３０７を形成する。
次にＰＳＧなどを堆積し層間膜３１０を形成する。
次に第３図（Ｃ）に示すようにソース領域にコンタクト
ホール３１１を形成したのちビット線３１２を形成する
。つづいて層間膜３１３・ワード線３１４を形成すると
、溝掘りキャパシタを採用したＭＯＳ型半導体ダイナミ
ックＲＡＭの半導体装置が得られる。
ホール３１１を形成したのちビット線３１２を形成する
。つづいて層間膜３１３・ワード線３１４を形成すると
、溝掘りキャパシタを採用したＭＯＳ型半導体ダイナミ
ックＲＡＭの半導体装置が得られる。
ドレイン拡散層領域に掘られた溝の内壁には電荷蓄積電
極が形成されており溝を深くすることによって、より大
きな容量を持つキャパシタが作られる。
極が形成されており溝を深くすることによって、より大
きな容量を持つキャパシタが作られる。
しかしながら溝掘キャパシタは次のような問題点を持っ
ていた。
ていた。
第一のＭＯＳＦＥＴをつくる前にキャパシタを形成して
いるので、ゲート酸化膜をつくる前にシリコン基板の表
面が傷みやすい、第二にゲートの多結晶シリコンとセル
プレート間の絶縁形成が困難である。第三に電荷蓄積電
極はシリコン基板に掘られた溝の内壁に形成されるので
アルファ粒子によって発生した電荷が電荷蓄積電極に注
入されやすくソフトエラーが起きることがある。
いるので、ゲート酸化膜をつくる前にシリコン基板の表
面が傷みやすい、第二にゲートの多結晶シリコンとセル
プレート間の絶縁形成が困難である。第三に電荷蓄積電
極はシリコン基板に掘られた溝の内壁に形成されるので
アルファ粒子によって発生した電荷が電荷蓄積電極に注
入されやすくソフトエラーが起きることがある。
本発明の目的は上記問題点を除去し、高密度・高集積化
を実現する半導体装置及びその製造方法を提供すること
にある。
を実現する半導体装置及びその製造方法を提供すること
にある。
本発明の半導体装置は半導体基板と、該半導体基板上に
選択的に形成されたフィールド絶縁膜と前記半導体基板
上に形成さｈたＭＯＳＦＥＴとを有するＭＯＳ型半導体
ダイナミックＲＡＭの半導体基板上において、前記ＭＯ
ＳＦＥＴのドレイン拡散層領域の半導体基板表面に設け
られたコンタクトホールな有する第一の絶縁膜と、該第
一の絶縁膜上に設けられ前記ＭＯＳＦＥＴのドレイン拡
散層領域の半導体基板表面と前記フンタクトホールを介
して接続する第一の導電性膜と、前記ＭＯＳＦＥＴのド
レイン拡散層領域と該第一の導電性膜とを貫く溝と、該
溝の内壁と前記第一の導電性膜上に設けられた第二の絶
縁膜と、該第二の絶縁膜上に設けられた第二の導電性膜
とを有した構成をしている。
選択的に形成されたフィールド絶縁膜と前記半導体基板
上に形成さｈたＭＯＳＦＥＴとを有するＭＯＳ型半導体
ダイナミックＲＡＭの半導体基板上において、前記ＭＯ
ＳＦＥＴのドレイン拡散層領域の半導体基板表面に設け
られたコンタクトホールな有する第一の絶縁膜と、該第
一の絶縁膜上に設けられ前記ＭＯＳＦＥＴのドレイン拡
散層領域の半導体基板表面と前記フンタクトホールを介
して接続する第一の導電性膜と、前記ＭＯＳＦＥＴのド
レイン拡散層領域と該第一の導電性膜とを貫く溝と、該
溝の内壁と前記第一の導電性膜上に設けられた第二の絶
縁膜と、該第二の絶縁膜上に設けられた第二の導電性膜
とを有した構成をしている。
本発明の半導体装置の製造方法は選択酸化された半導体
基板にＭＯＳＦＥＴを形成する工程と、前記半導体基板
全面を第一の絶縁膜で覆う工程と、前記第一の絶縁膜に
コンタクトホールを開孔し前記ＭＯＳＦＥＴのドレイン
拡散層領域の半導体基板表面を表出せしめる工程と、該
第一の絶縁膜の上に第一の導電性膜を堆積する工程と、
該第一の導電性膜をエツチングする工程と、前記コンタ
クトホールの中央に前記ＭＯＳＦＥＴのドレイン拡散層
領域と前記第一の導電性膜とを貫く溝を形成する工程と
、該溝の内壁と前記第一の導電性膜の上に第二の絶縁膜
を形成する工程と、該第二の絶縁膜をエツチングし容量
絶縁膜を形成する工程と、該容量絶縁膜を覆い前記溝を
埋め込む第二の導電性膜を堆積する工程と、該第二の導
電性膜をエツチングしセルプレートを形成する工程を有
している。
基板にＭＯＳＦＥＴを形成する工程と、前記半導体基板
全面を第一の絶縁膜で覆う工程と、前記第一の絶縁膜に
コンタクトホールを開孔し前記ＭＯＳＦＥＴのドレイン
拡散層領域の半導体基板表面を表出せしめる工程と、該
第一の絶縁膜の上に第一の導電性膜を堆積する工程と、
該第一の導電性膜をエツチングする工程と、前記コンタ
クトホールの中央に前記ＭＯＳＦＥＴのドレイン拡散層
領域と前記第一の導電性膜とを貫く溝を形成する工程と
、該溝の内壁と前記第一の導電性膜の上に第二の絶縁膜
を形成する工程と、該第二の絶縁膜をエツチングし容量
絶縁膜を形成する工程と、該容量絶縁膜を覆い前記溝を
埋め込む第二の導電性膜を堆積する工程と、該第二の導
電性膜をエツチングしセルプレートを形成する工程を有
している。
従来の溝掘キャパシタの方法では、シリコン基板に溝を
掘り内壁に電荷蓄積電極を形成していたのに対して、本
発明ではゲート電極の上に積み上げられた低抵抗多結晶
シリコン膜とシリコン基板の両方にまたがって溝を掘り
、該多結晶シリコン膜の表面と該溝の内壁との両方を電
荷蓄積電極にしている。
掘り内壁に電荷蓄積電極を形成していたのに対して、本
発明ではゲート電極の上に積み上げられた低抵抗多結晶
シリコン膜とシリコン基板の両方にまたがって溝を掘り
、該多結晶シリコン膜の表面と該溝の内壁との両方を電
荷蓄積電極にしている。
従来の溝掘キャパシタの方法では、キャパシタを形成し
た後にＭＯＳＦＥＴを作っていたのに対して、本発明は
キャパシタを形成する前にＭＯＳＦＥＴを作っている。
た後にＭＯＳＦＥＴを作っていたのに対して、本発明は
キャパシタを形成する前にＭＯＳＦＥＴを作っている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ） −（ｅ）は本発明の第一の実施例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
まず第１図（ａ）に示すようにＰ型シリコン基板１０１
を選択酸化してフィールド酸化膜１０２を形成したのち
熱酸化処理を行い拡散層に２０ＯＡの熱酸化膜を成長さ
せる。つづいて全面に３００ＯＡの多結晶シリコンを堆
積したのち、該多結晶シリコン膜をエツチングしゲート
電極１０３を形成する。
を選択酸化してフィールド酸化膜１０２を形成したのち
熱酸化処理を行い拡散層に２０ＯＡの熱酸化膜を成長さ
せる。つづいて全面に３００ＯＡの多結晶シリコンを堆
積したのち、該多結晶シリコン膜をエツチングしゲート
電極１０３を形成する。
次に第１図（ｂ）に示すように、ゲート電極１０３とフ
ィールド酸化膜１０２をマスクとしてｎ型不純物をイオ
ン注入し、ソース領域１０４とドレイン拡散層領域１０
５を形成する。つづいて全面にＣＶＤ法を用いて２００
０Ａの酸化膜シリコン膜１０６を堆積させたのち該酸化
シリコン膜をエツチングしコンタクトホール１０７を形
成する。つづいて全面に４０００Ａの多結晶シリコンを
ＣＶＤ法を用いて堆積し、該多結晶シリコン膜をリン拡
散して低抵抗化させたのちエツチングし電荷蓄積電極１
０８を形成する。
ィールド酸化膜１０２をマスクとしてｎ型不純物をイオ
ン注入し、ソース領域１０４とドレイン拡散層領域１０
５を形成する。つづいて全面にＣＶＤ法を用いて２００
０Ａの酸化膜シリコン膜１０６を堆積させたのち該酸化
シリコン膜をエツチングしコンタクトホール１０７を形
成する。つづいて全面に４０００Ａの多結晶シリコンを
ＣＶＤ法を用いて堆積し、該多結晶シリコン膜をリン拡
散して低抵抗化させたのちエツチングし電荷蓄積電極１
０８を形成する。
次に第１図（Ｃ）に示すように該コンタクトホール１０
７の中央を反応性イオンビームエッチ法を用いて異方的
にエツチングし溝１０９を形成する。
７の中央を反応性イオンビームエッチ法を用いて異方的
にエツチングし溝１０９を形成する。
次にホトレジストなマスクにして該溝１０９の内壁にｎ
型不純物をイオン注入しｎ＋電荷蓄積領域１１０を形成
する。
型不純物をイオン注入しｎ＋電荷蓄積領域１１０を形成
する。
次に第１図（ｄ）に示すように、全面に熱酸化処理を施
し、１００Ａの熱酸化膜１１１を成長させ容量絶縁膜を
形成する。つづいて該熱酸化シリコン膜１１１の上に１
５００Ａの多結晶シリコン膜１１２をＣＶＤ法を用いて
堆積させたのち該多結晶シリコン膜１１２をリン拡散し
低抵抗化させる。
し、１００Ａの熱酸化膜１１１を成長させ容量絶縁膜を
形成する。つづいて該熱酸化シリコン膜１１１の上に１
５００Ａの多結晶シリコン膜１１２をＣＶＤ法を用いて
堆積させたのち該多結晶シリコン膜１１２をリン拡散し
低抵抗化させる。
次に該多結晶シリコン膜１１２をエツチングしてセルプ
レートを形成する。次に全面に１００ＯＡの熱酸化シリ
コン膜１１３をＣＶＤ法を用いて堆積し絶縁膜を形成す
る。つづいて全面に３００ＯＡのＰＳＧ膜をＣＶＤ法を
用いて堆積し層間膜１１４を形成する。
レートを形成する。次に全面に１００ＯＡの熱酸化シリ
コン膜１１３をＣＶＤ法を用いて堆積し絶縁膜を形成す
る。つづいて全面に３００ＯＡのＰＳＧ膜をＣＶＤ法を
用いて堆積し層間膜１１４を形成する。
次に第１図（ｅ）に示すように、ソース領域１０４にコ
ンタクトホール１１３を開孔したのちアルミニウムをス
パッタ法を用いて堆積しビット線１１６を形成する。つ
づいてＰＳＧ膜を堆積して層間膜１１７を形成したのち
ワード線１１８を形成することにより所望とする構造か
えられる。
ンタクトホール１１３を開孔したのちアルミニウムをス
パッタ法を用いて堆積しビット線１１６を形成する。つ
づいてＰＳＧ膜を堆積して層間膜１１７を形成したのち
ワード線１１８を形成することにより所望とする構造か
えられる。
〔実施例２〕
第２図は本発明の第二の実施例を説明するための半導体
チップの段面図である。第二の実施例では溝の内壁に不
純物のイオン注入を行わない以外は第１の実施例と同じ
である。溝の内壁でドレイン拡散層領域１０５よりも下
の部分は電荷蓄積電極のはたらきをしないのでキャパシ
タの容量は実施例１よりも小さくなるが、 １、溝内へのイオン注入工程を省略できる２、シリコン
基板中の電荷蓄積領域が小さくソフトエラーに強い と
いう利点を第２の実施例はもつ 〔発明の効果〕 以上説明してきたように本発明を用いると、従来の溝掘
キャパシタよりも容量が大きく、ソフトエラーに強く、
良好なゲート酸化膜を持ったＭＯＳ型半導体ダイナミッ
クＲＡＭの半導体装置を提供することができる。
チップの段面図である。第二の実施例では溝の内壁に不
純物のイオン注入を行わない以外は第１の実施例と同じ
である。溝の内壁でドレイン拡散層領域１０５よりも下
の部分は電荷蓄積電極のはたらきをしないのでキャパシ
タの容量は実施例１よりも小さくなるが、 １、溝内へのイオン注入工程を省略できる２、シリコン
基板中の電荷蓄積領域が小さくソフトエラーに強い と
いう利点を第２の実施例はもつ 〔発明の効果〕 以上説明してきたように本発明を用いると、従来の溝掘
キャパシタよりも容量が大きく、ソフトエラーに強く、
良好なゲート酸化膜を持ったＭＯＳ型半導体ダイナミッ
クＲＡＭの半導体装置を提供することができる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るためのメモリセルの断面図、第２図は本発明の第２の
実施例を説明するためのメモリセルの断面図、第３図（
ａ）〜（ｃ）は従来の技術を説明するためのメモリセル
の断面図である。 １０１・・・・・・Ｐ型シリコン基Ｌ１０２・・・・・
・フィールド酸化膜、１０３・・・・・・ゲート電極、
１０４・・・・・ｎ形ソース領域、１０５・・・・・・
ｎ形ドレイン領域、１０６・・・・・・酸化シリコン膜
、１０７・・・・・・フンタクトホール、１０８・・・
・・・多結晶シリコン膜、１０９・・・・・キャパシタ
形成用溝、１１０・・・・・・ｎ型電荷蓄積領域、１１
１・・・・・・容量絶縁膜、１１２・・・・・・多結晶
シリコン膜、１１３・・・・・・絶縁膜、１１４・・・
・・・層間Ｌ１１５・・・・・・フンタクトホール、１
１６・・・・・・ビット線、１１７・・・・・・層間膜
、１１８・・・・・・ワード線、２０１・・・・・・Ｐ
ｆｆｉシリコン基板、２０２・・・・・・フィールド酸
化膜、２０３・・・・・・ゲート電極、２０４・・・・
・・ｎ形ソース領域、２０５・・・・・・ｎ形ドレイン
領域、２０６・・・・・・酸化シリコン膜、２０７・・
・・・・コンタクトホール、２０８・・・・・・多結晶
シリコン膜、２０９・・・・・・キャパシタ形成用溝、
２１０・・・・・・ｎ型電荷蓄積領域、２１１・・・・
・・容量絶縁膜、２１２・・・・・・多結晶シリコン膜
、２１３・・・・・・絶縁膜、２１４・・・・・・Ｎ間
Ｌ ２１５・・・・・・コンタクトホール、２１６・・
・・・・ビット線、１１７・・・・・・層間膜、１１８
・・・・・・ワード線、３０１・・・・・・Ｐ型シリコ
ン基板、３０２・・・・・・フィールド酸化膜、３０３
・・・・・・ｎ型電荷蓄積領域、３０４・・・・・・キ
ャパシタ形成用溝、３０５・・・・・・絶縁膜、３０６
・・・・・・ｎ形ソース領域、３０７・・・・・・ｎ形
ドレイン領域、３０８・・・・・・ゲート電極、３０９
・・・・・・多結晶シリコン膜、３１０・・・・・・層
間膜、３１１・・・・・・コンタクトホール、３１２・
・・・・・ビット線、３１３・・・・・・層間膜、３１
４・・・・・・ワード線。
るためのメモリセルの断面図、第２図は本発明の第２の
実施例を説明するためのメモリセルの断面図、第３図（
ａ）〜（ｃ）は従来の技術を説明するためのメモリセル
の断面図である。 １０１・・・・・・Ｐ型シリコン基Ｌ１０２・・・・・
・フィールド酸化膜、１０３・・・・・・ゲート電極、
１０４・・・・・ｎ形ソース領域、１０５・・・・・・
ｎ形ドレイン領域、１０６・・・・・・酸化シリコン膜
、１０７・・・・・・フンタクトホール、１０８・・・
・・・多結晶シリコン膜、１０９・・・・・キャパシタ
形成用溝、１１０・・・・・・ｎ型電荷蓄積領域、１１
１・・・・・・容量絶縁膜、１１２・・・・・・多結晶
シリコン膜、１１３・・・・・・絶縁膜、１１４・・・
・・・層間Ｌ１１５・・・・・・フンタクトホール、１
１６・・・・・・ビット線、１１７・・・・・・層間膜
、１１８・・・・・・ワード線、２０１・・・・・・Ｐ
ｆｆｉシリコン基板、２０２・・・・・・フィールド酸
化膜、２０３・・・・・・ゲート電極、２０４・・・・
・・ｎ形ソース領域、２０５・・・・・・ｎ形ドレイン
領域、２０６・・・・・・酸化シリコン膜、２０７・・
・・・・コンタクトホール、２０８・・・・・・多結晶
シリコン膜、２０９・・・・・・キャパシタ形成用溝、
２１０・・・・・・ｎ型電荷蓄積領域、２１１・・・・
・・容量絶縁膜、２１２・・・・・・多結晶シリコン膜
、２１３・・・・・・絶縁膜、２１４・・・・・・Ｎ間
Ｌ ２１５・・・・・・コンタクトホール、２１６・・
・・・・ビット線、１１７・・・・・・層間膜、１１８
・・・・・・ワード線、３０１・・・・・・Ｐ型シリコ
ン基板、３０２・・・・・・フィールド酸化膜、３０３
・・・・・・ｎ型電荷蓄積領域、３０４・・・・・・キ
ャパシタ形成用溝、３０５・・・・・・絶縁膜、３０６
・・・・・・ｎ形ソース領域、３０７・・・・・・ｎ形
ドレイン領域、３０８・・・・・・ゲート電極、３０９
・・・・・・多結晶シリコン膜、３１０・・・・・・層
間膜、３１１・・・・・・コンタクトホール、３１２・
・・・・・ビット線、３１３・・・・・・層間膜、３１
４・・・・・・ワード線。
Claims (2)
- （１）半導体基板と、該半導体基板上に選択的に形成さ
れたフィールド絶縁膜と、前記半導体基板上に形成され
たＭＯＳＦＥＴとを有するＭＯＳ型半導体ダイナミック
ＲＡＭの半導体装置において、前記ＭＯＳＦＥＴのドレ
イン拡散層領域の半導体基板表面に設けられたコンタク
トホールを有する第一の絶縁膜と、該第一の絶縁膜上に
設けられ前記ＭＯＳＦＥＴのドレイン拡散層領域の半導
体基板表面と前記コンタクトホールを介して接続する第
一の導電性膜と、前記ＭＯＳＦＥＴのドレイン拡散層領
域と該第一の導電性膜とを貫く溝と、該溝の内壁と前記
第一の導電性膜上に設けられた第二の絶縁膜と、該第二
の絶縁膜上に設けられた第二の導電性膜とを有すること
を特徴とする半導体装置。 - （２）選択酸化された半導体基板にＭＯＳＦＥＴを形成
する工程と、前記半導体基板全面を第一の絶縁膜で覆う
工程と、該第一の絶縁膜にコンタクトホールを開孔し前
記ＭＯＳＦＥＴのドレイン拡散層領域の半導体基板表面
を表出せしめる工程と、前記第一の絶縁膜の上に第一の
導電性膜を堆積する工程と、該第一の導電性膜をエッチ
ングし電荷蓄積電極を形成する工程と、前記コンタクト
ホールの中央に前記ＭＯＳＦＥＴのドレイン拡散層領域
と前記第一の導電性膜とを貫く溝を形成する工程と、該
溝の内壁と前記第一の導電性膜の上に第二の絶縁膜を形
成する工程と、該第二の絶縁膜をエッチングし容量絶縁
膜を形成する工程と、該容量絶縁膜を覆い前記溝を埋め
込む第二の導電性膜を堆積する工程と、該第二の導電性
膜をエッチングしセルプレートを形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340118A JPH03200366A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340118A JPH03200366A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03200366A true JPH03200366A (ja) | 1991-09-02 |
Family
ID=18333893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340118A Pending JPH03200366A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03200366A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119053A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | 半導体メモリ装置 |
| JPH02312270A (ja) * | 1989-05-19 | 1990-12-27 | Samsung Electron Co Ltd | Ｄｒａｍセル及びその製造方法 |
| JPH03190162A (ja) * | 1989-12-08 | 1991-08-20 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-12-27 JP JP1340118A patent/JPH03200366A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119053A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | 半導体メモリ装置 |
| JPH02312270A (ja) * | 1989-05-19 | 1990-12-27 | Samsung Electron Co Ltd | Ｄｒａｍセル及びその製造方法 |
| JPH03190162A (ja) * | 1989-12-08 | 1991-08-20 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
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