JPH03190162A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置及びその製造方法に係るもので、
特にメモリ素子のキャパシター容量を極大化しうる半導
体装置及びその製造方法に係るものである。

近年、半導体技術の発達とメモリ素子の応用分野が拡張
されてい（ことにより、大容量のメモリ素子の開発が進
捗されているが、特に一つのメモリセルを一つのキャパ
シターと一つのトランジスタから構成することにより高
集積化に有利なりＲＡＭ　（Ｄｙｎａｍｉｃ　Ｒａｎｄ
ｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　　の目覚ましい
程の発展がなされてきた。

このＤＲＡＭは集積度の向上のためのメモリセル構造に
より、従来プレーナタイプ（ｐｌａｎａｒ　ｔｙｐｅ）
キャパシタセルで、スタックタイプ（ｓｔａｃｋ　ｔｙ
ｐｅ）キャパシターセルとトレンチタイプ（ｔｒｅｎｃ
ｈ　ｔｙｐｅ）キャパシターセルの三次元的な構造が考
案されて４Ｍ　−ＤＲＡＭに適用されているが、１６Ｍ
−ＤＲＡＭを境界にしてその限界をあられにしている。

また、前記スタックタイプキャパシターセルにおいては
、トランジスタ上に積層したキャパシター構造のため、
甚だしい段差問題が発生し、トレンチタイプキャパシタ
ーセルにおいてはスケーリングダウン（ｓｃａｌｉｎｇ
　ｄｏｗｎ）作業の進行によるトレンチ間の漏洩電流問
題が発生して６４Ｍ−ＤＲＡＭに対応することが難しく
なった。

したがって、このような大容量ＤＲＡＭの問題点を解決
するための新たな三次元構造のキャパシターとしてスタ
ックトレンチ併合型キャパシターが提案されたが、この
スタックトレンチ併合型キャパシターは第１図に示され
ているようであり、これを簡単に説明すると次の通りで
ある。

まず、半導体基板１００上にフィールド酸化膜１０１を
成長させてアクティブ領域を定義し、このアクティブ領
域上にゲート酸化膜１を介在させて第１導電層、例えば
不純物がドーピングされた第１多結晶シリコン層にゲー
ト電極２を形成し、且つ前記フィールド酸化膜１０１上
には隣接するメモリセルのゲート電極と連結される第１
導電層５、例えば不純物がドーピングされた第１多結晶
シリコン層を形成し、前記ゲート電極２の両側の半導体
基板表面にソース領域３及びドレイン領域４を形成し、
上述の構造の全体表面上に第１絶縁層６を形成する。前
記フィールド酸化膜１０１　とゲート電極２との間の第
１ｍ縁層６上にマスクを適用してトレンチ１０を形成し
、このトレンチ１０の内面と前記第１絶縁層６上にキャ
パシターの第１電極として使われる第２導電層１２ｂ１
例えば不純物がドーピングされた第２多結晶シリコン層
を形成して第１電極パターンを形成し、この第１電極パ
ターンの表面が覆われるように誘電体膜１４を形成し、
前述の構造の全体表面上にキャパシター〇第２電極に使
われる第３導電層１５、例えば不純物がドーピングされ
た第３多結晶シリコン層を形成してスタック−トレンチ
併合型キャパシターを形成する。

上述の従来スタック−トレンチ併合型キャパシターは第
１図に示されたようにキャパシターの第１電極に使われ
る第２導電層をトレンチ内面に直接形成するため、トレ
ンチの表面積が小さくなり、この小さくなったトレンチ
表面、即ち第２導電層上に誘電体膜及び第３導電層を順
次的に形成してキャパシターを形成するときにキャパシ
ターの容量が損失されてしまう問題点があった。

したがって、本発明の目的は上記のような従来技術の問
題点を解決するために半導体基板に形成されたトレンチ
の表面をキャパシターの第１電極に使うことによりキャ
パシターの容量を大きくしたスタック−トレンチ併合型
キャパシターを提供することにある。

本発明の他の目的は上記の構造のスタック−トレンチ併
合型キャパシターを効率的に製造しつる製造方法を提供
することにある。

上記の目的を達成するために本発明によるスタック−ト
レンチ併合型キャパシターは第１伝導型の半導体基板上
にアクティブ領域を限定するために選択的に形成された
フィールド酸化膜、前記アクティブ領域上に電気的に絶
縁された第１導電層のゲート電極、このゲート電極両側
の半導体基板表面に形成された第２伝導型のソース領域
及びドレイン領域、前記ソース領域内の半導体基板に形
成されたトレンチ、前記ソース領域と連結されるように
前記トレンチ表面に形成された第２伝導型の不純物ドー
ピング領域、前記第１導電層を絶縁させるための第１絶
縁層、前記第１絶縁層上に前記ソース領域の一部分を通
じて前記不純物ドーピング領域と連結されるように形成
された第２導電層、この第２導電層及び前記不純物ドー
ピング領域を包含するトレンチ内面に形成された誘電体
膜、その中央凹部に平坦化のための蝕刻阻止層及び第４
導電層を具備して前記誘電体膜上に形成された第３導電
層、前記第３導電層と第４導電層を覆うように形成され
た第５導電層を具備したことを特徴とする。

上記の構造のキャパシターを製造するのに適合した製造
方法は、第１伝導型の半導体基板上にフィールド酸化膜
を成長させてアクティブ領域を定義する第１工程と、前
記アクティブ領域上に第１導電層のゲート電極、ソース
領域、ドレイン領域を形成し、上記で得られたサンプル
上に第１絶縁層を形成する第２工程と、前記ソース領域
の一部分を露出するために開口を形成する第３工程と、
前記第１絶縁層及び露出された基板の全表面に第２多結
晶シリコン層を沈積して第１電極パターンを形成する第
４工程と、この第１電極パターン上に第２絶縁層を沈積
してマスクを形成する第５工程と、このマスクを適用し
て前記ソース領域内の半導体基板にトレンチを形成する
第６工程と、前記第１電極パターン及び前記トレンチ内
面の半導体基板に第２伝導型の不純物をドーピングする
第７工程と、前記不純物がドーピングされた第１電極パ
ターン及び不純物ドーピング領域を包含するトレンチ内
面に誘電体膜を形成する第８工程と、前記誘電体膜上に
第３導電層（蝕刻阻止層）及び第４導電層を順次的に沈
積する第９工程と、上記工程で得られたサンプルを平坦
化して第５導電層を沈積する第１０工程とからなること
を特徴とする。

以下、添付図面を参照して本発明を説明する。

本発明によるスタック−トレンチ併合型キャパシターは
、第２図に示したように第１伝導型の半導体基板１００
上にアクティブ領域を限定するために選択的にフィール
ド酸化膜１０１　を形成し、前記アクティブ領域上にゲ
ート酸化膜１を介在してゲート電極２を形成し、このゲ
ート電極２の両側の半導体基板表面に第２伝導型のソー
ス領域３及びドレイン領域４を形成し、前記フィールド
酸化膜１０１　の所定部分に隣接するメモリセルのゲー
ト電極と連結される第１導電層５を形成し、前記ソース
領域３内の半導体基板にトレンチ１０を形成し、前記ソ
ース領域と連結されるように前記トレンチ１０の表面に
第２伝導型の不純物ドーピング領域１３を形成し、前記
ゲート電極２及び第１導電層５上に第１絶縁層６を形成
し、前記ゲート電極２及び第１導電層５の上部の第１絶
縁層６上に前記ソース領域の一部分を通じて前記不純物
ドーピング領域１３と連結されるように第２伝導型の不
純物がドーピングされた第２多結晶シリコン層１２ｂを
形成し、この第２多結晶シリコン層１２ｂ及び前記不純
物ドーピング領域１３が形成されたトレンチ１０の内面
上に誘電体膜１４を形成し、この誘電体膜１４上に蝕刻
阻止層１６及び第４導電層１７を具備して平坦化された
第５導電層１８を形成してスタック−トレンチ併合型構
造をもつ。第３Ａ図ないし第３に図は本発明によるスタ
ック−トレンチ併合型キャパシターの製造工程を図示し
た一実施例の工程順序図である。

第３Ａ図は半導体基板１００上にトランジスタ及び第１
フォトレジストパターンＰＲ，の形成工程を示したもの
で、まず第１伝導型例えばＰ型半導体基板１００上に選
択酸化法によるフィールド酸化膜１０１　を成長させて
アクティブ領域を定義する。

このアクティブ領域上に１００Å〜２００人程度のゲー
ト酸化膜１を形成し、このゲート酸化膜１上にトランジ
スタのゲート電極２になる第１導電層、例えば不純物が
ドーピングされた第１多結晶シリコン層を形成し、同時
に前記フィールド酸化膜１０１上の所定分に隣接するメ
モリセルのゲート電極と連結される第１導電層５、例え
ば不純物がドーピングされた第１多結晶シリコン層を形
成する。そして、前記ゲート電極２両側の半導体基板表
面に第２伝導型のＮ゛不純物注入を通じてソース領域３
及びドレイン領域４を形成し、上述の構造の全体表面上
に第１絶縁層６を形成する。この第１絶縁層６上にフォ
トレジスト塗布、マスク露光、現像等の工程を経て前記
ソース領域の一部分を露出するための第１フォトレジス
トパターンＰＲ，を形成する。

第３Ｂ図は蝕刻工程を通じて開口２０の形成工程を示し
たもので、前記第１フオトレジストパターンＰＲ，を適
用して湿式蝕刻工程または乾式と湿式を並行した蝕刻工
程を経ると前記ソース領域上の第１絶縁層６が蝕刻され
、これをもって前記ソース領域３の一部分が露出される
。この蝕刻工程時には水平蝕刻も発生するので実際前記
第１フオトレジストパターンＰＲ，の寸法より前記第１
絶縁層６が内側に過度蝕刻（ｏｖｅｒ　ｅｔｃｈｉｎｇ
）されて、第３Ｂ図に示したような開口２０を形成する
。

第３Ｃ図はキャパシターの第１電極に使われる第２多結
晶シリコン層１２及び第２フオトレジストパターンＰＲ
２の形成工程を示したもので、前記第１フオトレジスト
パターンを除去した後に前記第１絶縁層６及び露出され
た基板の全表面に第２多結晶シリコン層１２を沈積した
後にこの第２多結晶シリコン層１２上にフォトレジスト
塗布、マスク露光、現像等の工程を経て前記ゲート電極
２の一部分を前記第１導電層５の一部分が重なるように
第２フオトレジストパターンＰＲ２を形成する。

第３Ｄ図は第１電極パターン１２ａ、第２絶縁層ｏＸ及
び第３フォトレジストパターンＰＲ，（７）ｉ成工程を
示したもので、前記第２フオトレジストパターンを適用
して第２多結晶シリコン層を蝕刻することによりキャパ
シター〇第１電極パターン１２ａを形成し、この第１電
極パターン１２ａが覆うようにＬ　Ｔ　Ｏ（Ｌｏｗ　Ｔ
ｅｍｐｅｒａｔｕｒｅ　０ｘｉｄｅ）膜またはＨＴ　Ｏ
（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　０ｘｉｄｅ）膜
と同じ第２絶縁層ＯＸを沈積した後にこの第２絶縁層Ｏ
ｘ上にフォトレジスト塗布、マスク露光、現像等の工程
を経て前記ソース領域上の第２絶縁層ｏｘが露光される
ように第３フオトレジストパターンＰＲ３を形成する。

このとき、前記第３フオトレジストパターンＰＲ，の寸
法は前記第１フオトレジストパターンの臨界寸法と同じ
か小さくして製作する。

第３Ｅ図はトレンチ形成のためのマスクＯＸＭの形成工
程を示したもので、前記第３フオトレジストパターンを
適用して第２絶縁層を蝕刻し、この第３フオトレジスト
パターンを除去することによりトレンチ形成時に使われ
るマスクＯＸＭを製作する。

第３Ｆ図はトレンチ１０の形成工程を示したもので、前
記第２絶縁層のマスクＯＸＭを適用してソース領域内の
半導体基板にトレンチ１０を形成する。

第３Ｇ図は犠牲酸化膜１１の形成工程を示したもので、
前記トレンチ１０の鋭利なコーナー部位を円くするため
にトレンチ形成時にマスクＯＸＭとして使用した第２絶
縁層をシートに使用することにより前記第１電極パター
ン１２ａの側面及びトレンチ１０内面に熱酸化を通じた
１００Å〜３００人程度の犠牲酸化膜１１を形成する。

また、この犠牲酸化膜１１の形成によって前記トレンチ
形成形成時に発生する半導体基板表面の損傷を除去しう
る。

第３Ｈ図は不純物ドーピング工程を示したちので、前記
マスク及び犠牲酸化膜をＢ　ＯＥ　（Ｂｕｆｆｅｒｅｄ
ｌ）＋ｉｄｅ　Ｅｔｃｈ）　　で除去した後に前記第１
電極パターンの第２多結晶シリコン層及びトレンチ１ｏ
の内面の半導体基板に第２伝導型のＮ゛不純物、例えば
Ｐ　ＯＣｌ、、　Ｐ、　Ａｓ等を不純物拡散法またはイ
オン注入法でドーピングさせる。このとき、上記第３図
の第１絶縁層が内側に過渡蝕刻された部分のＮ゛ソース
領域３を通じて前記不純物がドーピングされた第２多結
晶シリコン層１２ｂと前記トレンチ１゜の表面に形成さ
れた不純物ドーピング領域１３が直接連結されてキャパ
シターの第１電極１２ｂ、１３として使用される。

第３Ｉ図は誘電体膜１４の形成工程を示したもので、前
記不純物がドーピングされた第２多結晶シリコン層１２
ｂ及び不純物ドーピング領域１３を包含するトレンチ１
０の内面に１０Å〜６０人程度のＨＴＯ膜またはＬＴＯ
膜と同じ第一番目の酸化膜を沈積し、この酸化膜上に低
圧化学気相成長（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍ
ｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：　Ｌ　
Ｐ　ＣＶ　Ｄ　）装置を利用してＮＨ，ガスを流してや
りながら５０Å〜１５０人程度０窒化膜を形成し、この
窒化膜上に１０Å〜６０人程度の厚さで第二番目の酸化
膜を成長させてやることにより、酸化膜（口ｗｉｄｅ）
　／窒化膜（Ｎｉｔｒｉｄｅ）／酸化膜（Ｏｘｉｄｅ）
構造、即ちＯＮＯ構造の誘電体膜１４を形成する。この
とき、ＯＮＯ構造誘電体膜の下部酸化膜でＨＴＯ膜また
はＬＴＯ膜を使用することによりこの酸化膜が形成され
る基板のドーピング程度や種類に影響を受けずに均一な
酸化膜を得ることができる。言い換えれば、前記不純物
がドーピングされた第２多結晶シリコン層１２ｂと不純
物ドーピング領域１３を包含するトレンチ１０の内面に
前記ＨＴＯ膜またはＬＴＯ膜と同じ酸化膜を同時に沈積
して均一な酸化膜を得ることができる。

また、上記ＯＮＯ構造の誘電体膜中の窒化膜を多層構造
にすることにより誘電体膜の特性を向上させうる。

第３Ｊ図は第３導電層１５、蝕刻阻止層１６及び第４導
電層１７の形成工程を示したもので、前記誘電体膜１４
上にキャパシターの第一番目の第２電極として使われる
第３導電層１５、例えば不純物がドーピングされた第３
多結晶シリコン層でトレンチの内部を埋め立て、この埋
め立て時にトレンチ内部に空隙（Ｖｏｉｄ）が生ずる欠
陥を除去するために前記第３導電層１５上にＬＴＯ膜ま
たはＨＴＯ膜の蝕刻阻止層１６を薄く沈積した後、継続
的に第４導電層１７、例えば不純物がドーピングされた
第４多結晶シリコン層を形成することによりトレンチ内
部に空隙が生ずる欠陥を除去する。

第３に図は上記工程で得られたサンプルの表面を平坦化
した後に第５導電層１８の形成工程を示したもので、前
記第４導電層１７を形成した後に表面を平坦に作るため
に前記蝕刻阻止層１６が現れる時までにエッチバック工
程を実施し、このエツチング工程で現れた蝕刻阻止層１
６をＢＯＤで除去する。

続いて、この平坦化されたサンプルの全体表面上にキャ
パシターの第二番目の第２電極として使用される第５導
電層１８、例えば不純物がドーピングされた第５多結晶
シリコン層を沈積してスタック−トレンチ併合型キャパ
シターを完成する。

上述してきたように本発明によるキャパシターはトラン
ジスタ上端の不純物がドーピングされた多結晶シリコン
層と不純物ドーピング領域を包含するトレンチ内面をキ
ャパシターの第１電極として同時に使用することにより
、従来トレンチ内面に形成された導電層を第１電極とし
て使用したものよりキャパシター電極の表面積を大きく
しうる。

したがって、大きなキャパシターの容量を得ることがで
きる。また、ＯＮＯ構造誘電体膜の下部酸化膜にＨＴＯ
膜またはＬＴＯ膜を使用することにより多結晶シリコン
及び単結晶シリコン上に酸化膜の厚さが相異なるように
成長させられて誘電体膜が不均一になったり、また局部
的に多結晶シリコンと単結晶シリコンの境界面における
電場による誘電体膜の破壊減少の発生を防止しうる。ま
た、キャパシターの第一番目の第２電極として使用され
る第３導電層上に蝕刻阻止層及び第４導電層を順次的に
形成することにより、前記第３導電層の形成時にトレン
チ内部に空隙が生じる欠陥を除去しつる。したがって、
キャパシターの信頼度及び電気的な特性を向上させるこ
とができる。

【図面の簡単な説明】

第１図は従来のスタック−トレンチ併合型キャパシター
の断面図、第２図は本発明によるスタック−トレンチ併
合型キャパシターの断面図、第３Ａ〜第３に図は本発明
によるスタック−トレンチ併合型キャパシターの製造工
程を示した一実施例の工程順序図である。 １００：半導体基板　　　１０１：フィールド酸化膜１
：ゲート酸化膜 ２：ゲート電極または第１導電層あるいは第１多結晶シ
リコン層 ３：ソース領域　　　４ニドレイン領域５：第１導電層
または第１多結晶シリコン層６：第１絶縁層 １０ニドレンチ　　　　１１：犠牲酸化膜１２：第２多
結晶シリコン層 １２ａ：第１電極パターン １２ｂ＝第１電極または第２導電層あるいは不純物がド
ーピングされた第２多結晶シリコン層１３：第１電極ま
たは不純物ドーピング領域１４：誘電体膜 １５：第一番目の第２電極または第３導電層あるいは第
３多結晶シリコン層 １６：蝕刻阻止層 １７：第４導電層または第４多結晶シリコン層１８：第
二番目の第２電極または第５導電層あるいは第５多結晶
シリコン層 ｐ　Ｒ，：第１フオトレジストパターンＰ　Ｒ２：第２
フオトレジストパターンＰＲｓ：第３フォトレジストパ
ターン ＯＸ：第２絶縁層 ＯＸＭ：マスク

Claims (1)

1. 【特許請求の範囲】 １、第１伝導型の半導体基板上にアクティブ領域を限定
   するために選択的に形成されたフィールド酸化膜； 前記アクティブ領域上に電気的に絶縁された第１導電層
   のゲート電極； 前記ゲート電極両側の半導体基板表面に形成された第２
   伝導型のソース領域及びドレイン領域； 前記ソース領域内の半導体基板に形成されたトレンチ； 前記ソース領域と連結されるように前記トレンチ表面に
   形成された第２伝導型の不純物ドーピング領域； 前記第１導電層を絶縁させるための第１絶縁層； 前記第１絶縁層上に前記ソース領域の一部分を通じて前
   記不純物ドーピング領域と連結されるように形成された
   第２導電層； 前記第２導電層と、前記不純物ドーピング領域を包含す
   るトレンチ内面に形成された誘電体膜； その中央凹部に平坦化のための蝕刻阻止層及び第４導電
   層を具備して前記誘電体膜上に形成された第３導電層； 前記第３導電層と第４導電層を覆うように形成された第
   ５導電層を具備してなることを特徴とする半導体装置。 ２、前記第１、第２、第３、第４及び第５導電層は不純
   物がドーピングされた多結晶シリコン層とすることを特
   徴とする請求項１に記載の半導体装置。 ３、前記第２導電層及び前記不純物ドーピング領域の不
   純物はＰＯＣｌ＿３またはＰあるいはＡ＿ｓであること
   を特徴とする請求項１に記載の半導体装置。 ４、前記誘電体膜は酸化膜／窒化膜／酸化膜構造（ＯＮ
   Ｏ構造）であることを特徴とする請求項１に記載の半導
   体装置。 ５、前記ＯＮＯ構造誘電体膜の下部酸化膜はＨＴＯ膜ま
   たはＬＴＯ膜とすることを特徴とする請求項４に記載の
   半導体装置。 ６、前記下部酸化膜の厚さは１０Å〜６０Åとすること
   を特徴とする請求項５に記載の半導体装置。 ７、前記蝕刻阻止層はＨＴＯ膜またはＬＴＯ膜とするこ
   とを特徴とする請求項１に記載の半導体装置。 ８、第１伝導型の半導体基板上にフィールド酸化膜を成
   長させてアクティブ領域を定義する第１工程； 前記アクティブ領域上に第１導電層のゲート電極、ソー
   ス領域、ドレイン領域を形成し、上記で得られたサンプ
   ル上に第１絶縁層を形成する第２工程； 前記ソース領域の一部分を露出するために開口を形成す
   る第３工程； 前記第１絶縁層及び露出された基板の全表面に第２多結
   晶シリコン層を沈積して第１電極パターンを形成する第
   ４工程； 前記第１電極パターン上に第２絶縁層を沈積してマスク
   を形成する第５工程； 前記マスクを適用して前記ソース領域内の半導体基板に
   トレンチを形成する第６工程； 前記第１電極パターン及び前記トレンチ内面の半導体基
   板に不純物をドーピングする第７工程； 前記不純物がドーピングされた第１電極パターン及び不
   純物ドーピング領域を包含するトレンチ内面に誘電体膜
   を形成する第８工程； 前記誘電体膜上に第３導電層、蝕刻阻止層及び第４導電
   層を順次的に沈積する第９工程；そして、 上記工程で得られたサンプルを平坦化して第５導電層を
   沈積する第１０工程とからなることを特徴とする半導体
   装置の製造方法。 ９、前記第３工程の開口は湿式蝕刻または乾式蝕刻と湿
   式蝕刻を並行した方法で前記第１絶縁層を蝕刻して形成
   することを特徴とする請求項８に記載の半導体装置の製
   造方法。 １０、前記第１絶縁層は前記開口形成時に使われるフォ
   トレジストパターンの寸法より大きく過渡蝕刻されるこ
   とを特徴とする請求項９に記載の半導体装置の製造方法
   。 １１、前記第５工程の第２絶縁層はＬＴＯ膜またはＨＴ
   Ｐ膜とすることを特徴とする請求項８に記載の半導体装
   置の製造方法。 １２、前記第５工程のマスクの寸法は前記第３工程の開
   口形成時に使われたフォトレジストパターンの臨界寸法
   と同じか小さくして製作することを特徴とする請求項８
   に記載の半導体装置の製造方法。 １３、前記第６工程のトレンチ形成後にこのトレンチの
   鋭利なコーナー部位を円くするために成長させる犠牲酸
   化膜のシート（Ｓｅｅｄ）で前記第５工程のマスクを使
   用することを特徴とする請求項８に記載の半導体装置の
   製造方法。 １４、前記第７工程の不純物ドーピング方法は拡散法ま
   たはイオン注入法とすることを特徴とする請求項８に記
   載の半導体装置の製造方法。 １５、前記第８工程の誘電体膜は前記第２導電層及び不
   純物ドーピング領域を包含するトレンチ内面に第一番目
   の酸化膜を形成する工程と、この酸化膜上に窒化膜を形
   成する工程と、この窒化膜上に第二番目の酸化膜を形成
   する工程を包含することを特徴とする請求項８に記載の
   半導体装置の製造方法。 １６、前記第一番目の酸化膜はＨＴＯ膜またはＬＴＯ膜
   にすることを特徴とする請求項１５に記載の半導体装置
   の製造方法。 １７、前記第９工程の蝕刻阻止層はＬＴＯ膜またはＨＴ
   Ｏ膜にすることを特徴とする請求項８に記載の半導体装
   置の製造方法。 １８、前記第１０工程の平坦化はエッチバック法で形成
   されることを特徴とする請求項８に記載の半導体装置の
   製造方法。 １９、前記平坦化工程を通じて行われた蝕刻阻止層はＢ
   ＯＥで除去されることを特徴とする請求項８に記載の半
   導体装置の製造方法。