KR930007194B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명에 의한 메모리 셀 어레이의 일부 단면도.
제2a도 내지 제2g도는 본 발명에 의한 메모리 셀 어레이의 제조공정을 도시한 일 실시예의 공정순서도.
제3a도 내지 제3e도는 본 발명에 의한 메모리 셀 어레이의 제조공정을 도시한 다른 실시예의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 101 : 필드 산화막
1 : 게이트 전극 2 : 소오스 영역
3 : 드레인 영역 4 : 제1도전층 혹은 제1다결정 실리콘층
5 : 금속층 혹은 비트라인 I1, I2, I3, I4… 제1, 제2, 제3, 제4절연층
N : 질화막 OP1, OP2 : 제1, 제2개구
M1 : 제1메모리 셀 혹은 1차 메모리 셀 M3 : 제3메모리 셀 혹은 1차 메모리 셀
10 : 트렌치 11 : 제1전극 혹은 제2도전층 혹은 제2다결정 실리콘층
12 : 유전체막 13 : 제2전극 혹은 제3도전층 혹은 제3다결정 실리콘층
M : 제2메모리 셀 혹은 2차 메모리 셀 20 : 제1전극 혹은 제4도전층 혹은 제4다결정 실리콘층
21 : 유전체막 22 : 제2전극 혹은 제5도전층 혹은 제5다결정 실리콘층
30 : 평탄화층 31 : 금속전극
32 : 중간 평탄화층 33 : 유전체막
34 : 제2전극 혹은 제6도전층 혹은 제6다결정 실리콘층
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 메모리 셀 영역을 늘리지 않고도 커패시터의 유효면적을 최대화할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 기술분야에 있어서는 하나의 칩상에 메모리 셀의 수를 증가시키려는 노력이 경주되고 있는데, 이와 같은 목적을 달성하기 위해 제한된 칩의 표면상에 다수의 메모리 셀이 형성되는 메모리 셀 어레이의 면적을 최소화하는 것이 중요하다.
따라서 최소면적의 측면에서 1개의 트랜지스터와 1개의 커패시터로 메모리 셀을 구성하는 DRAM(Dynamic Random Access Memory)이 잘 알려져 있다. 그러나, 상기 메모리 셀에 있어서 대부분의 면적을 차지하는 부분은 커패시터가 점유하는 면적이기 때문에, 반도체 장치가 고집적화 되어 감에 따라 상기 커패시터가 점유하는 면적을 최소화하면서도 상기 커패시터의 용량을 크게하여 정보검출을 용이하게 하고 알파입자에 의한 소프트에러를 감소시키는 것이 중요하게 된다.
상기와 같이 커패시터가 점유하는 면적을 최소화하고, 스토리지 커패시터의 용량을 최대화하기 위해, 각 메모리 셀의 스토리지 전극을 이웃하는 메모리 셀들의 영역으로 확장시킨 스프레드 스택 커패시터(Spread Stacked Capacitor ; 이하 SSC라 칭함) 셀 구조가 고안되었다. 이러한 SSC셀을 갖는 종래의 메모리 셀 구조로써 1989년에 발행된 IEDM 89의 31면 내지 34면에 개시된 것이 있다.
상기에 개시된 기술은 트랜지스터들이 형성된 반도체 기판에 각 메모리 셀의 소오스 영역들을 노출하여 커패시터의 제1전극들을 형성하되 서로 이웃하는 메모리 셀들의 영역으로 상기 제1전극들이 상호 확장된 구성으로 되어 있다. 그러나, 상기와 같은 SSC셀의 구성에 있어서는 먼저 형성되는 1차 커패시터가 후공정을 통해 형성될 2차 커패시터들 사이에서 형성되어야 하므로 충분한 커패시터의 유효면적을 확보하는데 한계가 있다. 또한 상기 2차 커패시터 형성시 비트라인과 미리 형성된 1차 커패시터등에 의하여 높은 단차가 형성되므로 공정이 매우 어렵다는 단점이 있다.
따라서 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 스택형 커패시터 셀과 트랜치형 커패시터 셀이 서로 이웃하도록 메모리 셀 어레이를 실현한 DRAM을 제공하는데 있다.
본 발명의 다른 목적은 상기한 구조의 DRAM을 효율적으로 제조할 수 있는 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 DRAM의 메모리 셀 어레이는 제1전도형의 반도체 기판상에 액티브 영역들을 한정하기 위하여 선택적으로 형성된 필드 산화막들과, 상기 액티브 영역들상에 형성된 메모리 셀들을 구비하는 반도체 장치에 있어서, 상기 메모리 셀들은 스택-트랜치 병합형 커패시터를 구비하는 1차 메모리 셀들과 스택형 커패시터를 구비하는 2차 메모리 셀들로 이루어지되, 상기 1차 및 2차 메모리 셀들의 각각은 행방향과 열방향으로 서로 이웃하여 배치되는 것을 특징으로 한다.
상기한 구조의 메모리 셀 어레이를 제조하는데 적합한 제조방법은 제1전도형의 반도체 기판상에 필드 산화막들을 성장시켜 액티브 영역들을 정의하는 제1공정과, 상기 액티브 영역들상에 메모리 셀의 구성요소인 트랜지스터들을 형성하고, 상기에서 얻어진 샘플위에 제1절연층을 형성하는 제2공정과, 상기 트랜지스터들의 각 드레인 영역과 연결되도록 비트라인들을 형성하고, 상기에서 얻어진 샘플위에 제2절연층을 형성하는 제3공정과, 스택-트렌치 병합형 커패시터를 구비하는 1차 메모리 셀들을 형성하기 위하여 소정부분의 소오스 영역들을 노출하여 제1개구를 형성하는 제4공정과, 상기 제1개구를 적용하여 반도체 기판에 트렌치를 형성하는 제5공정과, 상기 트렌치 내면과 제2절연층 위에 커패시터를 형성하고, 상기에서 얻어진 샘플위에 제3절연층을 형성하는 제6공정과, 상기 1차 메모리 셀들과 행방향 및 열방향으로 서로이웃하는 트랜지스터들의 소오스 영역들을 노출하여 제2개구를 형성하는 제7공정과, 상기 제2개구를 통하여 스택형 커패시터를 형성하는 제8공정을 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하기로 한다.
제1도는 본 발명에 의한 메모리 셀 어레이의 일부 단면도이다.
본 발명에 의한 메모리 셀 어레이는, 제1도에 나타낸 바와 같이, 스택-트렌치 병합형 커패시터(11, 12, 13)를 구비하는 메모리 셀(M1)(M3)과 스택형 커패시터(20, 21, 22)를 구비하는 메모리 셀(M2)이 서로 이웃하여 배치되도록 형성된다. 그리고, 상기 메모리 셀들에 있어서, 제1 및 제3메모리 셀(M1)(M3)의 스토리지 전극(커패시터의 제1전극 ; 11)은 이웃하는 제2메모리 셀(M2)의 영역으로 확장되고, 제2메모리 셀(M2)의 스토리지 전극(20) 역시 상기 제1 및 제3메모리 셀(M1)(M3)의 영역들로 확장된다. 상기 제1도의 단면도에 도시된 메모리 셀 어레이는 행방향으로 이웃하는 메모리 셀들을 나타내었으나, 열방향의 어레이도 행방향과 같이 스택-트렌치 병합형 커패시터를 구비하는 메모리 셀과 스택형 커패시터를 구비하는 메모리 셀이 서로 이웃하여 배치된다.
제2a도 내지 제2g도는 본 발명에 의한 메모리 셀 어레이의 제조공정을 도시한 일 실시예의 공정순서도이다.
제2a도는 반도체 기판(100)상에 트랜지스터 및 비트라인(5)의 형성공정을 도시한 것으로, 먼저 제1전도형의 반도체 기판(100)상에 선택 산화법에 의한 필드 산화막(101)을 성장시켜 액티브 영역을 정의한다. 이 액티브 영역상에 게이트 산화막을 개재시켜 트랜지스터의 게이트 전극(1)이 되는 불순물이 도우핑된 제1다결정실리콘층을 형성하고, 동시에 상기 필드 산화막(101)상의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제1전도층(4), 예컨대 불순물이 도우핑된 제1다결정실리콘층을 형성한다. 그리고 상기 게이트 전극(1) 양측의 반도체 기판 표면에 이온주입을 통해 소오스 영역(2) 및 드레인 영역(3)을 형성하고, 상술한 구조의 전체 표면상에 500Å~2000Å 정도의 제1절연층(I1), 예컨대 HTO(High Temperature Oxide)막 혹은 LTO(Low Temperature Oxide)막을 침적한다. 그 후 상기 드레인 영역(3)의 일부분을 노출하여 비트라인으로 사용되는 금속층(5)을 형성한다. 여기서, 상기 제2a도의 단면도는 제1, 제2 및 제3메모리 셀(M1)(M2)(M3)을 포함한다.
제2b도는 제2절연층(I2) 및 제1개구(OP1)의 형성공정을 도시한 것으로, 상기 제2a도 공정이후 500Å~3000Å 정도의 제2절연층(I2), 예컨대 HTO 막을 침적한다. 그리고 이 제2절연층위에 마스크 패턴을 적용하여 상기 제1 및 제3메모리 셀(M1)(M3)의 소오스 영역(2)을 노출시키는 제1개구(OP1)를 형성한다.
제2c도는 트렌치(10) 및 커패시터의 제1전극으로 사용되는 제2도전층(11)의 형성공정을 도시한 것으로, 상기 제1개구를 통하여 반도체 기판을 에칭함으로써 트렌치(10)를 형성하고, 이 트렌치(10) 내면과 상기 제2절연층(12)상에 커패시터의 제1전극으로 사용되는 200Å~3000Å 정도의 제2도전층(11), 예컨대 불순물이 도우핑된 제2다결정 실리콘층응ㄹ 침적하여 제2c도와 같은 전극 패턴을 형성한다. 여기서, 상기 트렌치(10)의 깊이는 원하는 커패시턴스 값에 따라 0.5㎛~10㎛ 정도로 조절할 수 있다.
제2d도는 유전체막(12) 및 커패시터의 제2전극으로 사용되는 제3도전층(13)의 형성공정을 도시한 것으로, 상기 제2도전층(11)위에 유전체막(12) 및 커패시터의 제2전극으로 사용되는 500Å~4000Å정도의 제3도전층(13)을 연속적으로 형성하여 스택-트렌치 병합형 커패시터를 구비한 1차 메모리 셀들(M1, M3)을 완성한다. 이때, 상기 유전체막(12)은 HTO막 혹은 LTO막과 같은 산화막구조 혹은 산화막(Oxide)/질화막(Nitride)/산화막(Oxide) 구조, 즉 ONO 구조 혹은 질화막(Nitride)/산화막(Oxide) 구조, 즉 NO 구조이다. 여기서, 상기 스택-트렌치 병합형 커패시터 대신에, 전하가 트렌치 외곽에 축적되는 아웃사이드(outside) 트렌치형 커패시터를 형성할 수도 있다.
제2e도는 제3절연층(I3)및 제2개구(OP2)의 형성 공정을 도시한 것으로, 상기 제2d도 공정이후 500Å~3000Å정도의 제3절연층(I3), 예컨대 HTO 막을 침적한 후 상기 제2메모리 셀(M2 )의 소오스 영역(2)을 노출시키는 제2개구(OP2)를 형성한다. 여기서, 상기 제3절연층은 500Å~4000Å 정도의 BPSG(Boro-Phosphorus Silicate Glass)막을 침적한 후 리플로워(reflow) 공정에 의해 평탄화시킴으로써 형성할 수도 있다.
제2f도는 커패시터의 제1전극으로 사용되는 제4도전층(20), 유전체막(21) 및 커패시터의 제2전극으로 사용되는 제5도전층(22)의 형성공정을 도시한 것으로, 먼저 상기 제2e도 공정이후 커패시터의 제1전극으로 사용되는 300Å~4000Å 정도의 제4도전층(20), 예컨대 불순물이 도우핑된 제4다결정 실리콘층을 침적하여 제2f도와 같은 전극패턴을 형성한다. 그리고, 상기 제4도전층(20)위에 유전체막(21) 및 커패시터의 제2전극으로 사용되는 500Å~4000Å정도의 제5도전층(22)을 연속적으로 형성하여 스택형 커패시터를 구비한 2차 메모리 셀(M2)을 완성한다. 이때 상기 유전체막(21)은 HTO 막 혹은 LTO 막과 같은 산화막구조 혹은 ONO 구조 혹은 NO 구조이다.
제2g도는 평탄화층(30) 및 금속전극(31)의 형성공정을 도시한 것으로, 상기 제2f도 공정이후 평탄화층(30) 예컨대 BPSG 막을 침적하여 평탄화작업을 진행한 후 금속전극(31)을 형성함으로써 스택-트렌치형 커패시터 셀과 스택형 커패시터 셀을 구비하는 DRAM을 완성한다.
제3a도 내지 제3e도는 본 발명에 의한 메모리 셀 어레이의 제조공정을 도시한 다른 실시예의 공정 순서도이다.
제3a도 이전의 공정은 상기 제2a도의 공정과 동일하다.
제3a도는 제2절연층(I2), 질화막(N) 및 제4절연층(I4)의 형성공정을 도시한 것으로, 상기 제2a도 공정이후 500Å~3000Å 정도의 제2절연층(I2), 예컨대 HTO 막, 100Å~500Å 정도의 질화막(N) 및 500Å~4000Å 정도의 제4절연층(I4), 예컨대 HTO 막을 차례로 형성한다.
제3b도는 트렌치(10), 커패시터의 제1전극으로 사용되는 제2도전층(11) 및 중간 평탄화층(32)의 형성공정을 도시한 것으로, 상기 제4절연층(I4)위에 마스크 패턴을 적용하여 상기 제1 및 제3메모리 셀(M1)(M3)의 소오스 영역(2)을 노출시키는 제1개구를 형성한다. 그리고 이 제1개구를 통하여 반도체 기판을 에칭함으로써 트렌치(10)를 형성하고, 이 트렌치(10) 내면과 상기 제4절연층(I4)상에 커패시터의 제1전극으로 사용되는 200Å~3000Å 정도의 제2도전층(11), 예컨대 불순물이 도우핑된 제2다결정 실리콘층을 침적하여 제3b도와 같은 전극패턴을 형성한다. 그리고 중간 평탄화층(32), 예컨대 SOG(Spin On Glass) 막을 침적하여 평탄화시킨다. 이때 상기 중간 평탄화층(32)으로 SOG 막과 HTO막의 적층막 혹은 HTO 막과 BPSG(Boro-Phosphorus Silicate Glass) 막의 적층막을 사용할 수도 있다. 여기서, 상기 트렌치(10)의 깊이는 원하는 커패시턴스 값에 따라 0.5㎛~10㎛ 정도로 조절할 수 있다.
제3c도는 제2개구 및 커패시터의 제1전극으로 사용되는 제4도전층(20)의 형성공정을 도시한 것으로, 상기 중간 평탄화층(32)의 형성후에 상기 제2메모리 셀(M2)의 소오스 영역(2)을 노출시키는 제2개구를 형성하고, 이 제2개구와 상기 주간 평탄화층(32)위에 커패시터의 제1전극으로 사용되는 300Å~4000Å 정도의 제4도전층(20), 예컨대 불순물이 도우핑된 제4다결정 실리콘층을 침적하여 제3c도와 같은 전극패턴을 형성한다.
제3d도는 상기 제4절연층 및 상기 중간 평탄화층의 제거공정을 도시한 것으로, 상기 질화막(N)을 식각 저지층으로 사용하여, 상기 제2도전층(11)과 제4도전층(20) 사이에 있는 제4절연층 및 중간 평탄화층을 습식식각법으로 제거함으로써, 각 메모리 셀의 제1전극 패턴의 표면적을 증가시킨다.
제3e도 유전체막(33) 및 커패시터의 제2전극으로 사용되는 제6도전층(34)의 형성공정을 도시한 것으로, 상기 제3d도 공정이후 상기 제2도전층(11)과 제4도전층(20)위에, 동시에 유전체막(33)을 형성하고, 이어서 커패시터의 제2전극으로 사용되는 500Å~5000Å 정도의 제6도전층(34), 예컨대 불순물이 도우핑된 제6다결정 실리콘층을 침적하여 1차 메모리 셀(M1,M3) 및 2차 메모리 셀(M2)를 완성한다. 이때 상기 유전체막(33)은 HTO 막 혹은 LTO 막과 같은 산화막구조 혹은 ONO 구조이다.
상기 제3e도 공정이후 평탄화층, 예컨대 BPSG 막을 침적하여 평탄화작업을 진행한 후 금속전극을 형성함으로써 스택-트렌치형 커패시터 셀과 스택형 커패시터 셀을 구비하는 DRAM을 완성한다.
이상과 같이 본 발명에 의한 커패시터는, 종래 SSC 구조에서 1차 커패시터에 해당되는 것으로 스택-트렌치 병합형(혹은 트렌치형) 커패시터를 사용하고, 2차 커패시터에 해당되는 것으로 스택형 커패시터를 사용함으로써, 상기 스택-트렌치 병합형(혹은 트렌치형)커패시터 형성시 2차 커패시터, 즉 상기 스택형 커패시터간의 간격에 제한을 받지 않고 충분한 커패시터의 유효면적을 확보할 수 있다. 또한 상기 2차 커패시터(스택형 커패시터)형성시, 상기 1차 커패시터, 즉 스택-트렌치 병합형(혹은 트렌치형) 커패시터가 종래 1차 커패시터인 스택형 커패시터보다 단차를 크게 줄여 줄 수 있어서, 공정을 쉽게 진행시킬 수 있다.
또한, 본 발명의 메모리 셀 어레이는, 상기 스택-트렌치 병합형(혹은 트렌치형) 커패시터를 구비하는 1차 메모리 셀들과, 상기 스택형 커패시터를 구비하는 2차 메모리 셀들이 행방향 및 열방향으로 서로 이웃하여 배치되도록 함으로써, 상기 트렌치를 포함하는 메모리 셀들이 서로 엇갈려 제조되기 때문에 상기 트렌치를 포함하는 메모리 셀들간의 누설전류 문제와 알파입자에 의한 소프트 에러 문제를 제거할 수 있다는 장점이 있다.
또한, 본 발명에 의한 커패시터는 제1전극으로 사용되는 도전층의 아래에 위치한 산화막 및 중간 평탄화 층을 식각함으로써 상기 도전층들의 상부 및 측면뿐만 아니라 바닥의 면적까지도 커패시터의 제1전극으로 사용하게 되어 커패시터의 유효면적을 극대화시킬 수 있다. 따라서 반도체 장치의 고집적화에 따른 커패시터의 용량감소를 구조적으로 개선할 수 있다.

Claims (17)

  1. 복수의 제1 및 제2메모리 셀로 구성되고, 상기 제1메모리 셀 각각은 반도체기판 상에 형성된 제1스위칭 트랜지스터와 상기 제1스위칭 트랜지스터에 결합된 제1커패시터를 가지고, 상기 제2메모리 셀 각각은 반도체기판 상에 형성된 제2스위칭 트랜지스터와 상기 제2스위칭 트랜지스터에 결합된 제2커패시터를 가지고, 상기 제1 및 제2메모리 셀들은 각각 복수의 열방향으로 교호로 배치되는 반도체 장치에 있어서, 상기 복수의 제1메모리 셀들의 각 제1커패시터는, 상기 기판에 부분적으로 형성된 트랜치부분과 상기 인접한 제2메모리 셀의 일부분에 오버랩되는 제1스택부분을 구비하는 제1스토리지 전극을 포함하고, 상기 복수의 제2메모리 셀들의 각 제2커패시서는, 제2스토리지 전극이 상기 인접한 제1메모리셀의 일부분에 오버랩되는 제2스택부분만을 포함하고, 상기 기판에 부분적으로 형성된 트랜치부분을 구비하지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 제1메모리 셀들과 복수의 제2메모리 셀들은 복수의 열방향 및 행방향으로 서로 교호적이고 인접하게 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 각각의 제1커패시터에서 상기 기판내에 부분적으로 형성된 상기 트렌치부분 0.5㎛~10㎛ 정도의 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1전도형의 반도체기판 상에 필드산화막들을 성장시켜 액티브영역들을 한정하는 제1공정 ; 상기 액티브영역들 상에 메모리 셀의 구성요소인 트랜지스터들을 형성하고, 결과물 전면에 제1절연층을 형성하는 제2공정 ; 상기 트랜지스터들의 각 드레인영역에 연결되는 비트라인을 형성하고, 결과물 전면에 제2절연층을 형성하는 제3공정 ; 제1메모리 셀들을 형성하기 위하여 상기 트랜지스터들에서 제1트랜지스터들의 소오스영역들을 소정부분 노출함으로써 제1개구들을 형성하는 제4공정 ; 상기 제1개구들을 이용하여 상기 반도체기판내에 트랜치들을 형성하는 제5공정 ; 상기 트랜치들의 표면 및 상기 제2절연층 상에 각각 확장되는 트랜치 커패시터 스토리지전극들을 형성하고, 결과물 전면에 제3절연층을 형성하는 제6공정 ; 상기 트랜지스터들에서, 상기 제1메모리 셀들과 열방향 및 행방향으로 이웃하게 배치되는 제2트랜지스터들의 소오스 영역들을 노출함으로써 제2개구들을 형성하는 제7공정 ; 및 상기 제2개구들의 내부 및 상기 제2절연층 위로 확장된 인접한 트렌치 커패시터 스토리지전극들의 일부분 위로 확장되는 스택 커패시터 스토리지전극을 형성하는 제8공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제3공정의 제2절연층을 형성하는 공정은, 상기 비트라인 형성이후 제1산화막, 질화막 및 제2산화막을 차례로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서, 상기 제6공정의 트랜치 커패시터 스토리지전극들을 형성하는 공정은, 상기 각각의 트랜치 표면 및 제2절연층 상에 각 트랜치 커패시터의 제1전극으로 사용되는 도전층을 침적한 다음, 결과물 전면에 중간 평탄화층을 침적하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제8공정의 스택 커패시터 스토리지전극들을 형성하는 공정은, 상기 제2개구에 의해 한정된 각 트랜치의 표면 및 상기 제2절연층 위로 확장된 인접한 트랜치 커패시터 스토리지전극들의 일부분 위로 확장되는 표면 상에, 각 스택 커패시터의 제1전극으로 사용되는 도전층을 침적하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제4항에 있어서, 상기 제1산화막 및 제2산화막 HTO 막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제6항에 있어서, 상기 중간 평탄화층은 SOG 막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제6항에 있어서, 상기 중간 평탄화층은 SOG 막과 HTO 막의 적층막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제6항에 있어서, 상기 중간 평탄화층은 HTO 막과 BPSG 막의 적층막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제6항에 있어서, 상기 제8공정후에 상기 질화막 위에 있는 제2산화막 및 중간 평탄화층을 제거하는 제9공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제2산화막 및 중간 평탄화층은 습식식각을 통해 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 제9공정이후 노출된 모든 도전층 위에 유전체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제14항에 있어서, 상기 유전체막은 상기 노출된 도전층의 표면을 따라 첫번째 산화막을 형성하는 공정과, 이 산화막 위에 질화막을 형성하는 공정과, 이 질화막 위에 두번째 산화막을 형성하는 공정을 통하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제4항에 있어서, 상기 제1, 제2 및 제3절연층은 HTO 막으로 하는 것을 특징으로 하는 것을 반도체 장치의 제조방법.
  17. 제4항에 있어서, 상기 제6공정의 제3절연층은 제1메모리 셀의 커패시터 형성 후 500Å~4,000Å정도의 BPSG 막을 침적하여 리플로워시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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