JPS61177771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61177771A JPS61177771A JP60018593A JP1859385A JPS61177771A JP S61177771 A JPS61177771 A JP S61177771A JP 60018593 A JP60018593 A JP 60018593A JP 1859385 A JP1859385 A JP 1859385A JP S61177771 A JPS61177771 A JP S61177771A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- substrate
- forming
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１トランジスタ−１キヤバシタよりなるＭＯ
８型ダイナミックメモリーの微細化に伴なう信号量の減
少を抑制しながらも、高集積化を達成することが可能な
メモリセルの製造方法に関するものである。
８型ダイナミックメモリーの微細化に伴なう信号量の減
少を抑制しながらも、高集積化を達成することが可能な
メモリセルの製造方法に関するものである。
従来の技術
従来、１トランジスター１キヤパシタよりなるＭＯ８型
ダイナミックメモリーのメモリセルは、第１０図に示す
ような構造が生なものでめった。すなわち、８ｇ１ｏ図
において、例としてＮチャンネルＭＯ８型メモリセルと
すると、αＱはＰ型シリコン単結晶基板、θＮ）は素子
間を分離するための厚い酸化膜、（２）はゲート酸化膜
、（至）はゲート電極、α４はキャパシタ電極、（ト）
はソース・ドレインのＮ＋鳳α・は所定の不純物濃度を
持ったソース・ドレイン領域（ハ）に終るＮ層であり、
その働きはゲート電極（至）の下部シリコン基板表面に
チャンネルが誘起されることにより、キャパシタ部が所
定の電位まで充電、もしくは放電されること忙よシ、信
号量として外部回路へ伝達される。従ってキャパシタ部
への充電時、放電時の信号量の差はキャパシタ部の容量
によって決定される。いわゆる”’Ｈｉｇｈ”状態と″
ＬＯＷ”状態との電位差はキャパシタ容量によって決ま
るといえる。
ダイナミックメモリーのメモリセルは、第１０図に示す
ような構造が生なものでめった。すなわち、８ｇ１ｏ図
において、例としてＮチャンネルＭＯ８型メモリセルと
すると、αＱはＰ型シリコン単結晶基板、θＮ）は素子
間を分離するための厚い酸化膜、（２）はゲート酸化膜
、（至）はゲート電極、α４はキャパシタ電極、（ト）
はソース・ドレインのＮ＋鳳α・は所定の不純物濃度を
持ったソース・ドレイン領域（ハ）に終るＮ層であり、
その働きはゲート電極（至）の下部シリコン基板表面に
チャンネルが誘起されることにより、キャパシタ部が所
定の電位まで充電、もしくは放電されること忙よシ、信
号量として外部回路へ伝達される。従ってキャパシタ部
への充電時、放電時の信号量の差はキャパシタ部の容量
によって決定される。いわゆる”’Ｈｉｇｈ”状態と″
ＬＯＷ”状態との電位差はキャパシタ容量によって決ま
るといえる。
〔発明が解決しようとする問題点〕
上記のような１トランジスター１キヤパシタ構成をもっ
たメモリセルを微細化して行く際問題となるのは、キャ
パシタ部の面積が小さくなって必要り信号の電位差を得
るためのキャパシタ容量が十分でなくなることである。
たメモリセルを微細化して行く際問題となるのは、キャ
パシタ部の面積が小さくなって必要り信号の電位差を得
るためのキャパシタ容量が十分でなくなることである。
本発明は、このような問題を解決するためになされたも
ので、メモリセルの微細化に対しても、必要で十分なキ
ャパシタ容量を確保出来るメモリセルを製造する方法を
得ることを目的とする。
ので、メモリセルの微細化に対しても、必要で十分なキ
ャパシタ容量を確保出来るメモリセルを製造する方法を
得ることを目的とする。
本発明く係る半導体装置の製造方法は、シリコン基板に
トランジスタを形成した後、このトランジスタ上にシリ
コン酸イｒ膜を成長させ、次にこのシリコン酸化膜の一
部を除去してシリコン基板のソース・ドレイン領域に溝
を加工し、この溝の内面と上記トランジスタの上部を利
用して、３層ポリ構造でコンデンサを積み上げたもので
ある。
トランジスタを形成した後、このトランジスタ上にシリ
コン酸イｒ膜を成長させ、次にこのシリコン酸化膜の一
部を除去してシリコン基板のソース・ドレイン領域に溝
を加工し、この溝の内面と上記トランジスタの上部を利
用して、３層ポリ構造でコンデンサを積み上げたもので
ある。
この発明においては、溝の内面及びトランジスタの上部
を利用してコンデンサを形成しているから、面積を拡げ
ることができ、メモリセルを微細化しても容量が小さく
なることがない。
を利用してコンデンサを形成しているから、面積を拡げ
ることができ、メモリセルを微細化しても容量が小さく
なることがない。
以下、本発明によるメモリセルの製造方法の一実施例を
、第１図から第９図に示した断面図をもとに説明する。
、第１図から第９図に示した断面図をもとに説明する。
第１図において、（１）はＰ型シリコン単結晶基板、（
２）は部分的に形成した素子間分離用の厚い酸化膜であ
る。この後、第２図に示すように、厚い酸化膜（２）以
外の部分Ｋ、ＭＯＳ）ランジスタのゲート絶縁膜及びキ
ャパシタ部の絶縁膜となるべき、厚さ１５０〜４００Ａ
の薄い酸化膜（３）を形成する。次に、ゲート絶嶽換上
にリン又は砒素を含んだ多結晶シリコン族又はモリブデ
ンやタングステンといった高融点金属或いはそのシリコ
ン化合物等の低抵抗物質で、所望のパターン釦形成し、
ゲート電極（４）とする。（第３図）こうしてゲート電
極（４）を形成した後、全面に砒素をイオン注入するこ
とによってゲート電極に対して、自己整合的にソース・
ドレイン層（５）となるべきＮ層層が形成される （第
４図） 次に１基板全面に気相成長法により３０００Ａ〜６００
０Ａ程度のシリコン酸化膜（６）を成長させ、通常の写
真製版及びエツチングによって、一部分のシリコン酸化
膜を除去して、シリコン基板・を露出させる。（第５図
）次に、第６図に示す如くシリコン基板の露出した部分
を通常の反応性イオンエツチングによりエツチング除、
去して、シリコン基板に深さ２〜６μｍ程度の溝部を形
成する。こうして溝を形成した後、第７図のように、リ
ン或いは砒素を含んだＩｔｒ２層目の多結晶シリコン膜
（７）を形成して、所望のパターンに加工する。この際
、シリコン基板に形成された溝部の内壁はシリコン基板
が露出しており、形成した多結晶シリコン膜（７）は、
この溝部の内壁及び底部で、シリコン基板と良好なオー
ミックコンタクトが得られる。次に、多結晶シリコン膜
Ｋｔまれたリン又は砒素を活性化させて抵抗を下けるた
め、約９００℃程度で熱処理を行なうことＫより、多結
晶シリコン膜の抵抗は下がると同時に、多結晶シリコン
膜から、リン又は砒素の不純物がシリコン基板へ拡散し
てＮ層層を形成し、前工程で形成していたソースドレイ
ン゛のＮ層層と絡がる。この後、！８図のように再び気
相成長法によって基板上全体に１００〜２００Ａの薄い
シリコン酸化膜を成長させてキャパシタ部の絶縁膜（８
）とする。
２）は部分的に形成した素子間分離用の厚い酸化膜であ
る。この後、第２図に示すように、厚い酸化膜（２）以
外の部分Ｋ、ＭＯＳ）ランジスタのゲート絶縁膜及びキ
ャパシタ部の絶縁膜となるべき、厚さ１５０〜４００Ａ
の薄い酸化膜（３）を形成する。次に、ゲート絶嶽換上
にリン又は砒素を含んだ多結晶シリコン族又はモリブデ
ンやタングステンといった高融点金属或いはそのシリコ
ン化合物等の低抵抗物質で、所望のパターン釦形成し、
ゲート電極（４）とする。（第３図）こうしてゲート電
極（４）を形成した後、全面に砒素をイオン注入するこ
とによってゲート電極に対して、自己整合的にソース・
ドレイン層（５）となるべきＮ層層が形成される （第
４図） 次に１基板全面に気相成長法により３０００Ａ〜６００
０Ａ程度のシリコン酸化膜（６）を成長させ、通常の写
真製版及びエツチングによって、一部分のシリコン酸化
膜を除去して、シリコン基板・を露出させる。（第５図
）次に、第６図に示す如くシリコン基板の露出した部分
を通常の反応性イオンエツチングによりエツチング除、
去して、シリコン基板に深さ２〜６μｍ程度の溝部を形
成する。こうして溝を形成した後、第７図のように、リ
ン或いは砒素を含んだＩｔｒ２層目の多結晶シリコン膜
（７）を形成して、所望のパターンに加工する。この際
、シリコン基板に形成された溝部の内壁はシリコン基板
が露出しており、形成した多結晶シリコン膜（７）は、
この溝部の内壁及び底部で、シリコン基板と良好なオー
ミックコンタクトが得られる。次に、多結晶シリコン膜
Ｋｔまれたリン又は砒素を活性化させて抵抗を下けるた
め、約９００℃程度で熱処理を行なうことＫより、多結
晶シリコン膜の抵抗は下がると同時に、多結晶シリコン
膜から、リン又は砒素の不純物がシリコン基板へ拡散し
てＮ層層を形成し、前工程で形成していたソースドレイ
ン゛のＮ層層と絡がる。この後、！８図のように再び気
相成長法によって基板上全体に１００〜２００Ａの薄い
シリコン酸化膜を成長させてキャパシタ部の絶縁膜（８
）とする。
この後、第９図のように第３層目のリン又は砒素を含ん
だ多結晶シリコン族をそのＭが、第８図での溝の幅ｔの
Ａ以上になるように形成して、キャパシタ部の片側の電
極（９）とすることによって、１トランジスター１キヤ
パシタのメモリセルが完成する。後は通常のシリコン集
積回路の製造方法に従って、最終の表面保護膜の形成ま
で行なうことによってＭＯ８型ダイナミックメモリーが
出来上がる。
だ多結晶シリコン族をそのＭが、第８図での溝の幅ｔの
Ａ以上になるように形成して、キャパシタ部の片側の電
極（９）とすることによって、１トランジスター１キヤ
パシタのメモリセルが完成する。後は通常のシリコン集
積回路の製造方法に従って、最終の表面保護膜の形成ま
で行なうことによってＭＯ８型ダイナミックメモリーが
出来上がる。
以上の説明かられかるように１この発明によれば、シリ
コン基板に溝を加工し、この溝の内面とトランジスタの
上部を利用して、６層ポリ構造でコンデンサを積み上げ
たから、面積を拡げることができ、メモリセルを微細化
しても容量が小さくならず、高集積度のメモリを得るこ
とができる。
コン基板に溝を加工し、この溝の内面とトランジスタの
上部を利用して、６層ポリ構造でコンデンサを積み上げ
たから、面積を拡げることができ、メモリセルを微細化
しても容量が小さくならず、高集積度のメモリを得るこ
とができる。
第１図、第２図、第５図、第４図、第５図、第６図、第
７図、第８図及び第９図は本発明によるメモリセルの製
造工程順序を示す断面図、第１０図は従来の構造をもっ
たメモリセルの断面図であるＯ 図中、（１）はシリコン基板、（２）は素子間分離用酸
化膜、（３）はゲート絶縁膜、（４）はゲート電極、（
５）はソース・ドレイン層、（６）はシリコン酸イヒＩ
ＩＩ、（７）は第２層目の多結晶シリコン膜、（８）は
キャパシタ部の絶縁＆、（９）は第３層目の多結晶シリ
コン族〇なお、図中、同一符号は同−又は成当部分を示
す。 代理人 弁理士 木 村 三 朗 第１図 第３図 第４ｒＡ
７図、第８図及び第９図は本発明によるメモリセルの製
造工程順序を示す断面図、第１０図は従来の構造をもっ
たメモリセルの断面図であるＯ 図中、（１）はシリコン基板、（２）は素子間分離用酸
化膜、（３）はゲート絶縁膜、（４）はゲート電極、（
５）はソース・ドレイン層、（６）はシリコン酸イヒＩ
ＩＩ、（７）は第２層目の多結晶シリコン膜、（８）は
キャパシタ部の絶縁＆、（９）は第３層目の多結晶シリ
コン族〇なお、図中、同一符号は同−又は成当部分を示
す。 代理人 弁理士 木 村 三 朗 第１図 第３図 第４ｒＡ
Claims (1)
- シリコン単結晶基板上に、部分的に厚い酸化膜を形成
する第１工程と、前記厚い酸化膜以外のシリコン単結晶
領域に、薄いゲート酸化膜を形成する第２工程と、前記
薄いゲート酸化膜上にリン又はボロンを含んだ多結晶シ
リコン或いは、モリブデン又はタングステン等の高融点
金属やそのシリコン化合物よりなるゲート電極を、所望
のパターンに形成する第３工程と、前記ゲート電極をマ
スクとして、リン又は砒素をイオン注入してソースドレ
イン領域を形成する第４工程と、前記半導体基板上全体
に気相成長法により、シリコン酸化膜又はリンを含んだ
シリコン酸化膜を形成して、前記ソース・ドレイン領域
上の一部において当該シリコン酸化膜をエッチング除去
してシリコン基板表面を露出させる第５工程と、前記シ
リコン酸化膜又はシリコン酸化膜上のフォトレジストを
マスクとして前記露出した部分のシリコン基板をエッチ
ングし、シリコン基板に溝部を形成する第６工程と、前
記基板上にリン又は砒素を含んだ多結晶シリコン層を形
成し、所望のパターンに加工する第７工程と、前記第７
工程でを終了した基板上に気相成長法で、薄いシリコン
酸化膜を形成する第８工程と、前記第８工程を終了した
基板上に第３層目のリン又は砒素を含んだ多結晶シリコ
ン膜を形成し、前記第６工程で形成した溝部を埋め込む
第９工程とからなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018593A JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018593A JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177771A true JPS61177771A (ja) | 1986-08-09 |
| JPH0370904B2 JPH0370904B2 (ja) | 1991-11-11 |
Family
ID=11975933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018593A Granted JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177771A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
| JPH02116160A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
| FR2665982A1 (fr) * | 1990-08-14 | 1992-02-21 | Samsung Electronics Co Ltd | Dispositif de memoire a semi-conducteur a haut degre d'integration et procede de fabrication d'un tel dispositif. |
-
1985
- 1985-02-04 JP JP60018593A patent/JPS61177771A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02116160A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
| FR2665982A1 (fr) * | 1990-08-14 | 1992-02-21 | Samsung Electronics Co Ltd | Dispositif de memoire a semi-conducteur a haut degre d'integration et procede de fabrication d'un tel dispositif. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370904B2 (ja) | 1991-11-11 |
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