FR2665982A1 - Dispositif de memoire a semi-conducteur a haut degre d'integration et procede de fabrication d'un tel dispositif. - Google Patents
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Abstract
L'invention concerne un dispositif de mémoire à haute intégration, comprenant une multiplicité de cellules de mémoires (M1-M3), constitué en disposant en alternance une cellule à condensateur du type en empilement et une cellule à condensateur du type tranchée-empilement à la fois dans des directions de lignes et de colonnes. Selon l'invention, chaque électrode de stockage (11) du condensateur d'une cellule est prolongée pour chevaucher l'électrode de stockage (11) du condensateur de la cellule voisine. Le condensateur du type tranchée-empilement est formé dans le substrat de manière à augmenter la capacité de stockage, ce qui permet d'augmenter également celle du condensateur du type en empilement en prolongeant son électrode de stockage. La disposition alternée du condensateur du type tranchée-empilement et du condensateur du type empilement, permet de résoudre les problèmes de recouvrement, réduire les fuites de courant entre cellules, et minimiser les erreurs dues aux particules alpha.
Description
"Dispositif de mémoire à semi-conducteur à haut decré d'intégration, et
procédé de fabrication d'un tel dispositif" La présente invention concerne un dispositif de mémoire à semi-conducteur, et son procédé de fabrication, et plus particulièrement une mémoire hautement intégrée, et un procédé de fabrication optimisé afin que la surface efficace des condensateurs soit maximale sans augmentation de la surface des
cellules de mémoire.
Dans le domaine de la technique des mémoires à semi-conducteurs, la concurrence entraîne de grands efforts pour accroître le nombre de cellules de mémoire sur une seule puce A cette f in, il est important de diminuer l'aire des tableaux de cellules formés de la pluralité de cellules de mémoire entrant à l'intérieur
de la surface réduite d'une puce.
Dans la course à l'aire minimale par cellule de mémoire, la technique des mémoires vives dynamiques dans lesquelles chaque cellule comporte un seul
transistor et un seul condensateur est bien connue.
Comme dans une telle cellule de mémoire, le condensateur occupe une grande surface, le point
crucial pour le développement de mémoires en semi-
conducteur hautement intégrées, consiste à accroître la capacité du condensateur tout en réduisant la fraction de la surface de semiconducteur occupée par ce condensateur, tout en facilitant la lecture de l'information, et en diminuant les erreurs erratiques
causées par les rayonnements alpha.
Pour réduire l'aire occupée par le condensateur de mémorisation, et augmenter sa capacité, une structure de cellule à condensateur en empilement étalé (nommé ci-après SSC) dans laquelle l'électrode de stockage de chaque cellule de mémoire s'étend jusque sur la cellule de mémoire voisine, a été proposée Une telle cellule de mémoire conventionnelle à structure
SSC été décrite pages 31 à 34 de IEDM 89.
Dans la technique antérieure mentionnée ci-
dessus, des premières électrodes de condensateur sont formées de manière à s'étendre vers la surface des cellules de mémoire voisines, en exposant la région de source de chaque cellule de mémoire sur un substrat de silicium semi-conducteur dans lequel sont formés des transistors Une mémoire vive dynamique de 64 Mbits peut être réalisée selon la structure à cellules SSC ci-dessus mentionnée Néanmoins, il existe une limitation à l'obtention d'une surface de stockage suffisante pour les condensateurs nécessaires dans une mémoire vive dynamique de 256 Mbit, parce qu'un premier condensateur doit être formé entre des seconds condensateurs qui sont formés ensuite Comme la taille de chaque condensateur des premières cellules de mémoire est restreinte par chaque condensateur des secondes cellules de mémoire, les extensions des condensateurs des secondes cellules de mémoire qui se prolongent à droite et à gauche doivent être restreintes pour conserver les proportions avec la taille des condensateurs des premières cellules de mémoire Ainsi, chaque condensateur des secondes cellules de mémoire ne peut être pleinement étendu vers le condensateur des premières cellules de mémoire adjacentes de manière à chevaucher sur le maximum de surface ces premières cellules de mémoire, et la taille de chaque condensateur des premières cellules de mémoire doit être agrandie pour maintenir un équilibre entre ces condensateurs et ceux des secondes cellules
-de mémoire, et aussi pour étaler pleinement chaque=-
condensateur des secondes cellules de mémoire jusqu'au condensateur des premières cellules de mémoire ajacentes Néanmoins, dans la structure SSC connue, comme la taille de chaque condensateur des premières cellules de mémoire est limitée par chaque condensateur des secondes cellules de mémoire, cela est insuffisant pour obtenir les surfaces de condensateur requises pour les mémoires vives dynamiques de 256 Mbits, dont les cellules de mémoire sont plus petites que celles des
mémoires vives dynamiques de 64 Mbits.
Pour les raisons exposées plus haut, un objet de la présente invention est de fournir une mémoire vive dynamique o, pour résoudre les problèmes des techniques antérieures exposés plus haut, le tableau de cellules de mémoire est formé en disposant alternativement une cellule à condensateur de type empilement et une cellule à condensateur de type
combiné empilement-tranchée, adjacentes entre elles.
Un autre objet de la présente invention est de fournir un procédé de fabrication efficace pour fabriquer des mémoires vives dynamiques ayant la
structure ci-dessus mentionnée.
A cet effet, l'invention concerne un dispositif de mémoire à haut degré d'intégration comprenant une multiplicité de cellules de mémoire, dont chacune comporte un transistor de commutation formé sur un substrat semi-conducteur, et un condensateur du type en empilement, empilé sur ledit transistor de commutation, une électrode de stockage de chaque condensateur du type en empilement de premières cellules de mémoire parmi lesdites cellules de mémoire étant prolongée vers des aires destinées à des secondes cellules de mémoire immédiatement adjacentes aux premières, et une électrode de stockage de chaque condensateur du type en empilement desdites secondes cellules de mémoire étant prolongée vers les aires destinées aux premières cellules de mémoire immédiatement adjacentes, de telle sorte que les électrodes de stockage prolongées des secondes cellules de mémoire adjacentes aux premières soient en recouvrement partiel avec les électrodes de stockage prolongées des premières cellules de mémoire, caractérisé en ce que chaque condensateur desdites premières cellules de mémoire comprend ledit condensateur du type en empilement et un condensateur du type en tranchée dans une région de source dudit
transistor de commutation et dans ledit substrat semi-
conducteur De la sorte, selon une caractéristique avantageuse de l'invention, les respectivement premières et secondes cellules de mémoire sont disposées alternées et adjacentes dans la direction des
lignes et dans la direction des colonnes.
L'invention concerne également un procédé de fabrication d'un dispositif de mémoire à haut degré d'intégration, caractérisé en ce qu'il comprend dans cet ordre les étapes consistant à définir des régions actives, par croissance
de couches d'oxyde de trame sur un substrat semi-
conducteur d'un premier type de conductivité; former des transistors, qui sont des éléments de cellule de mémoire, sur lesdites régions actives, et former une première couche isolante sur la structure résultante; former des lignes de bits pour connecter les régions respectives de drain desdits transistors, et former une seconde couche isolante sur la structure résultante; pratiquer des premières ouvertures en exposant des portions prédéterminées des régions de source, en vue de former des premières cellules de
mémoire ayant un condensateur du type combiné tranchée-
empilement; pratiquer des tranchées dans le substrat semi-conducteur, en utilisant les premières ouvertures; former des condensateurs à la fois sur la surface desdites tranchées, et sur la seconde couche isolante, et former une troisième couche isolante sur la structure résultante; pratiquer des secondes ouvertures en vue d'exposer les régions de source des transistors immédiatement voisins desdites premières cellules de mémoire, à la fois dans des directions en ligne et en colonne; et former des condensateurs de type en
empilement, à travers les secondes ouvertures.
D'autres caractéristiques et avantages de
l'invention ressortiront de la description qui va
suivre de formes et de modes de réalisation de l'invention donnés à titre d'exemples non limitatifs en référence aux dessins annexés dans lesquels: la figure 1 est une coupe partielle d'une cellule de mémoire selon la présente invention; les figures 2 A à 2 G illustrent des phases de fabrication d'un tableau de cellules de mémoire selon la présente invention; et les figures 3 A à 3 E illustrent des variantes de fabrication d'un tableau de cellules de
mémoire selon la présente invention.
Dans le tableau de cellules de mémoire selon la présente invention, comme on le voit sur la figure 1, des cellules de mémoire Ml et M 3 comprenant des condensateurs du type combiné tranchée-empilement 11, 12, 13, sont disposées alternées et adjacentes avec une cellule de mémoire M 2, ayant un condensateur de type en empilement 20, 21, 22 Dans les cellules de mémoire, des électrodes de stockage 1 l (premières électrodes des condensateurs) des première et troisième cellules de mémoire Ml et M 3 sont prolongées vers la zone de la seconde cellule de mémoire adjacente, tandis qu'une électrode de stockage 20 de la seconde cellule de mémoire M 2 est prolongée vers les zones des première et troisième cellules de mémoire M 1-M 3 Bien que la figure 1 ne montre la disposition du tableau de cellules de mémoire qu'avec des cellules de mémoire adjacentes l'une à l'autre dans la direction des rangées, le tableau comporte également dans la direction des colonnes, des cellules de mémoire ayant un condensateur du type combiné tranchée-empilement, et des cellules de mémoire ayant un condensateur du type en empilement,
disposées adjacentes.
Les figures 2 A à 2 G illustrent des phases de fabrication d'un tableau de cellules de mémoire selon
la présente invention.
La figure 2 A illustre le processus pour former des transistors et des lignes de bits 5 sur un substrat semi-conducteur 100, dans lequel les régions actives sont d'abord définies en faisant croître des
couches d'oxyde de trame 101 dans un substrat semi-
conducteur 100 d'un premier type de conductivité, par oxydation sélective Des premières couches de silicium polycristallin dopé par une impureté, qui doivent devenir des électrodes de grille 1, sont formées dans les régions actives, en interposant des couches d'oxyde de grille; en même temps, des premières couches conductrices 4 pour les transistors, par exemple des premières couches de silicium polycristallin dopé, sont formées sur chacune de portions prédéterminées des couches d'oxyde de trame 101, en sorte qu'elles soient connectées aux électrodes de grille des cellules de mémoire adjacentes aux couches d'oxyde de trame Des régions de source 2 et des régions de drain 3 sont formées de chaque côté des électrodes de grille 1 à la surface du substrat semiconducteur par implantation ionique; ensuite, une première couche isolante Il, par exemple de type Oxyde Haute Température connue dans la technique sous le nom de couche HTO, ou de type Oxyde Basse Température connue dans la technique sous le nom de couche LTO, ayant une épaisseur de 50 à 200 nm, est formée sur la totalité de la surface de la structure décrite plus haut Après quoi, des couches de métal 5, servant de lignes de bits, sont formées après
exposition de certaines portions des régions de drain.
Ici, la structure de la figure 2 A inclut les première,
seconde et troisième cellules de mémoire Mi, M 2, M 3.
La figure 2 B illustre le processus de formation d'une seconde couche isolante I 2 et de premières ouvertures OP 1, selon lequel, après le processus montré sur la figure 2 A, la seconde couche isolante I 2, qui a une épaisseur de 50 à 300 nm, par exemple une couche HTO, est déposée, et, grâce à un masque sur cette seconde couche isolante, des premières ouvertures O Pl sont pratiquées pour exposer les régions de source 2 de la première et de la troisième cellules
de mémoire Ml, M 3.
La figure 2 C illustre le processus de formation des tranchées 10 et de secondes couches conductrices 11 dont la fonction est de servir de première électrode aux condensateurs A travers les premières ouvertures OP 1, le substrat semi-conducteur est attaqué pour former les tranchées 10 Puis les secondes couches conductrices 11, dont la fonction est de servir de première électrode aux condensateurs, par exemple sous la forme de couches en silicium polycristallin dopé par une seconde impureté, avec une épaisseur d'environ 20 nm à 300 nm, sont déposées aussi bien sur les parois des tranchées 10 que sur les secondes couches isolantes I 2, ce qui constitue ainsi -le dessin d'électrodes montré sur la figure 2 C Ici, la profondeur des tranchées peut être ajustée dans l'intervalle d'environ 500 nm à 10 000 nm, selon la
valeur désirée pour la capacité.
La figure 2 D illustre le processus de formation de films diélectriques 12 et de troisièmes couches conductrices 13, qui servent de deuxième électrode aux condensateurs Les films diélectriques 12 et les troisièmes couches conductrices 13, avec une épaisseur d'environ 50 à 400 nm, sont formées successivement, ce qui achève les premières cellules de mémoire Ml et M 3 respectivement, qui sont munies de condensateurs du type combiné tranchée-empilement Ici, le film diélectrique 12 a soit une structure à couche d'oxyde, comme une couche HTO ou LTO, ou une structure composite, Nitrure-Oxyde ou Oxyde-Nitrure-Oxyde que l'on désignera par NO et ONO respectivement En alternative, au lieu de former un condensateur de type combiné tranchée-empilement, on peut former un condensateur du type en tranchée externe dans lequel la charge est stockée dans la région extérieure de la
tranchée dans le substrat semi-conducteur.
La figure 2 E illustre le processus de formation de troisièmes couches isolantes 13 et de secondes ouvertures OP 2 Après le processus montré sur la figure 2 D, on dépose la troisième couche isolante I 3, d'une épaisseur d'environ 50 à 300 nm, par exemple une couche HTO Puis on pratique la seconde ouverture OP 2 pour exposer la région de source 2 de la seconde cellule de mémoire M 2 Ici, après le dépôt d'une couche de verre au boro-phospho-silicate connu dans la technique sous le nom de BSPG, d'une épaisseur d'environ 50 à 400 nm, la troisième couche isolante peut être formée par planarisation par un procédé de refusion. La figure 2 F illustre le processus de formation d'une quatrième couche conductrice 20 qui doit servir de première électrode, d'un film diélectrique 21, et d'une cinquième couche conductrice 22 qui doit servir de seconde électrode au condensateur Après le processus montré sur la figure 2 E, on dépose la quatrième couche conductrice 20, d'une épaisseur d'environ 30 à 400 nm, qui doit servir de première électrode au condensateur, et peut consister par exemple en une quatrième couche de silicium polycristallin dopé, pour former un dessin d'électrodes comme montré sur la figure 2 F Ensuite, le film diélectrique 21 et la cinquième couche conductrice 22 d'une épaisseur d'environ 50 à 400 nm, et à usage de seconde électrode de condensateur, sont successivement déposés sur la quatrième couche conductrice 20, ce qui achève la fabrication des secondes cellules de mémoire
M 2, dont le condensateur est du type en empilement.
Ici, le film diélectrique 21 peut avoir une structure de couche d'oxyde HTO ou LTO, ou une structure
composite à nitrure NO ou ONO.
La figure 2 G illustre le processus de formation d'une couche d'aplanissement 30 et d'électrodes de métal 31, o après le processus montré sur la figure 2 F, est déposé la couche d'aplanissement
, par exemple une couche d'un verre au boro-phospho-
silicate Après quoi, on dépose les électrodes de métal 31, ce qui achève la fabrication de la mémoire dynamique, qui contient à la fois des cellules à condensateur du type tranchée-empilement, et des
cellules à condensateur du type en empilement.
Les figures 3 A à 3 E montrent un autre procédé de fabrication d'un tableau de cellules de mémoire
selon la présente invention.
Le processus qui précède la figure 3 A est identique à celui décrit en relation avec la figure 2 A,
et sa description n'est donc pas répétée.
La figure 3 A illustre le processus pour former une seconde couche isolante I 2, une couche de nitrure N et une quatrième couche isolante I 4 Après les opérations montrées sur la figure 2 A, on dépose successivement une seconde couche isolante I 2, d'une épaisseur d'environ 50 à 300 nm, par exemple une couche HTO, la couche de nitrure N, d'une épaisseur d'environ à 50 nm, et la quatrième couche isolante I 4, d'une épaisseur d'environ 50 à 400 nm, par exemple une couche HTO. La figure 3 B illustre le processus pour former les secondes couches conductrices il qui serviront ensuite de première électrode aux condensateurs, et une couche intermédiaire d'aplanissement 32, dans lequel, par application d'un masque sur la quatrième couche isolante I 4, des premières ouvertures sont pratiquées pour exposer des régions de source 2 des première et troisième cellules de mémoire Ml, M 3; puis le substrat semi- conducteur est attaqué pour former les tranchées 10 à travers ces premières ouvertures, et on dépose les secondes couches conductrices 11, d'une épaisseur d'environ 20 à 300 nm et constituées par exemple de couches en silicium polycristallin dopé, qui servent de première électrode aux condensateurs, pour former le dessin d'électrodes montré sur la figure 3 B On dépose ensuite une couche intermédiaire d'aplanissement 32 par exemple une couche connue dans la technique sous le nom de SOG Durant ce processus, la couche intermédiaire d'aplanissement 32 peut être formée d'une couche empilée, par une couche SOG et une couche HTO, ou par une couche de verre au boro-phosphosilicate Ici, la profondeur de la tranchée 10 peut être réglée dans l'intervalle d'environ 500 nm à 10 000 nm, pour obtenir la valeur de
capacité désirée.
La figure 3 C illustre le processus pour former une seconde ouverture et une quatrième couche conductrice 20 qui formera une première électrode de condensateur Après formation de la couche d'aplanissement 32, la seconde ouverture est pratiquée ill pour exposer la région de source 2 de la seconde cellule de mémoire M 2 Ensuite, la quatrième couche conductrice 20, d'une épaisseur d'environ 30 nm à 400 nm, qui fait fonction de première électrode pour le condensateur, et qui est par exemple une quatrième couche de silicium polycristallin dopé, est déposée à la fois sur la surface de la seconde ouverture, et sur la couche d'aplanissement 32, de manière à former ainsi la disposition d'électrodes montrée sur la figure 3 C. La figure 3 D illustre le processus pour enlever la quatrième couche isolante I 4 et la couche d'aplanissement 32, processus dans lequel, en utilisant la couche de nitrure N comme protection limitant l'attaque chimique, on supprime, en les attaquant par voie humide, la quatrième couche isolante I 4 et la couche d'aplanissement 32, qui étaient disposées entre la deuxième couche conductrice 11 et la quatrième couche conductrice 20, ce qui accroît la surface de la
première électrode de chaque cellule de mémoire.
La figure 3 E illustre le processus pour former un film diéletrique 33 et une sixième couche conductrice 34 servant de seconde électrode aux condensateurs Après le processus montré sur la figure 3 D, on dépose le film diélectrique 33 simultanément sur la seconde couche conductrice 11 et sur la quatrième couche conductrice 20 Après quoi, on dépose une sixième couche conductrice 34 servant de seconde électrode aux condensateurs, d'une épaisseur d'environ à 500 nm, qui peut être par exemple une sixième couche de silicium polycristallin dopé, ce qui complète les premières cellules de mémoire Mi, M 3 et les secondes cellules de mémoire M 2 Ici, le film diélectrique 33 est soit de structure à couche d'oxyde,
soit de structure ONO, telle qu'une couche HTO ou LTO.
Après accomplissement du processus illustré sur la figure 3 E, on dépose la couche d'aplanissement,
par exemple une couche d'un verre au boro-phospho-
silicate Puis on dépose les électrodes métalliques.
Ainsi le dispositif de mémoire vive dynamique est achevé, avec ses cellules à condensateur en tranchée, et ses cellules à condensateur en empilement. Le condensateur selon la présente invention décrit ci- dessus utilise donc un condensateur du type combiné tranchée-empilement comme premier condensateur de la structure SSC connue, et un condensateur du type empilement comme second condensateur de la structure SSC connue Ainsi, par la fabrication des condensateurs du type combiné tranchée-empilement (ou du type en tranchée), on peut obtenir une surface de stockage suffisante pour chaque condensateur, sans être excessivement pénalisé par la distance entre les seconds condensateurs, qui sont eux du type à empilement De plus, durant la fabrication du second condensateur (type en empilement), le premier condensateur (celui du type tranchée-empilement ou du type tranchée) peut sensiblement réduire les problèmes de recouvrement, comparé à ce qui se passerait avec un premier condensateur conventionnel, c'est à dire du type en empilement, ce qui permet que les procédés
puissent aisément être menés à bien.
Egalement, dans le tableau de cellules de mémoire de la présente invention, comme les premières cellules de mémoire ayant des condensateurs du type combiné tranchée-empilement (ou du type tranchée) et les secondes cellules de mémoire ayant les condensateurs du type empilement, sont disposées adjacentes à la fois dans la direction des rangées et dans celle des colonnes, les cellules de mémoire ayant les tranchées sont alternées Il en résulte de manière avantageuse un courant de fuites moins important entre les cellules de mémoire du type tranchée, et les erreurs erratiques dues aux particules alpha peuvent
être évitées.
De plus, en attaquant la couche d'oxyde et la couche intermédiaire d'aplanissement sous la couche conductrice servant de première électrode au condensateur de la seconde forme de réalisation, les surfaces de la portion supérieure, la portion latérale, aussi bien que la portion du fond de la couche conductrice sont utilisées comme première électrode de condensateur, de sorte que la surface de stockage du condensateur est maximale Ainsi, on peut remédier aux effets de la diminution de capacité qui aurait pu être provoquée par l'accroissement de la densité du
dispositif de mémoire à semi-conducteur.
Bien entendu, l'invention n'est pas limitée aux formes et aux modes de réalisation ci-dessus décrits et représentés, et on pourra en prévoir d'autres formes et d'autres modes sans sortir de son cadre.
Claims (14)
1 Dispositif de mémoire à haut degré d'intégration comprenant une multiplicité de cellules de mémoire (Ml-M 3), dont chacune comporte un transistor de commutation ( 1,2,3) formé sur un substrat semi- conducteur ( 100), et un condensateur du type en empilement, empilé sur ledit transistor de commutation ( 1,2,3), une électrode de stockage ( 11) de chaque condensateur du type en empilement de premières cellules de mémoire (Ml,M 3) parmi lesdites cellules de mémoire (Ml-M 3) étant prolongée vers des aires destinées à des secondes cellules de mémoire (M 2) immédiatement adjacentes aux premières, et une électrode de stockage ( 11) de chaque condensateur du type en empilement desdites secondes cellules de mémoire (M 2) étant prolongée vers les aires destinées aux premières cellules de mémoire (Ml,M 3) immédiatement adjacentes, de telle sorte que les électrodes de stockage ( 11) prolongées des secondes cellules de mémoire (M 2) adjacentes aux premières (Ml,M 3) soient en recouvrement partiel avec les électrodes de stockage prolongées des premières cellules de mémoire (Ml,M 3), caractérisé en ce que chaque condensateur desdites premières cellules de mémoire comprend ledit condensateur du type en empilement et un condensateur du type en tranchée dans une région de source ( 2) dudit transistor de commutation ( 1,2,3) et dans ledit
substrat semi-conducteur ( 100).
2 Dispositif de mémoire selon la revendication 1, caractérisé en ce que lesdites premières cellules de mémoire (Ml, M 3) et lesdites secondes cellules de mémoire (M 2) sont disposées alternées et voisines l'une de l'autre, à la fois dans une direction en ligne et dans une direction en
colonne.
3 Dispositif de mémoire selon la revendication 2, caractérisé en ce que ledit condensateur du type en tranchée est du type en
tranchée externe.
4 Dispositif de mémoire selon la revendication 3, caractérisé en ce que la profondeur desdites tranchées est dans l'intervalle approximatif
de 500 nm à 10 000 nm.
Procédé de fabrication d'un dispositif de mémoire à haut degré d'intégration, caractérisé en ce qu'il comprend dans cet ordre les étapes consistant à définir des régions actives, par croissance
de couches d'oxyde de trame ( 101) sur un substrat semi-
conducteur ( 100) d'un premier type de conductivité; former des transistors ( 1,2,3), qui sont des éléments de cellule de mémoire, sur lesdites régions actives, et former une première couche isolante (Il) sur la structure résultante; former des lignes de bits ( 5) pour connecter des régions respectives de drain ( 3) desdits transistors ( 1,2,3), et former une seconde couche isolante (I 2) sur la structure résultante; pratiquer des premières ouvertures (OP 1) en exposant des portions prédéterminées de régions de source ( 2), en vue de former des premières cellules de mémoire (Ml,M 3) ayant un condensateur du type combiné tranchée-empilement; pratiquer des tranchées ( 10) dans le substrat semi-conducteur ( 100), en utilisant les premières ouvertures (OP 1); former des condensateurs ( 11,12, 13) à la fois sur la surface desdites tranchées ( 10), et sur la seconde couche isolante (I 2), et former une troisième couche isolante (I 3) sur la structure résultante; pratiquer des secondes ouvertures (OP 2) en vue d'exposer les régions de source ( 2) des transistors ( 1,2,3) immédiatement voisins desdites premières cellules de mémoire (Ml-M 3), à la fois dans des directions en ligne et en colonne; et former des condensateurs de type en empilement ( 20,21,22), à travers les secondes
ouvertures (OP 2).
6 Procédé de fabrication d'un dispositif de mémoire selon la revendication 5, caractérisé en ce que lesdites étapes de formation de la seconde couche isolante (I 2) après formation desdites lignes de bits ( 5), comprend les sous-étapes successives consistant à former une première couche d'oxyde (I 2), une couche de
nitrure (N), et une seconde couche d'oxyde (I 4).
7 Procédé de fabrication d'un dispositif de mémoire selon la revendication 5, caractérisé en ce que ladite étape de formation de condensateurs ( 11,12,13) et de la troisième couche isolante ( 13) consiste à former une couche conductrice, servant de première électrode ( 11) d'un condensateur ( 11,12,13), à la fois sur la surface desdites tranchées ( 10) et sur ladite seconde couche d'oxyde (I 4), et ensuite à déposer une couche intermédiaire d'aplanissement ( 32) sur la
structure résultante.
8 Procédé de fabrication d'un dispositif de mémoire selon la revendication 7, caractérisé en ce que ladite étape de formation des condensateurs du type en empilement ( 20,21,22) consiste à former une couche conductrice servant de première électrode ( 20) de condensateur du type en empilement ( 20,21,22) à travers
la seconde ouverture (OP 2).
9 Procédé de fabrication d'un dispositif de mémoire selon la revendication 5, caractérisé en ce que ladite première couche d'oxyde (I 2) et ladite seconde couche d'oxyde (I 4) sont des couches du type oxyde
haute température.
Procédé de fabrication d'un dispositif de mémoire selon la revendication 7, caractérisé en ce que ladite couche intermédiaire d'aplanissement ( 32) est
une couche du type SOG.
il Procédé de fabrication d'un dispositif de mémoire selon la revendication 7, caractérisé en ce que ladite couche intermédiaire d'aplanissement ( 32) est une couche empilée composée d'une couche du type SOG et
d'une couche du type oxyde haute température.
12 Procédé de fabrication d'un dispositif de mémoire selon la revendication 7, caractérisé en ce que ladite couche intermédiaire d'aplanissement ( 32) est une couche empilée composée d'une couche du type oxyde haute température et d'une couche du type verre au
boro-phospho-silicate.
13 Procédé de fabrication d'un dispositif de mémoire selon la revendication 7, caractérisé en ce qu'après ladite étape de formation des condensateurs ( 11,12,13) et des troisièmes couches isolantes (I 3), ladite seconde couche d'oxyde (I 4) et ladite couche d'aplanissement ( 32) sur ladite couche de nitrure (N)
sont enlevées.
14 Procédé de fabrication d'un dispositif de mémoire selon la revendication 13, caractérisé en ce que ladite seconde couche d'oxyde (I 4) et ladite couche d'aplanissement ( 32) sont enlevées par une attaque en
milieu humide.
Procédé de fabrication d'un dispositif de mémoire selon la revendication 13, caractérisé en ce qu'après l'attaque de ladite couche d'oxyde (I 4) et de ladite couche d'-aplanissement ( 32), des films diélectriques ( 21) sont formés simultanément sur la totalité de la surface exposée desdites couches
conductrices ( 10,20).
16 Procédé de fabrication d'un dispositif de mémoire selon la revendication 15, caractérisé en ce que ledit film diélectrique ( 21) est constitué par les étapes de formation d'une première couche d'oxyde sur ladite surface de la couche conductrice exposée, formation d'une couche de nitrure sur ladite première couche d'oxyde, et formation d'une seconde couche
d'oxyde ( 14) sur ladite couche de nitrure (N).
17 Procédé de fabrication d'un dispositif de mémoire selon la revendication 5, caractérisé en ce que lesdites première, seconde, et troisième couches isolantes (Il), (I 2), (I 3), sont des couches du type
oxyde haute température.
18 Procédé de fabrication d'un dispositif de mémoire selon la revendication 5, caractérisé en ce que ladite troisième couche isolante (I 3) est formée par
dépôt puis refusion d'une couche du type verre au boro-
phospho-silicate ayant une épaisseur d'environ 50 ni à 400 nm, après l'étape de formation du condensateur
( 11,12,13) de la première cellule de mémoire (Ml,M 3).
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|---|---|---|---|---|
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| KR100285823B1 (ko) * | 1992-08-10 | 2001-04-16 | 칼 하인쯔 호르닝어 | 디램 셀 장치 |
| US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
| US6150211A (en) * | 1996-12-11 | 2000-11-21 | Micron Technology, Inc. | Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry |
| US6020609A (en) * | 1997-10-31 | 2000-02-01 | Texas Instruments - Acer Incorporated | DRAM cell with a rugged stacked trench (RST) capacitor |
| US5942777A (en) * | 1998-05-05 | 1999-08-24 | Sun Microsystems, Inc. | Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| KR20040009383A (ko) * | 2002-07-23 | 2004-01-31 | 삼성전자주식회사 | 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법 |
| CN1324671C (zh) * | 2002-09-06 | 2007-07-04 | 旺宏电子股份有限公司 | 波浪状电容器及其制造方法 |
| DE102004043857B3 (de) * | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes |
| KR101128982B1 (ko) * | 2008-03-21 | 2012-03-23 | 주식회사 하이닉스반도체 | 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치 |
| JP3197990U (ja) * | 2015-03-31 | 2015-06-11 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
| US11152383B2 (en) * | 2020-03-03 | 2021-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory (NVM) cell structure to increase reliability |
| US11387242B2 (en) | 2020-03-03 | 2022-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory (NVM) cell structure to increase reliability |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177771A (ja) * | 1985-02-04 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63239969A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| JPH01290256A (ja) * | 1988-05-18 | 1989-11-22 | Fujitsu Ltd | ダイナミック型半導体記憶装置及びその製造方法 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
| JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02106958A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795566B2 (ja) * | 1985-12-12 | 1995-10-11 | 松下電子工業株式会社 | 半導体メモリ装置 |
| JPH0815207B2 (ja) * | 1986-02-04 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| DE3856528T2 (de) * | 1987-06-17 | 2002-12-05 | Fujitsu Ltd | Dynamisches Speicherbauteil mit wahlfreiem Zugriff und Verfahren zu seiner Herstellung |
| DE3916228C2 (de) * | 1988-05-18 | 1995-06-22 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| EP0370407A1 (fr) * | 1988-11-18 | 1990-05-30 | Nec Corporation | Dispositif de mémoire semi-conductrice du type à cellules à un transistor et une capacité |
| KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
| KR950000500B1 (ko) * | 1989-08-31 | 1995-01-24 | 금성일렉트론 주식회사 | 디램셀 커패시터 제조방법 및 구조 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177771A (ja) * | 1985-02-04 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
| JPS63239969A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| JPH01290256A (ja) * | 1988-05-18 | 1989-11-22 | Fujitsu Ltd | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02106958A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体装置 |
Non-Patent Citations (5)
| Title |
|---|
| PATENT ABSTRACS OF JAPAN, vol. 14, no. 255 (E-935)[4198], 31 mai 1990; & JP-A-2 076 258 (FUJITSU LTD) 15-03-1990 * |
| PATENT ABSTRACTS OF JAPAN, vol. 10, no. 386 (E-467)[2443], 24 décembre 1986; & JP-A-61 177 771 (MITSUBISHI ELECTRIC CORP.) 09-08-1986 * |
| PATENT ABSTRACTS OF JAPAN, vol. 13, no. 44 (E-710)[3392], 31 janvier 1989; & JP-A-63 239 969 (SONY) 05-10-1988 * |
| PATENT ABSTRACTS OF JAPAN, vol. 14, no. 324 (E-951)[4267], 11 juillet 1990; & JP-A-2 106 958 (HITACHI) 19-04-1990 * |
| PATENT ABSTRACTS OF JAPAN, vol. 14, no. 73 (E-887)[4016], 9 février 1990; & JP-A-1 290 256 (FUJITSU LTD) 22-11-1989 * |
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