KR910013554A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR910013554A
KR910013554A KR1019890018187A KR890018187A KR910013554A KR 910013554 A KR910013554 A KR 910013554A KR 1019890018187 A KR1019890018187 A KR 1019890018187A KR 890018187 A KR890018187 A KR 890018187A KR 910013554 A KR910013554 A KR 910013554A
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최수한
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 스택-트렌치 병합형 커패시터의 단면도,
제3A도 내지 제3K도는 본 발명에 의한 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일 실시예의 공정순서도.

Claims (19)

  1. 제1전도형의 반도체 기판상에 액티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막, 상기 액티브 영역상에 전기적으로 절연된 제1도전층의 게이트 전극, 상기 게이트 전극 양측의 반도체 기판 표면에 형성된 제2도전형의 소오스 영역 및 드레인 영역, 상기 소오스 영역내의 반도체 기판에 형성된 트렌치, 상기 소오스 영역과 연결되도록 상기 트렌치 표면에 형성된 제2도전형의 불순물 도우핑영역, 상기 제1도전층을 절연시키기 위한 제1절연층, 상기 제1절연층상에 상기 소오스 영역의 일부분을 통하여 상기 불순물 도우핑영역과 연결되도록 형성된제2도전층, 상기 제2도전층 및 상기 불순물 도우핑영역을 포함하는 트렌치 내면에 형성된 유전체막, 그 중앙요부에 평탄화를 위한 식각저지층 및 제4도전을 구비하여 상기 유전체막상에 형성된 제3도전층, 상기 제3도전층과 제4도전층을 덮도록 형성된 제5도전층을 구비하여 된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1, 제2, 제3, 및 제4 및 제5도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2도전층 및 상기 루순물 도우핑 영역의 불순물은 POCL3혹은 P 혹은 As 임을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 유전체막은 산화막/질화막/산화막구조(ONO 구조이)인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 ONO 구조 유전체막의 하부 산화막은 HTO 막으로 하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 하부 산화막의 두께는 10Å∼60Å으로 하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 식각저지층은 HTO막 혹은 LTO 막으로 하는 것을 특징으로 하는 반도체 장치.
  8. 제1전도형의 반도체 기판상에 필드 산화막을 성장시켜 액티브 영역을 정의하는 제1공정, 상기 액티브 영역상에 제1도전층의 게이트 전극, 소오스 영역, 드레인 영역을 형성하고, 상기에서 얻어진 샘플 위에 제1절연층을 형성하는 제2공정, 상기 소오스 영역의 일부분을 노출하기 위하여 개구를 형성하는 제3공정, 상기 제1절연층 및 노출된 기판의 전표면에 제2다결정 실리콘층을 침적하여 제1전극 패턴을 형성하는 제4공정, 상기 제1전극 패턴위에 제2절연층을 침적하여 마스크를 형성하는 제5공정, 상기 마스크를 적용하여 상기 소오스 영역내의 반도체 기판에 트렌치를 형성하는 제6공정, 상기 제1전극 패턴 및 상기 트렌치 내면의 반도체 기판에 불순물을 도우핑하는 제7공정, 상기 불순물이 도우핑된 제1전극 패턴 및 불순물 도우핑영역을 포함하는 트렌치 내면에 유전체막을 형성하는 제8공정, 상기 유전체막 위에 제3도전층, 식각저지층 및 제4도전층을 차례로 침적하는 제9공정, 그리고 상기 공정들에서 얻어진 샘플을 평탄화하여 제5도전층을 침적하는 제10공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제3공정의 개구는 습식식각 혹은 건식식각과 습식식각을 병행한 방법으로 상기 제1절연층을 식각하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제1절연층은 상기 개구형성시 사용되는 포토 레지스트패턴의 치수보다 크게 과도식각(over etching)됨을 특징으로 하는 반도체장치의 제조방법.
  11. 제8항에 있어서, 상기 제5공정의 제2절연층은 LTO 막 혹은 HTO 막으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 제5공정의 마스크의 치수는 상기 제3공정의 개구 형성시 사용된 포토 레지스트패턴의 임계치수(critcal dimension)와 같거나 작게 하여 제작하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제8항에 있어서, 상기 제6공정의 트렌치 형성후 이 트렌치의 예리한 코너부위를 둥글게 하기 위하여 성장시키는 희생산화막 시드(seed)로 상기 제5공정의 마스크를 사용함을 특징으로 하는 반도체장치의 제조방법.
  14. 제8항에 있어서, 상기 제7공정의 불순물 도우핑 방법은 확산법 혹은 이온주입법으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제8항에 있어서, 상기 제8공정의 유전체막은 상기 제2도전층 및 불순물 도우핑영역을 포함하는 트렌치 내면에 첫번째 산화막을 형성하는 공정과, 이 산화막 위에 질화막을 형성하는 공정과, 이 질화막 위에 두번째 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 첫번째 산화막은 HTO 막 혹은 LTO 막으로 하는 것을 특징으로 하는 반도체 장치의제조방법.
  17. 제8항에 있어서, 상기 제9공정의 식각저지층은 LTO 막 혹은 LTO 막으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제8항에 있어서, 상기 제10공정의 평탄화는 에치백(etchback) 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제8항에 있어서, 상기 평탄화 공정을 통해 드러난 식각저지층는 BOE로 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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