KR100217919B1 - 반도체 소자의 전하 저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하 저장전극 형성방법에 관한 것으로, 트렌지 측벽에 인도프 폴리실리콘층의 열처리에 의한 확산 영역을 형성하고, 확산 영역의 식각비를 이용하여 트렌치를 병모양으로 형성하여 전하 저장전극의 표면적을 크게하므로써 정전 용량을 증대시킬 수 있으며 단순한 공정으로 소자의 수율을 향상시킬 수 있는 효과가 있다.
Description
제1(a)도 내지 제1(e)도는 본 발명에 따른 반도체 소자의 전하 저장전극 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연막
3 : 접합 영역(소오스) 4 : 산화막
5 : 인도프 폴리실리콘층 6 : 확산 영역
7 : 폴리실리콘층(전하 저장전극) 10 : 트렌치
11 : 병모양의 트렌치
본 발명은 반도체 소자의 전하 저장전극 형성방법에 관한 것으로, 특히 전하 저장전극을 병모양으로 형성하여 정전 용량을 증대시킬 수 있도록 한 반도체 소자의 전하 저장전극 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화가 진행되어 단위 셀(Cell)의 크기는 작아지고, 소자 동작에 필요한 정전용량은 약간씩 증가하는 것이 일반적 경향이다.
캐패시터의 정전 용량은 하기 [수학식 1]과 같이 구해진다.
여기서, Q : 정전용량, ε0: 공기의 유전 상수
ε1: 유전 물질 1의 유전 상수 A : 캐패시터의 면적
d : 막 두께
상기 [수학식 1]을 참조하여 정전 용량을 증대시키기 위한 방법과 그에 따른 문제점을 설명하면 다음과 같다.
첫째, 유전 상수가 높은 물질을 사용하는 것인데, 일반적으로 이러한 물질에는 누설 전류(Leakege Current)가 많다는 점과 물질의 생성을 조절하기 어렵다는 단점이 있다. 일반적으로 반도체 소자에서 사용하는 유전 물질은 실리콘 산화막(Si02)과 실리콘 질화막(Si3N4)으로 형성되는 ONO구조를 사용하고 있다.
둘째, 유전 물질의 두께를 낮추는 것이다. 그러나 현재 사용하고 있는 ONO 구조에서 Tox(산화막 환산 두께)는 대략 40Å 이하에서는 누설 전류가 대단히 많고, 쉽게 브레이크 다운(Break Down)되어 안정적으로 정전 용량을 유지하기에는 어려움이 따른다.
마지막으로, 캐패시터의 표면적을 늘리는 방법이 있다. 이러한 방법으로는 전하 저장전극을 굴곡지게 형성하는 방법, 기판에 트렌치를 형성하고 그 내부에 전하 저장전극을 형성하는 방법, 공동 구조의 전하 저장전극을 형서하는 방법등이 많이 사용되고 있다. 그런데, 전하 저장전극을 형성하기 위한 트렌치(Trench) 영역이 균일하게 더 이상의 캐패시터 용량을 증대시키기 어려운 문제가 있다.
따라서, 본 발명은 트렌치를 병모양으로 형성하여 전하 저장전극의 표면적을 증대시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전하 저장전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 제조 공정을 마친 실리콘 기판 상부에 절연막을 형성한 후 접합 영역의 일부분이 노출되도록 상기 절연막을 패터닝하는 단계와, 상기 패터닝된 절연막을 마스크로 이용하여 실리콘 기판의 일정 깊이를 제 1 식각 공정으로 제거하므로써 트렌치를 형성하는 단계와, 상기 트렌치 내부중 상기 절연막의 바로 아래 부분을 선택 산화하여 산화막을 형성하는 단계와, 상기 트렌치 및 절연막상에 인도프 폴리실리콘층을 형성한 후 열처리를 실시하여 실리콘 기판과 접하는 영역에 확산 영역을 형성하는 단계와, 제 2 식각 공정으로 인도프 폴리실리콘층을 제거하여 병모양의 트렌치를 형성하는 단계와 상기 절연막을 제거한 후 상기 병모양의 트렌치를 포함한 실리콘 기판의 전체 상부면에 폴리실리콘층을 형성하여 전하 저장전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 내지 제1(e)도는 본 발명에 따른 반도체 소자의 전하 저장전극 형성방법을 설명하기 위한 소자의 단면도로서, 도면의 설명을 간단하게 하기 위하여 실리콘 기판(1)상에 패스 트랜지스터(도시안됨)가 형성된 다음부터 설명하기로 한다.
제1(a)도를 참조하면, 소정의 공정을 거친 실리콘 기판(1) 상부에 절연막(2)을 형성한 후 접합 영역(3)의 일부분이 노출되도록 절연막(2)을 패터닝한다. 패터닝된 절연막(2)을 마스크로 이용하여 실리콘 기판(1)의 일정 깊이를 제 1 식각 공정으로 제거하므로써 트렌치(10)를 형성한다. 제 1식각 공정은 반응성 이온 식각 공정이다.
제1b도는 트렌치(10)의 내부중 절연막(2)의 바로 아래 부분을 선택 산화하여 대략 700 내지 900Å의 두께를 갖는 산화막(4)을 형성한 상태의 단면도이다.
제1c도를 참조하면, 트렌치(10) 및 절연막(2)상에 인시튜 인도프 폴리실리콘을 증착하여 400 내지 600Å의 두께를 갖는 인도프 폴리실리콘층(5)을 형성한 후 900 내지 1000℃의 온도조건으로 열처리를 실시한다. 이때 인도프 폴리실리콘층(5)내에 함유된 인(P)은 실리콘 기판(1)과 접하는 부분에 도핑되어 점선으로 표시한 확산 영역(6)이 형성된다.
제1d도는 제 2 식각공정으로 인도프 폴리실리콘층(5)을 제거한 상태의 단면도이다. 이때 확산 영역(6)은 식각비 차이로 인하여 인도프 폴리실리콘층(5)이 제거된후 노출된 확산 영역(6)의 일정 부분까지 식각되어 병모양의 트렌치(11)를 형성하게 된다. 제 2 식각 공정은 케미컬 건식 식각 공정이다.
제1e도는 절연막(2)을 제거한 후 병모양의 트렌치(11)를 포함한 실리콘 기판(1)의 전체 상부면에 폴리실리콘층(7)을 형성한 상태의 단면도이다. 폴리실리콘층(7)은 전하 저장전극으로 사용된다.
상술한 바와 같이 본 발명에 의하면 트렌치 측벽에 인도프 폴리실리콘층의 열처리에 의한 확산 영역을 형성하고, 확산 영역의 식각비를 이용하여 트렌치를 병모양으로 형성하여 전하 저장전극의 표면적을 크게 하므로써 정전 용량을 증대시킬 수 있으며 단순한 공정으로 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (6)
- 소정의 제조 공정을 마친 실리콘 기판 상부에 절연막을 형성한 후 접합 영역의 일부분이 노출되도록 상기 절연막을 패터닝하는 단계와, 상기 패터닝된 절연막을 마스크로 이용하여 실리콘 기판의 일정 깊이를 제 1 식각 공정으로 제거하므로써 트렌치를 형성하는 단계와, 상기 트렌치 내부중 상기 절연막의 바로 아래 부분을 선택 산화하여 산화막을 형성하는 단계와, 상기 트렌치 및 절연막상에 인도프 폴리실리콘층을 형성한 후 열처리를 실시하여 실리콘 기판과 접하는 영역에 확산 영역을 형성하는 단계와, 제 2 식각공정으로 인도프 폴리실리콘층을 제거하여 병모양의 트렌치를 형성하는 단계와, 상기 절연막을 제거한 후 상기 병모양의 트렌치를 포함한 실리콘 기판의 전체 상부면에 폴리실리콘층을 형성하여 전하 저장전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 제 1 식각 공정은 반응성 이온 식각 공정인 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 절연막은 나이트라이드를 700 내지 900Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 인도프 폴리실리콘층은 400 내지 600Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 열처리 공정은 900 내지 1000℃의 온도 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
- 제1항에 있어서, 상기 제 2 식각 공정은 케미컬 건식 식각 공정인 것을 특징으로 하는 반도체 소자의 전하 저장전극 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960004781A KR100217919B1 (ko) | 1996-02-27 | 1996-02-27 | 반도체 소자의 전하 저장전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960004781A KR100217919B1 (ko) | 1996-02-27 | 1996-02-27 | 반도체 소자의 전하 저장전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR970063735A KR970063735A (ko) | 1997-09-12 |
| KR100217919B1 true KR100217919B1 (ko) | 1999-09-01 |
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ID=19451860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960004781A KR100217919B1 (ko) | 1996-02-27 | 1996-02-27 | 반도체 소자의 전하 저장전극 형성방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100217919B1 (ko) |
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|---|---|---|---|---|
| KR100919676B1 (ko) * | 2007-03-19 | 2009-10-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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1996
- 1996-02-27 KR KR1019960004781A patent/KR100217919B1/ko not_active IP Right Cessation
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| KR970063735A (ko) | 1997-09-12 |
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