KR100919676B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 캐패시터 바닥부의 폭 임계치수를 확장시켜 캐패시터의 정전용량을 증대시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 제1 희생 절연막을 형성하는 단계와, 상기 제1 희생 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀이 매립되도록 불순물 이온이 도핑된 제2 희생 절연막을 형성하는 단계와, 상기 불순물 이온을 상기 제1 희생 절연막으로 확산시켜 불순물 확산층을 형성하는 단계와, 상기 제1 희생 절연막, 상기 제2 희생 절연막 및 상기 불순물 확산층을 덮도록 제3 희생 절연막을 형성하는 단계와, 상기 불순물 확산층이 노출되도록 상기 제3 희생 절연막을 식각하는 단계와, 노출된 상기 불순물 확산층을 제거하여 스토리지 노드 패턴 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
반도체 소자, 캐패시터, 스토리지 노드

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING A CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자의 캐패시터(capacitor) 형성방법, 더욱 상세하게는 캐패시터의 하부전극 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰(design rule)이 지속적으로 감소하고 있다. 이에 따라, 단위 셀(cell)이 차지하는 면적 또한 점점 감소하고 있는 추세에 있다. 특히 DRAM(Dynamic Random Access Memory) 소자에서는 단위 셀이 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 이루어지기 때문에 디자인 룰이 감소하는 경우 캐패시터의 정정용량을 확보하는데 많은 어려움이 있다.
이에 따라, 최근에는 단위 면적당 캐패시터의 정전용량을 확보하기 위한 노력이 이루어지고 있다. 그 일환 중 하나가 캐패시터의 구조 변경이다. 즉 단위 면적당 최대한 많은 정전용량을 확보하기 위하여 캐패시터의 구조를 변경하는 것이다. 지금까지 알려진 캐패시터 구조로는 콘케이브(concave) 구조와 실린 더(cylinder) 구조가 있다.
콘케이브 구조는 홀(hole) 형태로 이루어진다. 이 때문에 하부전극, 유전체막 및 상부전극을 피복성(step coverage)이 좋은 CVD(Chemical Vapor Deposition) 공정이나 ALD(Atomic Layer Deposition) 공정을 이용하여 증착하더라도 피복성을 높이는데 한계가 있어 원하는 정전용량을 확보하기 위해서는 각 물질(하부전극, 유전체막, 상부전극)의 두께를 감소시켜야만 한다. 또한, 더 많은 정전용량을 확보하기 위해서는 캐패시터의 하부전극인 스토리지 노드(storage node)를 형성하기 위한 스토리지 노드 패턴용 절연막을 매우 두껍게 형성하여야만 한다. 이와 같이, 스토리지 노드 패턴용 절연막을 두껍게 증착하는 경우 그만큼 식각공정시 많은 어려움이 수반되게 되며, 특히 캐패시터 바닥부 영역의 폭 임계 치수(Critical Dimension)가 감소하게 되어 캐패시터의 정전용량 등 소자의 전기적 특성을 저하시키는 문제점이 발생된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 캐패시터 바닥부의 폭 임계치수를 확장시켜 캐패시터의 정전용량을 증대시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 캐패시터 바닥부의 과도 식각에 기인한 이웃한 캐패시터 간의 단락을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 제1 희생 절연막을 형성하는 단계와, 상기 제1 희생 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀이 매립되도록 불순물 이온이 도핑된 제2 희생 절연막을 형성하는 단계와, 상기 불순물 이온을 상기 제1 희생 절연막으로 확산시켜 불순물 확산층을 형성하는 단계와, 상기 제1 희생 절연막, 상기 제2 희생 절연막 및 상기 불순물 확산층을 덮도록 제3 희생 절연막을 형성하는 단계와, 상기 불순물 확산층이 노출되도록 상기 제3 희생 절연막을 식각하는 단계와, 노출된 상기 불순물 확산층을 제거하여 스토리지 노드 패턴 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 제1 희생 절연막을 형성하는 단계와, 상기 제1 희생 절연막 상에 제2 희생 절연막을 형성하는 단계와, 상기 제1 및 제2 희생 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀의 내부면을 따라 불순물 이온이 도핑된 제3 희생 절연막을 형성하는 단계와, 상기 불순물 이온을 상기 제1 및 제2 희생 절연막으로 확산시켜 불순물 확산층을 형성하는 단계와, 상기 제3 희생 절연막과 상기 불순물 확산층을 제거하여 스토리지 노드 패턴 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 서로 다른 불순물 농도를 갖는 희생 절연막들을 불순물 농도 차이를 이용한 식각공정을 통해 식각하여 스토리지 노드 패턴 홀을 형성함으로써 캐패시터 바닥부의 폭의 임계치수를 확장시키는 한편, 불순물 농도 차이에 기인한 식각율 차를 통해 희생 절연막의 과도 식각을 방지하고, 이를 통해 이웃하는 캐패시터 간의 단락을 방지하여 소자의 동작 신뢰성 및 수율을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직 접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예1
도 1a 내지 도 1g는 본 발명의 실시예1에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 실린더 구조를 갖는 캐패시터를 포함하는 반도체 소자의 제조방법을 일례로 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 일련의 반도체 제조 공정을 통해 반도체 구조물이 형성된 반도체 기판(100)을 준비한다. 여기서, 상기 반도체 구조물은 웰, 소자 분리막, 워드라인, 접합영역(소오스 및 드레인 영역 포함), 랜딩 플러그, 비트라인 콘택 플러그, 비트라인, 층간 절연막 및 스토리지 노드 콘택 플러그를 포함한다.
이어서, 반도체 구조물 상에 식각 저지막(101)을 형성한다. 이때, 식각 저지막(101)은 후속 공정을 통해 형성될 스토리지 노드 패턴 형성용 제1 희생 절연막(102)과 높은 식각 선택비를 갖는 물질로 형성한다. 바람직하게는 50:1(제1 희생 절연막:식각 저지막) 이상, 더욱 바람직하게는 100:1~500:1(제1 희생 절연막:식각 저지막)의 식각 선택비를 갖는 물질로 형성한다. 예컨대, 식각 저지막(101)은 전도 성을 갖지 않는 질화막, 구체적으로 실리콘이 함유된 질화막(SixNy)(여기서, x, y는 자연수)으로 형성한다.
이어서, 식각 저지막(101) 상에 제1 희생 절연막(102)을 형성한다. 이때, 제1 희생 절연막(102)은 불순물 이온이 도핑(doping)되지 않는 절연막으로 형성하거나, 후속 공정을 통해 형성될 제2 희생 절연막(103, 도 1b참조)보다 저농도로 도핑된 절연막으로 형성한다. 예컨대, 불순물 이온이 도핑되지 않는 절연막으로는 USG(Un-doped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막(예컨대, PE-TEOS(Plasma Enhanced-TEOS))으로 형성하고, 불순물 이온이 도핑된 막으로는 인(P), 붕소(B) 또는 이들이 모두 도핑된 막, 예컨대 PSG(PhosphoSilicate Glass)막, BSG(BoroSilicate Glass)막 또는 BPSG(BoroPhosphoSilicate Glass)막으로 형성한다.
한편, 제1 희생 절연막(102)은 후속 식각공정과 캐패시터의 정전용량을 고려하여 그 두께가 결정되며, 바람직하게는 1000Å 이상, 더욱 바람직하게는 1000~8000Å로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 희생 절연막(102A)을 일부 식각하여 식각 저지막(101)이 국부적으로 노출되는 홀(미도시)을 형성한다. 이때, 상기 홀은 원형 또는 다각형 구조(삼각형, 사각형, 오각형, 팔각형)로 형성할 수 있다. 예컨대, 식각공정은 수직한 프로파일(profile)을 얻기 위하여 플라즈마 식각(plasma etch) 장비를 이용한 이등방성 건식식각공정으로 실시하며, 식각 가스로는 CHF3, C4F8 및 CO가 혼합된 혼합가스(CHF3/C4F8/CO)를 사용할 수 있다.
이어서, 제1 희생 절연막(102A) 내부에 형성된 상기 홀이 매립되도록 제2 희생 절연막(103)을 형성한다. 이때, 제2 희생 절연막(103)은 불순물 이온이 도핑된 절연막으로 형성한다. 바람직하게는 제1 희생 절연막(102A)보다 고농도로 불순물 이온이 도핑된 절연막으로 형성한다. 예컨대, 제2 희생 절연막(103)은 인, 붕소 또는 이들 모두의 도핑 농도가 제1 희생 절연막(102A)보다 높은 PSG막, BSG막 또는 BPSG막으로 형성한다.
이어서, 제2 희생 절연막(103)이 상기 홀 내부에 고립되도록 평탄화 공정을 실시한다. 이때, 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 실시할 수 있으나, 바람직하게는 에치백 공정으로 실시한다. 예컨대, 에치백 공정은 플루오르(fluorine) 가스를 기본으로 하여 아르곤(Ar)과 산소(O2)가 혼합된 혼합가스를 첨가하여 실시한다.
한편, 제1 희생 절연막(102A)과 제2 희생 절연막(103) 간의 도핑 농도를 다르게 하기 위한 하나의 방법으로는 PSG막, BSG막 또는 BPSG막 증착공정시 불순물 이온인 인 또는 붕소를 포함하는 소스 가스의 유량을 조절하는 방법으로 진행할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 열처리 공정을 실시하여 제2 희생 절연막(103) 내에 도핑된 불순물 이온을 제1 희생 절연막(102B)으로 일부 확산시켜 제1 희생 절연막(102B)과 제2 희생 절연막(103)이 접하는 부위에 불순물 확산층(104)을 형성한다. 이때, 열처리 공정은 퍼니스(furnace) 장비를 이용한 어닐(anneal)공정 또는 RTP(Rapid Thermal Process) 장비를 이용한 급속 열처리 공정으로 실시할 수 있다. 예컨대, 열처리 공정은 100℃ 이상, 바람직하게는 100~500℃ 온도에서 실시한다.
한편, 불순물 확산층(104)은 제1 희생 절연막(102B)과 제2 희생 절연막(103) 간의 불순물 농도 차에 기인하여 형성된다. 즉, 제2 희생 절연막(103)이 제1 희생 절연막(102B)보다 불순물 농도가 높다. 이런 상태에서 열처리 공정을 수행하면, 제2 희생 절연막(103)에 도핑된 불순물이 제1 희생 절연막(102B)으로 확산되어 불순물 확산층(104)이 형성된다. 이때, 불순물 확산층(104)은 제1 희생 절연막(102B)보다는 높은 불순물 농도를 가지며, 제2 희생 절연막(103)보다는 낮거나 동일할 수 있다. 또한, 불순물 확산층(104)의 두께는 확보하고자 하는 캐패시터 정전용량에 따라 결정된다.
이어서, 도 1d에 도시된 바와 같이, 제1 희생 절연막(102B), 제2 희생 절연막(103) 및 불순물 확산층(104)을 덮도록 제3 희생 절연막(105)을 형성한다. 이때, 제3 희생 절연막(105)은 제1 희생 절연막(102B)과 동일한 물질로 형성하거나 불순물 이온이 도핑되지 않는 절연막으로 형성할 수 있다. 또는, 동일 습식식각 조건 하에서 제1 희생 절연막(102B)보다 식각율이 낮은 절연막으로 형성하거나, 제1 희생 절연막(102B)보다 낮은 불순물 농도를 갖는 절연막으로 형성할 수 있다. 예컨대, 제3 희생 절연막(105)은 USG막, PE-TEOS막, PSG막, BSG막 또는 BPSG막, 바람직하게는 PE-TEOS막으로 형성한다. 또한, 제3 희생 절연막(105)은 1000Å 이상, 구체 적으로 1000~8000Å으로 형성한다.
이어서, 제3 희생 절연막(105) 상에 하드 마스크(106)와 반사 방지막(107)을 형성할 수도 있다. 이때, 하드 마스크(106)는 실리콘이 함유된 질화막, 예컨대 실리콘질화막, 카본(carbon)이 함유된 막, 예컨대 비정질 카본막으로 형성할 수 있다. 반사 방지막(107)은 BARC(Bottom Anti-Reflective Coating)막으로 사용되는 물질로 형성하거나, 또는 하드 마스크(106)를 비정질 카본막으로 형성하는 경우 실리콘산화질화막(SiON)으로 형성한다.
이어서, 반사 방지막(107) 상에 감광막 수지(108)를 도포한다.
이어서, 도 1e에 도시된 바와 같이, 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(108A)을 형성한다. 이때, 감광막 패턴(108A)은 도 1b에서 홀을 형성하기 위한 감광막 패턴(미도시)과 동일한 폭과 형태로 형성한다.
이어서, 감광막 패턴(108A)을 식각 마스크로 반사 방지막(107A)과 하드 마스크(106A)를 일부 식각한다. 이로써, 하드 마스크 패턴(이하, 106A'로 표기)이 형성된다.
이어서, 도 1f에 도시된 바와 같이, 감광막 패턴(108A), 하드 마스크 패턴(106A)을 식각 마스크로 하여 제3 희생 절연막(105A)을 식각한다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 이등방성 건식식각공정으로 실시한다. 또한, 도시되지는 않았지만 건식식각공정시 제3 희생 절연막(105A) 식각 후 노출되는 제2 희생 절연막(103)이 일부 또는 전부 식각되도록 과도 식각공정으로 실시할 수도 있 다.
이어서, 도 1g에 도시된 바와 같이, 도 1f에서 실시된 식각공정시 식각 마스크로 사용된 감광막 패턴(108A), 반사 방지막(107A) 및 하드 마스크 패턴(106A)을 모두 제거한다.
이어서, 제2 희생 절연막(103, 도 1f참조)이 잔류된 경우 제2 희생 절연막(103)을 제거하는 한편, 불순물 확산층(104, 도 1f참조)을 제거하기 위하여 불순물 농도 차를 이용한 습식식각공정(또는, 세정공정)을 실시한다. 이때, 습식식각공정은 RON 용액으로 실시할 수 있다. 여기서, 'R'은 유기물 제거용으로서 H2SO4와 H2O2가 50:1로 혼합된 용액이고, 'O'는 제2 희생 절연막(103)과 불순물 확산층(104) 제거용으로서 BOE(Buffered Oxide Etchant)용액-HF와 NH4F가 200:1 또는 300:1로 혼합된 용액-이며, 'N'은 파티클(particle) 제거용으로서 SC-1(Standard Cleaning-1)-NH4OH, H2O2 및 H2O가 1:4:20으로 혼합된 용액-이다. 예컨대, 습식식각공정은 'R', 'O', 'N' 용액을 순차적으로 이용하여 실시하며, 도 1f에서 제2 희생 절연막(103)이 모두 제거되어 불순물 확산층(104)만 제거하는 경우 1~60초 동안 실시하여 제1 희생 절연막(102B)의 손실을 최소화하는 것이 바람직하다. 이와 같이, 습식식각공정은 불순물 농도 차에 따라 식각율이 크게 변화하는 'O' 용액, 즉 BOE 용액을 사용하고, 이러한 특성을 이용하여 제1 희생 절연막(102B)이 노출되는 시점에서 식각이 멈추도록 제어할 수 있다. 이로써, 스토리지 노드가 형성될 스토리지 노드 패턴 홀(109)이 형성된다.
이어서, 도시되진 않았지만 스토리지 노드 패턴 홀(109)을 따라 스토리지 노드, 유전체막 및 플레이트(plate) 전극을 순차적으로 형성하여 캐패시터를 형성한다.
실시예2
도 2a 내지 도 2f는 본 발명의 실시예2에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 실린더 구조를 갖는 캐패시터를 포함하는 반도체 소자의 제조방법을 일례로 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 일련의 반도체 제조 공정을 통해 반도체 구조물이 형성된 반도체 기판(200)을 준비한다. 여기서, 상기 반도체 구조물은 웰, 소자 분리막, 워드라인, 접합영역(소오스 및 드레인 영역 포함), 랜딩 플러그, 비트라인 콘택 플러그, 비트라인, 층간 절연막 및 스토리지 노드 콘택 플러그를 포함한다.
이어서, 반도체 구조물 상에 식각 저지막(201)을 형성한다. 이때, 식각 저지막(201)은 후속 공정을 통해 형성될 제1 희생 절연막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 바람직하게는 50:1(제1 희생 절연막:식각 저지막) 이상, 더욱 바람직하게는 100:1~500:1(제1 희생 절연막:식각 저지막)의 식각 선택비를 갖는 물질로 형성한다. 예컨대, 식각 저지막(101)은 전도성을 갖지 않는 질화막, 구체적으로 실리콘이 함유된 질화막, 더욱 구체적으로 실리콘질화막(SixNy)(여기서, x, y 는 자연수)으로 형성한다.
이어서, 식각 저지막(201) 상에 제1 희생 절연막(202)을 형성한다. 이때, 제1 희생 절연막(202)은 불순물 이온이 도핑되지 않는 절연막으로 형성하거나, 후속 공정을 통해 형성될 제3 희생 절연막(208, 도 2d참조)보다 불순물 이온이 저농도로 도핑된 절연막으로 형성한다. 여기서, 불순물 이온은 인, 붕소 또는 이들 모두를 포함한다.
한편, 제1 희생 절연막(202)은 후속 식각공정과 캐패시터의 정전용량을 고려하여 그 두께가 결정되며, 바람직하게는 1000Å 이상, 더욱 바람직하게는 1000~8000Å로 형성한다.
제1 희생 절연막(202) 상에 제2 희생 절연막(203)을 형성한다. 이때, 제2 희생 절연막(203)은 제1 희생 절연막(202)과 동일한 물질로 형성할 수 있다. 또는, 동일 습식식각 조건 하에서 제1 희생 절연막(202)과 동일한 식각율을 갖는 절연막으로 형성하거나, 제1 희생 절연막(202)보다 낮은 불순물 농도를 갖는 절연막으로 형성할 수 있다. 예컨대, 제2 희생 절연막(203)은 USG막, PE-TEOS막, PSG막, BSG막 또는 BPSG막으로 형성한다. 또한, 제2 희생 절연막(203)은 13000~20000Å으로 형성한다.
이어서, 제2 희생 절연막(203) 상에 하드 마스크(204)와 반사 방지막(205)을 형성할 수도 있다. 이때, 하드 마스크(204)는 실리콘질화막 또는 비정질카본막으로 형성할 수 있다. 반사 방지막(205)은 BARC막으로 사용되는 물질로 형성하거나, 또는 하드 마스크(204)를 비정질 카본막으로 형성하는 경우 실리콘산화질화막으로 형 성한다.
이어서, 반사 방지막(205) 상에 감광막 수지(206)를 도포한다.
이어서, 도 2b에 도시된 바와 같이, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(206A)을 형성한다.
이어서, 감광막 패턴(206A)을 식각 마스크로 반사 방지막(205A)과 하드 마스크(204A)를 일부 식각한다. 이로써, 하드 마스크 패턴(이하, 204A'로 표기)이 형성된다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(206A, 도 2b참조), 하드 마스크 패턴(205A, 도 2b참조)을 식각 마스크로 하여 제2 희생 절연막(203A)과 제1 희생 절연막(202A)을 식각한다. 이로써, 홀(207)이 형성된다. 이때, 홀(207)은 원형 또는 다각형 구조(삼각형, 사각형, 오각형, 팔각형)로 형성할 수 있다. 예컨대, 식각공정은 플라즈마 식각 장비를 이용한 이등방성 건식식각공정으로 식각 저지막(201)이 노출될 때까지 실시하며, 식각 가스로는 CHF3, C4F8 및 CO가 혼합된 혼합가스(CHF3/C4F8/CO)를 사용한다.
이어서, 감광막 패턴(206A), 반사 방지막(205A, 도 2b참조) 및 하드 마스크 패턴(204A)을 제거한다.
이어서, 도 2d에 도시된 바와 같이, 홀(207, 도 2c참조)의 내부면을 따라 제3 희생 절연막(208)을 형성한다. 이때, 제3 희생 절연막(208)은 불순물 이온이 고농도로 도핑된 절연막으로 형성한다. 바람직하게는 제1 희생 절연막(202A)과 제2 희생 절연막(203A)보다 불순물 이온이 고농도로 도핑된 절연막으로 형성한다. 예컨대, 제3 희생 절연막(208)은 인 또는 붕소가 제1 희생 절연막(202A)과 제2 희생 절연막(203A)보다 고농도로 도핑된 절연막, 구체적으로 PSG막, BSG막 또는 BPSG막으로 형성한다.
이어서, 도 2e에 도시된 바와 같이, 열처리 공정을 실시하여 제3 희생 절연막(208) 내에 도핑된 불순물 이온을 제1 희생 절연막(202B)과 제2 희생 절연막(203B)으로 일부 확산시켜 제3 희생 절연막(208)과 제1 희생 절연막(102B), 그리고 제3 희생 절연막(208)과 제2 희생 절연막(203B)이 각각 접하는 부위에 불순물 확산층(209)을 형성한다. 이때, 열처리 공정은 퍼니스 장비를 이용한 어닐공정 또는 RTP 장비를 이용한 급속 열처리 공정으로 실시할 수 있다. 예컨대, 열처리 공정은 100℃ 이상, 바람직하게는 100~500℃ 온도에서 실시한다.
이어서, 도 2f에 도시된 바와 같이, 제3 희생 절연막(208, 도 2e참조)과 불순물 확산층(209, 도 2e참조)을 제거하기 위하여 불순물 농도 차를 이용한 습식식각공정(또는, 세정공정)을 실시한다. 이때, 습식식각공정은 RON 용액을 사용한다. 또한, 습식식각공정은 제3 희생 절연막(208)과 불순물 확산층(209)이 식각되어 제거되는 한편, 제1 희생 절연막(202B)과 제2 희생 절연막(203B)은 식각되지 않도록 1~60초 동안 실시한다. 이로써, 스토리지 노드가 형성될 스토리지 노드 패턴 홀(210)이 형성된다. 여기서, 스토리지 노드 패턴 홀(210)은 도 2c에서 형성된 홀(207)보다 적어도 불순물 확산층(209) 두께만큼 확장된다.
이어서, 도시되진 않았지만 스토리지 노드 패턴 홀(210)을 따라 스토리지 노 드, 유전체막 및 플레이트 전극을 순차적으로 형성하여 캐패시터를 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 실시예1에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예2에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200: 반도체 기판
101, 201 : 식각 저지막
102, 102A, 102B, 202, 202A, 202B : 제1 희생 절연막
103, 203, 203A, 203B : 제2 희생 절연막
104, 209 : 불순물 확산층
105, 105A, 208 : 제3 희생 절연막
106 : 하드 마스크
107 : 반사 방지막
108 : 감광막 수지
108A : 감광막 패턴
109, 209 : 스토리지 노드 패턴 홀
207 : 홀

Claims (25)

  1. 기판 상에 제1 희생 절연막을 형성하는 단계;
    상기 제1 희생 절연막을 식각하여 홀을 형성하는 단계;
    상기 홀이 매립되도록 불순물 이온이 도핑된 제2 희생 절연막을 형성하는 단계;
    상기 불순물 이온을 상기 제1 희생 절연막으로 확산시켜 불순물 확산층을 형성하는 단계;
    상기 제1 희생 절연막, 상기 제2 희생 절연막 및 상기 불순물 확산층을 덮도록 제3 희생 절연막을 형성하는 단계;
    상기 불순물 확산층이 노출되도록 상기 제3 희생 절연막을 식각하는 단계; 및
    노출된 상기 불순물 확산층을 제거하여 스토리지 노드 패턴 홀을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 희생 절연막은 상기 불순물 이온이 도핑되지 않는 절연막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 희생 절연막은 상기 불순물 이온이 상기 제2 희생 절연막보다 낮은 농도로 도핑된 절연막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 제3 희생 절연막은 상기 제1 희생 절연막과 동일한 물질로 형성하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 제3 희생 절연막은 상기 불순물 이온이 상기 제2 희생 절연막보다 낮은 농도로 도핑된 절연막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 불순물 이온은 인 또는 붕소인 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 불순물 확산층을 형성하는 단계는,
    퍼니스 장비를 이용한 어닐링 공정 또는 RTP(Rapid Thermal Process) 장비를 이용한 급속 열처리 공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  8. 제 7 항에 있어서,
    상기 어닐링 공정 및 급속 열처리 공정은 100~500℃의 온도에서 실시하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 제3 희생 절연막을 식각하는 단계는,
    상기 제2 희생 절연막이 모두 제거될 때까지 실시하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 제3 희생 절연막을 식각하는 단계는,
    상기 제2 희생 절연막이 노출되도록 상기 제3 희생 절연막을 식각하는 단계; 및
    노출된 상기 제2 희생 절연막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  11. 제 9 항 또는 제10항에 있어서,
    상기 제3 희생 절연막을 식각하는 단계는,
    건식식각공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  12. 제 10 항에 있어서,
    상기 제2 희생 절연막을 제거하는 단계는,
    습식식각공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    상기 스토리지 노드 패턴 홀을 형성하는 단계는,
    습식식각공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서,
    상기 습식식각공정은 RON 용액을 사용하여 실시하는 반도체 소자의 캐패시터 형성방법.
  15. 제 13 항에 있어서,
    상기 습식식각공정은 1~60초 동안 실시하는 반도체 소자의 캐패시터 형성방법.
  16. 기판 상에 제1 희생 절연막을 형성하는 단계;
    상기 제1 희생 절연막 상에 제2 희생 절연막을 형성하는 단계;
    상기 제1 및 제2 희생 절연막을 식각하여 홀을 형성하는 단계;
    상기 홀의 내부면을 따라 불순물 이온이 도핑된 제3 희생 절연막을 형성하는 단계;
    상기 불순물 이온을 상기 제1 및 제2 희생 절연막으로 확산시켜 불순물 확산층을 형성하는 단계; 및
    상기 제3 희생 절연막과 상기 불순물 확산층을 제거하여 스토리지 노드 패턴 홀을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 희생 절연막은 상기 불순물 이온이 도핑되지 않는 절연막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 희생 절연막은 상기 불순물 이온이 상기 제3 희생 절연막보다 낮은 농도로 도핑된 절연막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  19. 제 16 항에 있어서,
    상기 제1 및 제2 희생 절연막은 서로 동일한 물질로 형성하는 반도체 소자의 캐패시터 형성방법.
  20. 제 16 항에 있어서,
    상기 불순물 이온은 인 또는 붕소인 반도체 소자의 캐패시터 형성방법.
  21. 제 16 항에 있어서,
    상기 불순물 확산층을 형성하는 단계는,
    퍼니스 장비를 이용한 어닐링 공정 또는 RTP(Rapid Thermal Process) 장비를 이용한 급속 열처리 공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  22. 제 21 항에 있어서,
    상기 어닐링 공정 및 급속 열처리 공정은 100~500℃의 온도에서 실시하는 반도체 소자의 캐패시터 형성방법.
  23. 제 16 항에 있어서,
    상기 스토리지 노드 패턴 홀을 형성하는 단계는,
    습식식각공정으로 실시하는 반도체 소자의 캐패시터 형성방법.
  24. 제 23 항에 있어서,
    상기 습식식각공정은 RON 용액을 사용하여 실시하는 반도체 소자의 캐패시터 형성방법.
  25. 제 23 항에 있어서,
    상기 습식식각공정은 1~60초 동안 실시하는 반도체 소자의 캐패시터 형성방법.
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