KR20000011253A - 반도체장치의절연막형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 절연막 형성 방법에 관한 것으로, 특히 패턴과 패턴사이에 형성된 리세스영역의 종횡비(aspect ratio)가 큰 경우에 있어서 다단계 절연층 증착및 절연층 식각공정을 사용하여, 보이드를 갖지 않는 절연막을 형성할 수 있고 따라서, 보이드에 의한 도전 패턴(conductive pattern)간의 브리지(bridge)를 방지할 수 있다.

Description

반도체 장치의 절연막 형성 방법{METHOD FOR FORMING DIELECTRIC LAYER}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 고집적 소자를 위한 절연막 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 메모리 소자(memory device) 특히 디램(DRAM) 소자에서는 셀 어레이(cell array)의 최소 디자인 룰(minimum design rule)이 감소되고, 셀 어레이 내의 구조물들의 종횡비(aspect ratio)가 증가하고 있다.
이와 같이, 구조물들의 종횡비가 증가하는 경우, 구조물들 사이의 리세스 영역(recessed region)의 종횡비도 증가하게 되어, 절연막(dielectric layer) 증착시에 구조물 사이의 리세스 영역을 절연막으로 완전히 채우지 못하게 되고, 그 결과, 보이드(void)가 발생된다.[Silicon Processing For the VLSI Era, Vol. Ⅱ, pp. 194 - 199][U. S. P # 5,494,854] 상기 보이드는 후속 공정에서 도전막 패턴들간의 브리지(bridge)를 유발하게 된다.
상기 절연막으로서 USG(Undoped Silicate Glass), BPSG(BoroPhosphoSilicate glass), 그리고 고밀도 플라즈마 산화막(high density plasma oxide; 이하, 'HDP 산화막' 이라 함) 등이 주로 사용되고 있다.
상기 층간절연막이 BPSG인 경우, 평탄한 표면을 얻기 위해서는 800℃ 이상의 고온의 후속 리플로우(reflow) 공정이 요구된다. 상기 고온 리플로우 공정은 접합 영역 내의 불순물 이온들의 확산을 유발하게 되므로, 좁은 채널 길이(short channel length)를 갖는 고집적 소자를 형성하기 어렵게 된다.
반면, 층간절연막이 CVD방식의 USG인 경우, 리세스 영역 필링 특성이 불량하여 고집적 소자에 적용하기 어렵다.
한편, 상기 HDP 산화막은 상기 BPSG와 USG의 장점을 갖는 막으로서, 적은 써멀 버짓(thermal budget)을 갖는 저온 공정과 좋은 리세스 영역 필링 특성을 갖는다. 그러나, 상기 HDP 산화막이 리세스 영역 필링막으로 사용된다 하더라도, 종횡비가 큰 경우에 있어서 리세스 영역을 완전히 채우는 것이 불가능하다. 특히, 리세스 영역의 간격이 0.1 ㎛ 이하이고, 리세스 영역의 종횡비가 3 : 1 이상인 구조에 대해서는 리세스 영역 필링 능력의 한계를 보이게 된다.
도 1a 및 도 1c는 종래의 절연막 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 DRAM의 셀 어레이 영역에 대한 층간절연막 형성 방법은, 먼저 반도체 기판(1) 상에 활성 영역(2)과 비활성 영역을 정의하기 위해 소자격리막(4)이 형성된다. 여기서, 상기 소자격리막(4)은 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성되었다. 상기 활성 영역(2) 상에 게이트 절연막(6)을 사이에 두고 게이트 전극(8) 및 게이트 식각 마스크(9)가 형성된다. 상기 게이트 전극(8)은 예를 들어, 폴리실리콘막(8a) 및 실리사이드막(8b)이 차례로 적층된 다층막으로 형성된다. 그리고, 상기 게이트 식각 마스크(9)는 실리콘 질화막(silicon nitride)으로 형성되고, 1000Å 내지 2000Å의 두께 범위를 갖도록 형성된다. 상기 게이트 전극(8) 양측의 활성 영역(2) 상에 저농도의 소오스/드레인 불순물 이온이 주입된다.
상기 게이트 전극(8) 및 게이트 식각 마스크(9)의 양측벽에 게이트 스페이서(gate spacer)(10)가 형성되어 게이트 구조물(12)이 완성된다. 상기 게이트 스페이서(10)는 예를 들어, 300Å 내지 1500Å의 실리콘 질화막이 증착된 후, 에치 백(etch back) 공정으로 식각 되어 형성된다.
도 1b에 있어서, 상기 반도체 기판(1) 전면에 층간절연막(16)인 실리콘 산화막(silicon oxide)이 증착 된다.
마지막으로, 도 1c에 도시된 바와같이, 상기 층간절연막(16)의 상부 표면이 예를 들어 화학적 기계적 연마 공정(chemical mechanical polishing process: CMP)에 의해 평탄화된다.
그러나, 상술한 바와 같은 종래의 절연막 형성 방법을 사용하는 경우, 상기 리세스 영역의 종횡비가 증가함에 따라 도 1b에 도시된 바와 같이, 층간절연막(16) 내에 보이드(18)가 발생되고, 이어서 실행되는 CMP공정에 의해 노출된 상기 보이드(18)는 후속의 폴리실리콘막 증착시, 상기 보이드(18) 내로 폴리실리콘이 침투하여 패드 전극간의 브리지가 발생될 수 있다. 결국, 정상적인 소자의 동작이 불가능하게 된다.
한편, 얕은 트렌치 격리(shallow trench isolation) 등의 소자 격리(device isolation) 형성시에 보이드가 발생되는 경우, 이 보이드를 통해 게이트 전극간의 브리지(bridge)가 발생될 수 있다.
따라서, 절연막 증착시에 발생되는 보이드 생성을 방지하거나 또는 생성된 보이드를 제거하는 공정 개발이 향후 공정의 핵심 기술 중 하나가 될 것이다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 고집적 소자를 위한 보이드를 갖지 않는 절연막 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 절연막 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 절연막 형성 방법의 공정들을 순차적으로 보여주는 흐름도; 및
도 3는 본 발명의 제 2 실시예에 따른 절연막 형성 방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 101 : 활성 영역
4, 102 : 소자격리막 6, 104 : 게이트 절연막
8, 106 : 게이트 전극 10, 108 : 게이트 스페이서
12, 110 : 게이트 구조물 14, 112 : 실리콘 질화막
16, 118 : 층간절연막 114 : 제 1 층간절연막
116 : 제 2 층간절연막 18 : 보이드
202 : 패드 산화막 204 : 트렌치 식각 마스크
206 : 트렌치 208 : 제 1 트렌치 격리막
210 : 제 2 트렌치 격리막 212 : 트렌치 격리막
상술한 목적을 달성하기 위한 본 발명에 의하면, 절연막 형성 방법은, 먼저 반도체 기판 상에 리세스 영역을 가지는 복수의 패턴을 형성한다. 상기 리세스 영역을 포함하여 반도체 기판 전면에 제 1 절연층을 증착 한다. 상기 리세스 영역의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층을 식각 한다. 그리고, 상기 제 1 절연층을 포함하여 반도체 기판 전면에 상기 리세스 영역을 완전히 채우도록 제 2 절연층을 증착 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 절연막 형성 방법은, 반도체 기판과, 상기 반도체 기판 상에 형성되어 있되 절연층에 의해 캡핑(capping)된 복수의 도전 구조물을 포함하는 절연막 형성 방법에 있어서, 상기 도전 구조물 사이의 영역을 포함하여 반도체 기판 전면에 제 1 층간절연막을 증착 한다. 상기 도전 구조물 사이의 상기 영역에 제 1 층간절연막의 일부가 남도록 제 1 층간절연막을 식각 한다. 그리고, 상기 제 1 층간절연막을 포함하여 반도체 기판 전면에 상기 도전 구조물 사이의 상기 영역을 완전히 채우도록 제 2 층간절연막을 증착 한다. 이때, 상기 절연층은 제 1 및 제 2 층간절연막과 식각 선택비를 갖는 물질로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 절연막 형성 방법은, 하부 영역을 식각 하여 리세스 영역을 형성한다. 상기 리세스 영역을 포함하여 상기 하부 영역 전면에 제 1 절연층을 증착 한다. 상기 리세스 영역의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층을 식각한 후, 상기 리세스 영역을 완전히 채우도록 상기 제 1 절연층을 포함하여 하부 영역 전면에 제 2 절연층을 증착 한다.
이하, 도 2 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 신규한 절연막 형성 방법은, 리세스 영역을 포함하여 하부 영역(반도체 기판 또는 반도체기판상에 형성된 막) 전면에 제 1 절연층이 증착된 후, 리세스 영역의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층이 식각 된다. 상기 제 1 절연층을 포함하여 상기 하부 영역 전면에 상기 리세스 영역이 완전히 채워지도록 제 2 절연층이 증착 된다. 이로써, 보이드를 갖지 않는 절연막을 형성할 수 있고 따라서, 보이드에 의한 도전 패턴간의 브리지(bridge)를 방지할 수 있다.
(실시예 1)
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 절연막 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 제 1 실시예에 따른 DRAM의 셀 어레이 영역에 대한 층간절연막 증착 방법에 따르면, 먼저 반도체 기판(100) 상에 활성 영역(101)과 비활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 예를 들어, LOCOS(LOCal Oxidation of Silicon) 방법 내지 트렌치 격리 방법으로 형성된다. 여기서는, 상기 트렌치 격리 방법으로 형성되었다. 상기 활성 영역(101) 상에 게이트 절연막(104)이 형성된 후, 게이트 절연막(104) 상에 게이트 구조물(110)이 형성된다.
상기 구조가 0.18㎛의 소자의 경우, 상기 리세스 영역의 하부의 폭 및 상부의 폭은 각각 0.08㎛ 및 0.1㎛이고, 상기 리세스 영역의 높이는 0.4㎛ 이다.
상기 게이트 구조물(110)을 형성하기 위해, 먼저 상기 게이트 절연막(104) 상에 게이트 전극용 도전층이 증착 된다. 상기 게이트 전극용 도전층은 예를 들어, 약 2500Å의 두께를 갖도록 증착 된다. 상기 게이트 전극용 도전층은 예를 들어, 1000Å 두께의 폴리실리콘막(106a) 및 1500Å 두께의 실리사이드막(106b)이 차례로 증착된 다층막으로 형성된다. 상기 게이트 전극용 도전층 상에 게이트 식각 마스크용 절연층이 증착 된다. 상기 게이트 식각 마스크용 절연층은 후속 공정으로 형성되는 층간절연막(114, 116)과 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막, 실리콘 산화막, 혹은 실리콘 옥시나이트라이드 및 이들의 조합된 막으로서 약 1000Å 내지 3600Å의 두께 범위를 갖도록 증착 된다. 상기 게이트 식각 마스크용 절연층은 1000Å 내지 2000Å 두께의 범위를 갖는 (바람직하게는 1500Å 두께)의 실리콘 질화막, 200Å 내지 800Å 두께의 범위를 갖는 (바람직하게는 500Å 두께)의 실리콘 산화막, 400Å 내지 800Å 두께의 범위를 갖는 (바람직하게는 600Å 두께)의 반사방지막인 실리콘 옥시나이트라이드막으로 증착될 수 있다.
게이트 형성용 마스크(gate forming mask)를 사용하여 상기 게이트 식각 마스크용 절연층 및 게이트 전극용 도전층이 차례로 식각 되어 각각 게이트 식각 마스크(107) 및 게이트 전극(106)이 형성된다. 이때 상기 게이트 식각 마스크용 절연층을 식각하여 패턴을 형성한 다음, 이 패턴화된 상기 게이트 식각 마스크용 절연층을 게이트 형성용 마스크로 사용하여 게이트 전극용 도전층을 식각할 수도 있다.
상기 게이트 전극(106) 양측의 활성 영역(101)에 저농도의 소오스/드레인 불순물 이온이 주입된다.
상기 반도체 기판(100) 상에 게이트 스페이서 형성용 절연층이 증착 된다. 상기 게이트 스페이서 형성용 절연층은 상기 게이트 식각 마스크용 절연층과 마찬가지로 실리콘 질화막, 실리콘 산화막, 혹은 실리콘 옥시나이트라이드막으로서, 약 300Å 내지 1500Å의 두께 범위를 갖도록 증착 된다. 상기 게이트 식각 마스크용 절연층이 에치 백 공정으로 식각 되어 게이트 전극(106) 및 게이트 식각 마스크(107)의 양측벽에 게이트 스페이서(108)가 형성된다.
필요에 따라서는 상기 반도체 기판(100) 전면에 얇은 실리콘 질화막(112)이 증착 된다. 상기 실리콘 질화막(112)은 약 50Å 내지 200Å의 두께 범위를 갖도록 증착 된다. 상기 실리콘 질화막(112)은 스토리지 전극 콘택홀 내지 비트 라인 콘택홀 형성시 소자격리막(102)이 식각 되는 것을 방지하기 위한 식각 정지층(etch stopping layer)으로써 사용된다.
상기 실리콘 질화막(112) 상에 인접한 게이트 구조물(110) 사이의 리세스 영역이 어느 정도 채워지도록 제 1 층간절연막(114)이 증착 된다. 상기 제 1 층간절연막(114)은 실리콘 산화막으로 구성되며, 구체적으로는 BPSG, USG, PE-TEOS, HDP중 적어도 하나 이상의 물질로 구성된다. 상기 제 1 층간절연막(114)은 300Å 내지 3000Å의 두께 범위 내로 바람직하게, 2000Å의 두께로 증착 된다. 본 발명의 바람직한 실시예로서, 제 1 층간절연막(114)이 CVD방식의 HDP산화막으로 형성된 경우, 상기 제 1 층간절연막(114)의 증착시에 사용되는 스퍼터링 가스(sputtering gas)로서, 불활성 가스, 바람직하게는 아르곤(Ar) 가스 혹은 헬륨(He) 가스가 사용된다.
이 실시예에서 스퍼터링 가스로서 He가스를 사용하여 제 1 층간절연막(114)이 형성된 경우에는, 상기 제 1 층간절연막(114)은 다음과 같은 조건에 의해 증착 된다. 즉, 로우 주파수 파우어(low frequency power)(400kHz)는 2000W 내지 4000W의 범위를 갖고, 하이 주파수 파우어(high frequency power)(13.56MHz)는 500W 내지 3000W의 범위를 가지며 바람직하게, 상기 로우 주파수 파우어는 3000W이고, 상기 하이 주파수 파우어는 1300W가 사용된다.
그리고, 공정 가스로서 사일렌 가스(40sccm 내지 120sccm) 및 산소 가스(40sccm 내지 300sccm)가 사용되고, 스퍼터링 가스로서 불활성 가스인 헬륨(He)(20sccm 내지 600sccm) 가스가 사용된다. 바람직하게, 상기 SiH4 가스의 유량은 80sccm이 사용되고, 상기 산소 가스의 유량은 120sccm이 사용되며, 그리고 상기 헬륨 가스의 유량은 390sccm이 사용된다.
상기 스퍼터링 가스로서 헬륨 가스를 사용함에 따라, 도 2a에서의 참조 번호 115로 나타낸 바와 같이, 개선된 증착 프로파일을 갖는 제 1 층간절연막(114)이 증착 된다. 이와 같은 증착 프로파일은 원자량이 40인 수소원자에 의해 상기 제 1 층간절연막(114)의 리스퍼터링되는 양이 적기 때문이다.
다음, 상기 게이트 구조물(110) 사이의 리세스 영역의 하부에 상기 제 1 층간절연막(114)의 일부가 남도록 제 1 층간절연막(114)을 식각 하는 공정이 수행된다. 이 식각공정은 습식 식각 공정이 바람직하고, 이는 상기 리세스 영역 내의 제 1 층간절연막(114) 사이의 공간을 수직방향뿐만아니라 수평방향으로도 더 확장시킬 수 있기 때문이다. 그리고, 상기 습식 식각 공정은 통상적인 산화막 식각 용액 예를 들어, 200 : 1 HF, LAL(NH4F와 HF의 혼합 용액), 그리고 BOE(buffered oxide etchant) 중 어느 하나를 사용하여 수행된다.
또는 건식 식각 공정을 추가로 실행할 수 있고, 또는 건식 식각 공정후 추가로 건식 식각 공정을 실행할 수 있다. 또는 상기 식각 공정들은 인-시튜(In-Situ)로 실행가능하다.
상기 건식 식각 공정은 Ar, CF4, CHF3,헬륨, CH2F2그리고 산소 중 적어도 어느 하나를 포함하는 식각 가스를 사용하여 수행된다.
도 2b 및 도 2c는 상기 제 1 층간절연막(114)이 건식 식각 공정 및 습식 식각 공정을 혼합한 방식에 의해 식각되는 과정을 보여주고 있다.
도 2b를 참조하면, 상기 게이트 구조물(110) 사이의 리세스 영역의 하부에 상기 제 1 층간절연막(114)의 일부가 남도록 제 1 층간절연막(114)을 식각 하는 공정이 수행된다.
상기 제 1 층간절연막(114)을 식각 하는 공정은 건식 식각 공정 또는 습식 식각 공정을 사용하여 실행되고, 또는 건식 식각 공정 및 습식 식각 공정을 혼합한 방식을 사용하여 수행된다.
예를 들어, 상기 제 1 층간절연막(114)의 일부가 건식 식각 공정에 의해 식각 된다. 상기 건식 식각 공정에 의해 식각 되는 제 1 층간절연막(114)의 식각량은 150Å 내지 500Å의 두께 범위를 갖고, 바람직하게 300Å이 된다. 상기 건식 식각 공정은 다음과 같은 조건에 의해 수행된다. 즉, 로우 주파수 파우어 및 하이 주파수 파우어 둘 모두 2000W 내지 4500W의 범위를 갖는다. 그리고, 식각 가스는 헬륨 또는 산소 가스 또는 헬륨과 산소의 혼합 가스가 사용되며, 바람직하게 헬륨과 산소의 혼합 가스가 사용된다. 예를 들어, 상기 헬륨은 390sccm이 사용되고, 상기 산소는 30sccm이 사용된다.
도 3b에 도시된 바와같이, 상기 건식 식각 공정 후의 제 1 층간절연막(114)의 프로파일은 대체로 양호하다. 따라서, 습식 식각 공정을 수행하지 않고 바로 제 2 층간절연막(116)이 증착될 수 있다.
그러나, 보이드 없는 층간절연막을 형성하기 위한 마진을 향상시키기 위해서, 상기 건식 식각 공정 후 습식 식각 공정이 더 수행된다.
상기 습식 식각 공정은 다음과 같은 조건에 의해 수행된다. 즉, 상기 제 1 층간절연막(114)이 100Å 내지 400Å의 두께 범위 내로 바람직하게, 200Å의 두께로 식각 된다. 이때, 식각 용액은 통상적인 산화막 식각 용액인 200 : 1 HF, LAL, 그리고 BOE 중 어느 하나가 사용된다.
그러면, 도 2c에서와 같이, 반도체 기판(100)의 상부 표면이 완만하게 된다.
이어서, 상기 제 1 층간절연막(114)을 포함하여 반도체 기판(100) 전면에 상기 리세스 영역이 완전히 채워지도록 제 2 층간절연막(116)이 증착 되어 도 3d에 도시된 바와 같이, 본 발명의 실시예에 따라 보이드 없는 층간절연막(118)이 완성된다.
상기 제 2 층간절연막(116)은 상기 제 1 층간절연막(114)과 동일한 물질 예를 들어, HDP 산화막으로 증착 되거나, 서로 다른 물질 예를 들어, USG막 및 PE-TEOS 중 어느 하나를 사용하여 증착 된다.
상기 제 2 층간절연막(116)은 300Å 내지 3000Å의 두께 범위를 갖도록 바람직하게, 2800Å의 두께로 증착 된다. 이때, 상기 제 2 층간절연막(116)의 증착 조건은 다음과 같다. 즉, 로우 주파수 파우어가 2000W 내지 4000W이고, 하이 주파수 파우어가 500W 내지 4000W이며, 증착 가스로서 SiH4(40sccm 내지 120sccm), 산소(40sccm 내지 300sccm), 스퍼터링 가스로서 헬륨(20sccm 내지 600sccm) 가스가 사용된다. 바람직하게, 상기 로우 주파수 파우어는 3000W 이고, 하이 주파수 파우어는 2000W 이며, 상기 SiH4 가스의 유량은 80sccm, 산소 가스의 유량은 120sccm, 그리고 헬륨 가스의 유량은 390sccm이 사용된다.
상기 리세스 영역 내에 남아 있는 제 1 층간절연막(114)으로 인해, 상기 리세스 영역의 종횡비가 감소되고, 따라서 상기 제 2 층간절연막(116) 증착시 보이드가 발생되지 않는다.
후속 공정으로서, 도면에서는 도시되어 있지 않지만, 상기 제 2 층간절연막(116)의 상부 표면이 예를 들어, 에치 백 공정 내지 CMP 공정을 사용하여 평탄화 된다.
(실시예 2)
도 3는 본 발명의 제 2 실시예에 따른 절연막 형성 방법의 공정을 보여주는 단면도이다.
도 3를 참조하면, 트렌치 격리 형성 방법은, 반도체 기판(200) 상에 패드 산화막(202), 패드 질화막(204a), 그리고 HTO 산화막(204b)이 순차적으로 형성된 후, 이 분야에서 잘 알려진 사진 식각 공정(photolithography)에 의해 패터닝 된다. 그러면, 상기 패드 질화막(204a) 및 HTO 산화막(204b)에 의한 트렌치 식각 마스크(trench etch mask)(204)가 형성된다. 상기 트렌치 식각 마스크(204)를 사용하여 반도체 기판(200)이 식각 되어 트렌치(206)가 형성된 다음, 상기 트렌치가 형성된 반도체기판을 열산화하여 트렌치의 측벽및 바닥에 산화막이 형성된다.
이어서, 상기 트렌치(206)를 포함하여 반도체 기판(200) 전면에 제 1 트렌치 격리막(208) 예를 들어, 일반적으로 트렌치 격리 물질로 잘 알려진 USG(Undoped silicate glass)막 또는 HDP막이 증착 된다.
다음, 상기 트렌치(206)의 하부에 제 1 트렌치 격리막(208)의 일부가 남도록 상기 제 1 트렌치 격리막(208)이 식각 된다. 이로써, 상기 제 1 트렌치 격리막(208) 내에 발생될 수 있는 보이드가 제거된다. 상기 제 1 트렌치 격리막(208)의 식각은 건식 식각 공정 또는 습식 식각 공정을 사용하거나, 또는 건식 식각 공정 및 습식 식각 공정을 혼합하여 사용되는 공정에 의해 수행된다.
이어서, 상기 트렌치(206)가 완전히 채워질 때까지 제 2 트렌치 격리막(210)이 증착 된다. 상기 제 2 트렌치 격리막(210)은 예를 들어, 상기 제 1 트렌치 격리막(208)과 동일한 물질로 증착 된다. 또는, 상기 제 2 트렌치 격리막(210)은 제 1 트렌치 격리막(208)과 서로 다른 물질 예를 들어, PE-TEOS막으로 증착 된다. 그러면, 보이드를 갖지 않는 트렌치 격리막(212)이 완성된다.
상기 제 1 및 제 2 트렌치 격리막(208, 210)의 증착은 제 1 및 제 2 실시예에서와 같이, 스퍼터링 가스로서 아르곤 가스 또는 헬륨 가스를 사용하여 수행된다.
본 발명은 상술한 바와 같은 층간절연막 형성 및 트렌치 격리막 형성에 국한하지 않고 좁은 영역(gap or narrow space) 내지 리세스부(recessed portion)를 절연막 뿐만 아니라, 도전막 등의 물질막으로 채우는 모든 공정에 적용 가능하다.
본 발명은 종래의 인접한 도전 구조물 사이의 영역 및 트렌치 등과 같은 리세스 영역을 절연 물질로 채울 때, 리세스 영역의 종횡비가 증가함에 따라 보이드가 발생되는 문제점과, 보이드 발생에 따라 도전 패턴간 브리지가 발생되는 문제점을 해결한 것이다.
본 발명은 다단계 절연층 증착 및 절연층 식각 공정을 사용함으로써, 보이드를 갖지 않는 절연막을 형성할 수 있고 따라서, 보이드에 의한 도전 패턴간의 브리지(bridge)를 방지할 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판 상에 복수의 리세스 영역을 갖는 패턴을 형성하는 단계;
    상기 리세스 영역을 포함하여 반도체 기판 전면에 제 1 절연층을 증착 하는 단계;
    상기 리세스 영역의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층을 식각 하는 단계; 및
    상기 제 1 절연층을 포함하여 반도체 기판 전면에 상기 리세스 영역을 완전히 채우도록 제 2 절연층을 증착 하는 단계를 포함하는 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 식각 단계는, 건식 식각 공정, 습식 식각 공정, 그리고 건식 식각 공정, 습식 식각 공정및 이들의 혼합공정 중 어느 하나를 사용하여 수행되는 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 절연층은, 상기 제 1 절연층과 동일한 물질 또는 상이한 물질로 형성되는 절연막 형성 방법.
    는 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연층은 CVD 방식의 HDP 산화막으로 형성된 절연막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 절연층의 증착단계는 적어도 아르곤(Ar) 또는 헬륨(He)등을 포함하는 불활성 가스를 스퍼터링 가스로 사용하는 절연막 형성 방법.
  6. 제 2 항에 있어서,
    상기 건식 식각 공정은 적어도 아르곤 혹은 헬륨 가스를 스퍼터링 가스로 그리고 산소 가스를 공정가스로 사용하는 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 절연층 식각 공정은 건식 식각후 습식 식각하는 절연막 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 절연층 식각 공정은 건식 식각 후에 다시 건식 식각하는 절연막 형성 방법.
  9. 하부 영역상에 형성되어 있되 절연층에 의해 캡핑(capping)된 복수의 도전 구조물을 포함하는 절연막 형성 방법에 있어서,
    상기 도전 구조물 사이의 리세스 영역을 포함하여 상기 하부 영역 전면에 제 1 층간절연막을 증착 하는 단계;
    상기 도전 구조물 사이의 상기 리세스 영역에 제 1 층간절연막의 일부가 남도록 제 1 층간절연막을 식각 하는 단계; 및
    상기 제 1 층간절연막을 포함하여 상기 하부 영역 전면에 상기 도전 구조물 사이의 상기 리세스 영역을 완전히 채우도록 제 2 층간절연막을 증착 하는 단계를 포함하고,
    상기 절연층은 제 1 및 제 2 층간절연막과 식각 선택비를 갖는 물질로 형성되는 절연막 형성 방법.
  10. 제 9 항에 있어서,
    상기 절연층은 실리콘 질화막(silicon nitride)이고, 상기 제 1 및 제 2 층간절연막은 실리콘 산화막(silicon oxide)인 절연막 형성 방법.
  11. 반도체 기판을 식각 하여 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함하여 반도체 기판 전면에 제 1 절연층을 증착 하는 단계;
    상기 트렌치의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층을 식각 하는 단계; 및
    상기 제 1 절연층을 포함하여 반도체 기판 전면에 상기 트렌치를 완전히 채우도록 제 2 절연층을 증착 하는 단계를 포함하는 절연막 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1절연층의 증착전에, 상기 트렌치를 열산화하여 상기 트렌치의 측벽및 바닥에 산화막을 형성하는 공정을 더 포함하는 절연막 형성 방법.
    는 절연막 형성 방법.
  13. 리세스 영역을 포함하여 반도체 기판 전면에 제 1 절연층을 증착 하되, 상기 제 1 절연층은 스퍼터링 가스로서 헬륨(He)가스를 사용하는 단계;
    상기 리세스 영역의 하부에 제 1 절연층의 일부가 남도록 제 1 절연층을 단지 건식 식각 하는 단계; 및
    상기 제 1 절연층을 포함하여 반도체 기판 전면에 상기 리세스 영역을 완전히 채우도록 제 2 절연층을 증착 하는 단계를 포함하는 절연막 형성 방법.
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