KR20040020600A - 반도체 소자의 절연막 형성방법 - Google Patents

반도체 소자의 절연막 형성방법 Download PDF

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Abstract

반도체 소자의 절연막 형성방법이 개시되어 있다. 반도체 기판 상에 상기 기판으로 불순물이 침투하는 것을 방지하기 위해 확산 방지막을 형성하고, 상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성한다. 반도체 기판 상에 금속막을 형성하고, 상기 금속막 상에 상기 금속막으로 불순물이 침투하는 것을 방지하는 확산 방지막을 형성한다. 상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성한다. 이와 같이, NF3를 사용하여 절연막을 형성함으로써 갭필능력을 향상시키며 상기 절연막 하부에 실리콘 나이트라이드 또는 열산화막을 형성하여 불소이온의 하부로의 침투를 방지한다.

Description

반도체 소자의 절연막 형성방법{METHOD FOR FORMING DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 절연막 형성방법에 관한 것으로, 보다 상세하게는 확산 방지막을 갖는 반도체 소자의 절연막 형성방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하기 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 고집적도로 셀(cell)들을 집적시켜야하므로, 반도체 소자의 디자인 룰(design rule)은 점점 축소되고 있다.
반도체 소자의 고집적화에 따라 반도체 소자의 미세한 셀들을 조밀하게 형성하기 위해 통상적인 쉘로우 트렌치 분리(Shallow Trench Isolation;STI, 이하, "STI"라고 한다.) 공정에 의한 활성화 영역 또한 미세하게 형성되어야 한다. 따라서, STI 공정에서 트렌치의 가로세로비(aspect ratio)도 커지게 된다. 뿐만 아니라, 상기와 같이 트렌치가 형성된 반도체 소자 내에 다층으로 패턴들을 형성하고 있다. 상기와 같이 다층으로 형성된 패턴들을 상하층 간에 전기적으로 연결하기 위해서는 콘택이나 비아가 요구된다.
디자인 룰이 축소되면서, 상기 콘택이나 비아를 형성하기 위한, 콘택홀이나 비아홀의 가로세로비(aspect ratio)가 증가하고, 하부 패턴이 조밀한 곳과 드문 곳이 발생하게 되었다. 그러나, 상기와 같이 가로세로비가 증가한 좁은 홀 및 패턴이 조밀한 영역에 물질을 채워 넣게 되면, 좁은 영역에 물질이 완전히 채워지지 못하고 빈 공간이 형성되는 보이드 등의 문제를 야기하게 된다.
상기와 같이 좁은 틈에 물질을 채워넣는 방법으로 BPSG(boro phospho silicate glass)막을 형성하고 830℃ 이상의 온도에서 리플로우 시키는 방법이 제시되었다. 그러나 소자가 고집적화 되어 0.2 micro meter 이하의 임계 치수(Critical Dimension;CD, 이하"CD"라고 한다.)가 요구되면서 층간 절연막 형성을 위한 830℃ 정도의 열처리는 작아진 트랜지스터의 구성 요소에 손상을 미칠 수 있다는 열 부담(thermal budget)을 갖고 있다.
고온 열처리의 문제를 없애기 위한 대안으로 선택되고 있는 방법은 고밀도 화학 기상 증착(High Density Plasma Enhanced Chemical Vapor Deposition;HDPCVD, 이하, "HDP CVD"라고 한다.) 방법이다. 그러나 이들 막질 역시 0.2micro meter 이하의 CD 인 0.18micro meter 정도의 디자인 룰에서는 보이드(void)나 심(seam)을 발생시키는 문제로 인해 갭필(gap-fill) 능력에 한계를 드러내고 있다.
상기와 같이 기존의 HDP CVD 방식으로는 갭필(gap fill)이 점점 어려워지게 되었다. 이를 해결하기 위해 최근에는 NF3기체를 사용하여 HDP CVD 방식으로 갭필을 진행함으로써 그 성능을 향상시키려는 연구가 진행되고 있다. 대한민국 특허 특1997-045517에 HDP CVD 방식을 이용한 갭필방법이 개시되어 있다.
그러나, 상기 NF3기체에 반도체 기판 및 금속이 직접적으로 노출되게 되면, 불소이온이 상기 기판 및 금속을 이루고 있는 원자간의 빈 공간으로 침투하게 된다. 상기 침투한 불소 이온으로 인해 게이트 전극의 전자 이동에 이상 흐름이 발생하여 문턱 전압이 초기에 소자를 설계한 값과 다르므로 소자의 오작동을 유발하여 신뢰성을 떨어뜨리게 된다.
도 1은 절연막을 형성하는 조건에 따른 반도체 기판에 침투한 불소의 농도 분포를 나타낸 그래프이다.
도 1을 참조하면, 공정 중에 NF3를 사용하게 되면 NF3를 사용하지 않을 경우에 대비하여 기판 표면의 NF3농도가 1000배 이상 차이를 나타낸다. 상기와 같이, NF3를 사용하게되면, 갭필 능력은 향상되지만 불소이온의 침투가 기하급수적으로 증가한다.
따라서, 본 발명의 목적은 불순물의 침투를 방지하는 반도체 소자의 절연막 형성방법을 제공하는 것이다.
도 1은 절연막을 형성하는 조건에 따른 반도체 기판에 침투한 불소의 농도 분포를 나타낸 그래프이다.
도 2a 내지 도 2f는 본 발명의 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
상기한 목적을 달성하기 위하여 본 발명의 제1방법은, 반도체 기판 상에 상기 기판으로 불순물이 침투하는 것을 방지하기 위한 확산 방지막을 형성하는 단계 및 상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 제2방법은 반도체 기판 상에 금속막을 형성하는 단계, 상기 금속막 상에 상기 금속막으로 불순물이 침투하는 것을 방지하기 위한 확산 방지막을 형성하는 단계 및 상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명이 제3방법은, 반도체 기판 상에 금속막을 형성하는 단계, 상기 금속막으로 불순물이 침투하는 것을 방지하기 위하여 상기 금속막 상에 열산화막 또는 실리콘 나이트라이드막을 형성하는 단계 및 상기 열산화막 또는 실리콘 나이트라이드막 상에 NF3를 포함한 기체를 사용하여 고밀도 플라즈마 화학 기상 증착 방식으로 절연막을 형성하는 단계를 포함한다.
이와 같이, NF3를 사용하여 절연막을 형성함으로써 갭필능력을 향상시키며 상기 절연막 하부에 실리콘 나이트라이드 또는 열산화막을 형성하여 불소이온의 하부로의 침투를 방지한다.
이하, 본 발명을 상세하게 설명하고자 한다.
반도체 기판 상에 상기 반도체 기판으로 불순물이 침투하는 것을 방지하기 위한 확산 방지막을 형성한다. 상기 확산 방지막은 열산화막이거나, 열산화막 및 실리콘 나이트라이드막을 순차적으로 적층하여 형성된 막 일 수 있다.
상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성한다. 상기 절연막은 고밀도 플라즈마 화학 기상 증착 방식에 의해 형성된다.
반도체 기판 상에 금속막이 존재하는 경우에는 상기 금속막 상에 상기 금속막으로 불순물이 침투하는 것을 방지하기 위해 확산 방지막을 형성한다. 상기 확산 방지막은 열산화막 또는 실리콘 나이트라이드막으로 이루어지거나, 상기 막들을 적층하여 형성할 수 있다.
상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성한다. 상기 절연막은 고밀도 플라즈마 화학 기상 증착 방식에 의해 형성되며 상기 불소를 포함한 기체는 NF3를 포함하는 기체이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2a 내지 도 2f는 본 발명의 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a를 참조하면, 통상의 STI 방식에 의해 반도체 기판(200)에 활성화 영역 및 비활성 영역으로 구분하기 위한 트렌치(210)를 형성하여 한다.
도 2b를 참조하면, 상기 트렌치(210)를 포함하여 기판(200) 전면에 균일하게 확산 방지막(220)을 형성한다. 상기 확산 방지막(220)은 열산화 공정에 의해 형성할 수 있으며, 상기 산화막 및 실리콘 나이트라이드막을 순차적으로 적층하여 형성할 수도 있다. 상기 실리콘 나이트라이드만을 적층하게 되면, 상기 실리콘 나이트라이드 자체의 높은 스트레스로 인해 크랙이 발생하여 소자 내로 크랙이 진행되어 불량이 발생하게 된다. 따라서, 상기와 같이, 산화막을 형성한 후 실리콘 나이트라이드막을 형성하여야한다.
도 2c를 참조하면, 상기 확산 방지막(220)이 형성된 트렌치(210)에 산화물을 매립하기 위해, NF3, O2, SiH4, He 및 Ar 등으로 이루어진 반응 기체를 도입하여 HDP CVD 방식에 의해 상기 트렌치(210)를 매립하도록 산화막(230)을 형성한다. 이때, 상기 트렌치(210) 내에는 열산화막이 형성되어 있으므로 상기 NF3의 불소 이온이 상기 열산화막의 구성 원자들로 인해 산란(scattering)된다. 따라서, 상기 NF3의 불소 이온은 하부로의 침투속도가 저하되므로 상기 막 내에 잡혀 상기 기판(200)으로 확산되지 못하게 된다.
도 2d를 참조하면, 통상의 화학 기계적 연마(Chemical Mechanical Polishing;CMP, 이하, "CMP"라고 한다.) 방법으로 상기 확산 방지막(220)을 CMP 종결점으로 하여 상기 산화막(230)을 평탄화함으로써 필드 산화막(240)을 형성한다.
도 2e를 참조하면, 상기 필드 산화막(240)으로 필드 영역이 정의된 기판(200)에 폴리실리콘막을 형성하고, 상기 폴리실리콘에 불순물을 도핑한다. 상기 도핑된 폴리실리콘을 패터닝하여 게이트 전극(250)을 형성한다. 상기 도핑된 폴리실리콘 상에는 금속층을 더 형성하거나, 실리사이데이션 시킬 수 있다.
상기 게이트 전극을 포함한 기판(200) 전면에 질화막 등을 형성하고 이방성 식각하여 상기 게이트 전극 측벽에 스페이서(260)를 형성한다. 상기 스페이서 양측 기판(200) 영역에 통상의 이온 주입법(Ion ImPlantation;IIP)에 의해 소오스/드레인 영역(270)을 형성하여 트랜지스터를 완성한다.
도 2f를 참조하면, 상기 트랜지스터가 집적된 기판(200)에 NF3, O2, SiH4, He 및 Ar 등으로 이루어진 반응 기체를 도입하여 HDP CVD 방식에 의해 갭필이 용이하게 이루어지도록 절연막(280)을 형성한다. 이때, 상기 NF3의 불소이온은 확산 방지막(220)에 의해 하부로 침투되지 못하므로 상기 불소이온으로 인한 소자의 오작동을 예방할 수 있다.
실시예 2
도 3a 내지 도 3d는 본 발명의 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 3a를 참조하면, 활성화 영역 및 비활성화 영역이 정의된 기판(300) 상에 제1 절연막(320)을 형성한다. 상기 기판(300)에는 트랜지스터와 같은 도전성 패턴이 형성되어 있을 수 있다.
도 3b를 참조하면, 상기 제1 절연막(320) 상에 금속물을 증착하여 금속막을 형성한다. 상기 금속막을 통상의 사진 식각 공정에 의해 패터닝함으로써 비트라인(330)을 형성한다. 상기 비트라인(330)의 상부는 실리사이데이션 되어 있을 수 있으며, 측벽에 스페이서가 형성되어 있을 수 있다.
도 3c를 참조하면, 상기 비트라인(330)을 포함하여 상기 제1 절연막(320) 전면에 실리콘 나이트라이드(이하, "SiN"라고 한다.) 또는 열산화막을 형성하거나, 상기 막들을 적층하여 확산 방지막(340)을 형성한다.
도 3d를 참조하면, 상기 확산 방지막(340)이 형성된 비트라인(330)을 포함하여 확산 방지막(340) 전면에 NF3, O2, SiH4, He 및 Ar 등으로 이루어진 반응 기체를 도입하여 HDP CVD 방식에 의해 제2 절연막(350)을 형성한다. 이때, 상기 확산 방지막(340)이 형성되어 있으므로, 상기 NF3의 불소이온이 상기 비트라인(330)에 침투되어 오작동을 유발하는 것을 방지할 수 있다.
상기와 같이, 실리콘으로 이루어진 반도체층 및 도체층을 포함하여 금속으로 이루어진 반도체 소자의 구성요소상에 HDP CVD 방식으로 절연막을 형성할 때, 상기 HDP CVD 절연막 형성전에 실리콘 나이트라이드 또는 열산화막을 형성함으로써 상기 NF3의 불소이온이 하부로 침투하여 문제를 발생시키는 것을 방지한다.
상술한 바와 같이 본 발명에 의하면, 실리콘 나이트라이드막 또는 열산화막을 형성하고 NF3를 포함한 기체를 사용하여 HDP CVD 방식으로 절연막을 형성한다. 따라서, 절연막의 갭필 능력을 향상시키면서도 상기 HDP CVD 방식에 사용되는 NF3의 불소 이온에 의한 하부 침투를 방지하여 상기 불소 이온이 소자의 전자 흐름을 방해하는 것을 방지함으로써, 소자의 오작동으로 인한 불량을 예방할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판으로 불순물이 침투하는 것을 방지하기 위하여 상기 반도체 기판 상에 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성하는 단계를 포함하는 반도체 소자의 절연막 형성방법.
  2. 제1항에 있어서, 상기 확산 방지막은 열산화막인 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  3. 제1항에 있어서, 상기 확산 방지막은 열산화막 및 실리콘 나이트라이드막을 순차적으로 적층한 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  4. 제1항에 있어서, 상기 불소를 포함한 기체는 NF3를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  5. 제1항에 있어서, 상기 절연막은 고밀도 플라즈마 화학 기상 증착 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  6. 반도체 기판 상에 금속막을 형성하는 단계;
    상기 금속막으로 불순물이 침투하는 것을 방지하기 위하여 상기 금속막 상에 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막 상에 불소를 포함한 기체를 사용하여 절연막을 형성하는 단계를 포함하는 반도체 소자의 절연막 형성방법.
  7. 제6항에 있어서, 상기 확산 방지막은 열산화막, 실리콘 나이트라이드막 또는 상기 막들을 순차적으로 적층한 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  8. 제6항에 있어서, 상기 절연막은 고밀도 플라즈마 화학 기상 증착 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  9. 반도체 기판 상에 금속막을 형성하는 단계;
    상기 금속막으로 불순물이 침투하는 것을 방지하기 위하여 상기 금속막 상에 열산화막 또는 실리콘 나이트라이드막을 형성하는 단계; 및
    상기 열산화막 또는 실리콘 나이트라이드막 상에 NF3를 포함한 기체를 사용하여 고밀도 플라즈마 화학 기상 증착 방식으로 절연막을 형성하는 단계를 포함하는 반도체 소자의 절연막 형성방법.
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