KR20010016923A - 반도체소자의 콘택 구조체 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 콘택 구조체를 형성하는 방법에 관하여 개시한다. 이 방법은 콘택홀이 형성된 반도체기판 전면에 반도체층, 오오믹 금속층 및 장벽금속층을 차례로 형성하고, 반도체층 및 오오믹 금속층을 서로 열적으로 반응시키어 콘택홀의 바닥, 측벽 및 하부코너에 균일한 화합물층을 형성한다. 이에 따라, 콘택홀이 불순물층 및 이와 인접한 소자분리층을 노출시키는 경우에 불순물층의 접합 누설전류 특성과 아울러 콘택저항을 개선시킬 수 있다.

Description

반도체소자의 콘택 구조체 형성방법{Method for forming contact structure of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 콘택 구조체 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 모스 트랜지스터의 크기는 점점 작아지고 콘택홀의 어스펙트 비율은 점점 증가하고 있다. 모스 트랜지스터의 크기, 즉 모스 트랜지스터의 채널길이가 감소하면, 짧은 채널효과(short channel effect)가 발생하여 모스 트랜지스터의 전기적 특성을 저하시킨다. 이에 따라, 고집적 반도체소자에 채택되는 모스 트랜지스터의 소오스/드레인 영역과 같은 불순물층은 얕게 형성하여야 한다. 그러나, 불순물층의 접합깊이를 얕게 형성하면, 콘택홀을 통하여 불순물층과 접촉하는 금속배선 내의 금속원자가 불순물층 아래의 반도체기판까지 침투하는 접합 스파이킹 현상이 발생한다. 이에 따라, 최근에 금속배선 및 불순물층 사이에 장벽금속층 및 오오믹 금속층을 개재시키어 접합 스파이킹 문제를 해결하는 기술이 고집적 반도체소자에 널리 채택되고 있다. 또한, 상기 장벽금속층 및 오오믹 금속층은 다층 금속배선(multi-layered metal interconnection)을 형성하는 기술에도 널리 채택되고 있다. 즉, 비아홀에 의해 노출된 하부 금속배선 및 상기 하부 금속배선과 접촉하는 상부 금속배선 사이에 오오믹 금속층 및 장벽금속층을 개재시키는 기술이 널리 사용되고 있다.
한편, 반도체소자의 소정의 영역에 형성되는 패턴의 크기, 예컨대 셀 어레이 영역 또는 코아 영역(core region)에 형성되는 불순물층의 폭은 반도체소자의 집적도를 증가시키기 위하여 최소 디자인 룰과 동일하도록 좁게 형성하는 것이 요구된다. 이때, 상기 불순물층 상에 콘택홀을 형성하고자 할 때 콘택홀의 바닥 면적이 불순물층의 폭에 의해 제한되어 콘택저항을 개선시키기가 어렵다. 이에 따라, 최근에 불순물층 및 이와 인접하는 소자분리 영역의 일부까지 노출시키는 콘택홀을 형성하여 콘택홀에 의해 노출되는 불순물층의 면적을 극대화시키는 공정기술이 채택되고 있다.
도 1은 본 발명 및 종래기술에 널리 사용되는 금속콘택 구조체에 대한 레이아웃도이다. 여기서, 참조부호 a로 표시한 부분은 제1 활성영역(1a) 및 제1 활성영역(1a)과 인접한 소자분리 영역을 모두 노출시키는 제1 금속 콘택홀(3a)이 배치된 부분을 나타내고, 참조부호 b로 표시한 부분은 제2 활성영역(1b)의 일부만을 노출시키는 제2 금속 콘택홀(3b)이 배치된 부분을 나타낸다.
도 2 내지 도 4는 도 1의 AA'를 따라 종래의 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a로 표시한 부분은 도 1의 제1 금속 콘택홀(3a)이 형성되는 부분을 나타내고, 참조부호 b로 표시한 부분은 도 1의 제2 금속 콘택홀(3b)이 형성되는 부분을 나타낸다.
도 2를 참조하면, 반도체 기판(11)의 소정영역에 활성영역을 한정하는 소자분리층(13)을 형성한다. 상기 소자분리층(13)은 반도체기판(11)의 소정영역을 식각하여 트렌치를 형성하고, 상기 트렌치 내부를 실리콘산화층과 같은 절연층으로 채움으로써 형성한다. 상기 소자분리층(13)들 사이의 활성영역 표면에 반도체기판(11)과 다른 도전형의 불순물, 예컨대 N형 또는 P형의 불순물을 주입하여 불순물층(15a, 15b)을 형성한다. 상기 불순물층(15a, 15b)들중 제1 불순물층(15a)은 제2 불순물층(15b)에 비하여 좁은 폭을 갖는다. 상기 제1 및 제2 불순물층(15a, 15b)들이 형성된 반도체기판 전면에 층간절연층(17)을 형성한다.
도 3을 참조하면, 상기 층간절연층(17)을 패터닝하여 제1 및 제2 불순물층(15a, 15b)을 각각 노출시키는 제1 및 제2 금속 콘택홀(H1, H2)을 형성한다. 여기서, 상기 제1 금속 콘택홀(H1)은 제1 불순물층(H1)이 노출되는 면적을 극대화시키기 위하여 제1 불순물층(15a)과 인접한 소자분리층(13)의 일부분이 노출되도록 형성한다. 이때, 소자분리층(13) 또한 식각되어 제1 불순물층(15a)의 측벽을 노출시키는 리세스된 영역(recessed region)이 형성된다. 제1 및 제2 금속 콘택홀(H1, H2)을 패터닝하기 위한 식각공정을 과도하게 실시하는 경우에는 제1 불순물층(15a)의 측벽뿐만 아니라 제1 불순물층(15a) 아래의 반도체기판(11)까지 노출시키는 리세스된 영역이 형성될 수도 있다.
계속해서, 상기 제1 및 제2 금속 콘택홀(H1, H2)이 형성된 반도체기판 전면에 오오믹 금속층(19) 및 장벽금속층(21)을 차례로 형성한다. 상기 오오믹 금속층(19) 및 장벽금속층(21)은 각각 타이타늄층 및 타이타늄 질화층으로 형성한다. 상기 오오믹 금속층(19) 및 장벽금속층(21)을 형성하는 방법으로는 스퍼터링 공정이 널리 사용되고 있다. 이때, 스퍼터링 공정의 특성에 기인하여 제1 및 제2 금속 콘택홀(H1, H2)의 바닥 및 측벽에 증착되는 오오믹 금속층(19)의 두께 및 장벽금속층(21)의 두께는 각각 층간절연층(17)의 상부면 상에 증착되는 오오믹 금속층(19)의 두께 및 장벽금속층(21)의 두께보다 얇게 형성된다. 특히, 금속 콘택홀(H1, H2)의 어스펙트 비율이 높을수록 스퍼터링 공정에 의해 형성되는 오오믹 금속층(19) 및 장벽금속층(21)의 단차도포성(step coverage)은 저하된다. 따라서, 어스펙트 비율이 높은 금속 콘택홀을 형성한 후에, 오오믹 금속층(19) 및 장벽금속층(21)을 형성하면, 도 3에 도시된 바와 같이 제1 및 제2 금속 콘택홀(H1, H2)의 하부코너(C1, C2)에 형성되는 오오믹 금속층(19) 및 장벽금속층(21)은 매우 얇은 두께를 보인다. 한편, 제1 금속 콘택홀(H1)의 하부코너(C1)에 형성되는 오오믹 금속층(19)은 제1 불순물층(15a)의 측벽과 접촉함은 물론, 반도체기판(11)과 직접 접촉할 수도 있다.
도 4를 참조하면, 상기 오오믹 금속층(19) 및 장벽금속층(21)이 형성된 결과물을 열처리하여 상기 오오믹 금속층(19) 및 불순물층(15a, 15b)을 서로 반응시킨다. 이에 따라, 제1 및 제2 불순물층(15a, 15b) 표면에 각각 제1 및 제2 금속 실리사이드층(19a, 19b)이 형성된다. 이때, 상기 제1 불순물층(15a) 표면에 형성된 제1 금속 실리사이드층(19a)의 가장자리는 도시된 바와 같이 반도체기판(11)과 연결될 수 있다. 결과적으로, 제1 불순물층(15a)과 반도체기판(11) 사이에 역바이어스(reverse bias)가 인가되면 상기 제1 금속 실리사이드층(19a)에 의해 접합 누설전류가 현저히 증가하여 반도체소자의 오동작이 유발된다.
계속해서, 상기 제1 및 제2 금속 실리사이드층(19a, 19b)이 형성된 반도체기판 전면에 상기 제1 및 제2 콘택홀(H1, H2)을 채우는 금속층(23), 예컨대 텅스텐층을 형성한다. 여기서, 상기 금속층(23), 즉 텅스텐층은 콘택플러그를 형성하기 위한 금속층으로서, WF6가스를 소오스 가스로 사용하는 저압 화학기상증착(LPCVD) 공정으로 형성한다. 이때, 상기 WF6가스로부터 분해된 플루오린(F)은 금속 콘택홀(H1, H2)의 하부코너(C1, C2), 특히 제2 금속 콘택홀(H2)의 하부코너(C2)에 얇게 형성된 장벽금속층(21)을 통과하여 상기 제2 금속 실리사이드층(19b)의 가장자리에 잔존하는 오오믹 금속층(19)과 반응한다. 이에 따라, 제2 금속 실리사이드층(19b)의 가장자리 상부에 금속 불화층(metal fluoride layer; I), 예컨대 타이타늄 불화층(titanium fluoride layer; TiF)이 형성된다. 상기 금속불화층(I)은 절연성을 가지므로 제2 금속 콘택홀의 콘택저항을 증가시키는 요인으로 작용한다. 이러한 콘택저항의 증가현상은 금속 콘택홀의 크기, 즉 금속 콘택홀의 직경이 작을 수록 심하게 나타난다.
도 5 및 도 6은 종래의 다른 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 2 내지 도 4에서 사용한 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타낸다. 도 5 및 도 6에서 소개되는 금속콘택 구조체의 형성방법에 있어서, 하부 배선은 불순물층이 아닌 금속을 함유하는 도전층 패턴에 해당한다.
도 5를 참조하면, 반도체기판(11) 상에 절연층(17)을 형성하고, 상기 절연층(17)의 소정영역 상에 내화성 금속을 함유하는 금속 폴리사이드 패턴 또는 도우핑된 폴리실리콘 패턴으로 이루어진 하부 배선(31)을 형성한다. 상기 하부 배선(31)이 형성된 반도체기판 전면에 층간 절연층(33)을 형성한다. 상기 층간 절연층(33)을 패터닝하여 하부 배선(31)의 소정영역을 노출시키는 금속 콘택홀을 형성한다. 상기 금속 콘택홀이 형성된 반도체기판 전면에 오오믹 금속층(19') 및 장벽금속층(21')을 차례로 형성한다. 여기서, 상기 오오믹 금속층(19') 및 장벽금속층(21')은 도 3에서 설명한 오오믹 금속층(19) 및 장벽금속층(21)과 동일한 방법으로 형성한다. 이에 따라, 금속 콘택홀의 하부코너에 형성되는 오오믹 금속층(19') 및 장벽금속층(21')은 매우 얇은 두께를 보인다.
도 6을 참조하면, 상기 오오믹 금속층(19') 및 장벽금속층(21')이 형성된 반도체기판 전면에 상기 금속 콘택홀을 채우는 금속층(23'), 예컨대 텅스텐층을 형성한다. 여기서, 상기 금속층(23), 즉 텅스텐층은 금속 콘택홀 내에 콘택플러그를 형성하기 위한 금속층으로서, WF6가스를 소오스 가스로 사용하는 저압 화학기상증착(LPCVD) 공정으로 형성한다. 이때, 상기 WF6가스로부터 분해된 플루오린(F)은 금속 콘택홀의 하부코너에 얇게 형성된 오오믹 금속층(19) 및 장벽금속층(21)을 통과하여 하부 배선(31)까지 침투한다. 따라서, 상기 하부배선(31)이 금속 폴리사이드 패턴인 경우에 상기 플루오린(F)은 금속 폴리사이드 패턴 내부의 금속원자와 반응한다. 이에 따라, 금속 콘택홀의 가장자리 아래의 하부 배선이 소모되어 보이드(V)가 형성된다. 이와 같이 금속 콘택홀의 가장자리 아래에 보이드(V)가 형성되면, 오오믹 금속층(19')과 하부 배선(31)이 접촉하는 면적이 감소하여 콘택저항이 증가한다.
한편, 상기 하부배선(31)이 도우핑된 폴리실리콘 패턴인 경우에, 상기 WF6가스로부터 분해된 플루오린(F)은 도 4에서 설명한 바와 같이 금속 콘택홀의 하부 코너에 얇게 형성된 오오믹 금속층(19'), 즉 타이타늄층과 반응한다. 따라서, 금속 콘택홀의 하부 코너 부분에 금속 불화층이 형성된다. 이에 따라, 콘택저항이 증가한다.
상술한 바와 같이 종래의 콘택 구조체를 형성하는 방법에 따르면, 불순물층의 접합 누설전류 특성이 저하될 뿐만 아니라, 콘택저항이 증가하는 문제점이 발생한다. 특히, 콘택저항이 증가하는 현상은 오오믹 금속층 및 장벽금속층의 불량한 단차도포성에 기인한다. 따라서, 콘택홀 내에 우수한 단차도포성을 갖는 오오믹 금속층 및 장벽금속층을 형성하기 위한 방법으로 콜리메이터(collimator)를 사용하는 스퍼터링 공정이 제안된 바 있으나, 이러한 방법은 궁극적으로 어스펙트 비율이 높은 콘택홀 내에 형성되는 오오믹 금속층 및 장벽금속층의 단차도포성을 개선하기에는 부족하다. 다른 방법으로, 단차도포성이 우수한 특성을 보이는 화학기상증착 방법을 사용하여 오오믹 금속층 및 장벽금속층, 예컨대 타이타늄층 및 타이타늄 질화층을 형성할 수 있다. 그러나, 이때 소오스 가스로 사용되는 TiCl4가스로부터 분해된 염소(Chlorine)가 금속을 함유하는 하부배선을 부식(corrosion)시키는 문제점을 발생시킨다. 따라서, 어스펙트 비율이 높은 콘택홀을 갖는 고집적 반도체소자의 콘택저항 및 접합 누설전류 특성을 개선시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 콘택저항 및 접합 누설전류 특성을 개선시킬 수 있는 반도체소자의 콘택 구조체 형성방법을 제공하는 데 있다.
도 1은 본 발명 및 종래기술에 적용되는 반도체소자의 콘택 구조체를 형성하기 위한 일반적인 레이아웃도이다.
도 2 내지 도 4는 도 1의 레이아웃도가 그려진 포토마스크들을 사용하여 종래의 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 도 2 내지 도 4에 보여진 방법과는 다른 종래의 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 11은 도 1의 레이아웃도가 그려진 포토마스크들을 사용하여 본 발명의 일 실시예에 따른 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 금속콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명 및 종래기술에 따라 제작된 금속콘택 구조체들의 누설전류 특성을 측정한 결과를 도시한 그래프이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체기판 상에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 반도체기판 전면에 상기 콘택홀의 프로파일을 따르는 반도체층, 오오믹 금속층 및 장벽금속층을 차례로 형성하는 단계와, 상기 오오믹 금속층 및 상기 반도체층을 열적으로 반응시키는 열처리공정을 실시하는 단계를 포함한다.
또한, 본 발명은 상기 열처리 공정이 완료된 반도체기판의 콘택홀 내에 콘택플러그를 형성하는 단계와, 상기 콘택플러그 상에 금속배선을 형성하는 단계를 더 구비할 수 있다. 상기 콘택플러그는 텅스텐층과 같은 내화성 금속층(refractory metal layer)으로 형성하고, 상기 금속배선은 알루미늄층 또는 알루미늄 합금층과 같은 금속층으로 형성한다.
상기 콘택홀에 의해 노출되는 반도체기판의 소정영역은 하부배선에 해당한다. 상기 하부배선은 소자분리층에 의해 한정된 활성영역이 반도체기판과 다른 도전형의 불순물로 도우핑된 불순물층이거나, 도우핑된 폴리실리콘 패턴일 수도 있다. 또한, 상기 하부배선은 금속 폴리사이드 패턴일 수도 있다.
상기 하부배선이 불순물층인 경우에, 상기 콘택홀은 불순물층 및 이와 인접한 소자분리층을 동시에 노출시키거나, 상기 불순물층의 소정영역만을 노출시킬 수도 있다.
상기 반도체층은 언도우프트 실리콘층, 언도우프트 게르마늄층 또는 언도우프트 실리콘게르마늄층(SiGe)으로 형성하고, 상기 오오믹 금속층은 타이타늄층으로 형성한다. 또한, 상기 장벽금속층은 타이타늄 질화층으로 형성한다. 여기서, 상기 반도체층은 단차도포성이 우수한 특성을 보이는 화학기상증착(CVD) 공정으로 형성하는 것이 바람직하다.
상기 반도체층과 오오믹 금속층을 서로 반응시키는 열처리 공정은 급속 열처리 공정으로 실시하는 것이 바람직하다. 이때, 급속열처리 공정은 600℃ 내지 700℃의 온도 및 질소 분위기에서 실시한다.
상술한 본 발명에 따르면, 콘택홀을 형성한 후에 콘택홀에 의해 노출되는 하부배선과 오오믹 금속층 사이에 단차도포성이 우수한 반도체층이 개재된다. 따라서, 열처리 공정시 콘택홀의 측벽 및 바닥에 일정두께 이상의 균일한 화합물층(compound material layer), 예컨대 금속 실리사이드층이 형성된다. 여기서, 상기 반도체층이 언도우프트 실리콘층이고 오오믹 금속층이 타이타늄층인 경우에, 상기 화합물층은 타이타늄 실리사이드층에 해당한다. 이에 따라, 콘택홀 내부에 콘택 플러그를 형성하기 위한 내화성 금속층, 즉 텅스텐층을 형성할 때 소스가스인 WF6가스로부터 분해된 플루오린(F)과 같은 원소들이 하부배선으로 침투하는 현상을 억제시킬 수 있으므로, 콘택저항이 증가하는 현상을 방지할 수 있다.
또한, 본 발명에 따르면, 불순물층 및 이와 인접한 소자분리층을 노출시키는 콘택홀을 형성하는 경우에, 상기 불순물층의 표면 상에 형성되는 화합물층, 즉 금속 실리사이드층이 반도체기판과 직접 접촉하는 것을 방지할 수 있다. 따라서, 불순물층과 반도체기판 사이에 흐르는 접합 누설전류 특성을 개선시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것을 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면 상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 7 내지 도 11은 도 1의 AA'를 따라 본 발명의 일 실시예에 따른 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다. 도 7 내지 도 11에 있어서, 참조부호 a 및 b로 표시한 부분은 각각 도 1의 제1 금속 콘택홀(3a) 및 제2 금속 콘택홀(3b)이 형성되는 영역을 나타낸다.
도 7을 참조하면, 반도체기판(51)의 소정영역에 트렌치 소자분리 방법을 사용하여 소자분리층(53)을 형성한다. 상기 소자분리층(53)은 절연층, 예컨대 CVD 실리콘산화층으로 형성한다. 상기 소자분리층(53)들 사이의 활성영역에 반도체기판(51)과 다른 도전형의 불순물을 주입하여 불순물층(55a, 55b)을 형성한다. 상기 불순물층(55a, 55b)은 모스 트랜지스터의 소오스/드레인 영역 또는 저항체(resistor)에 해당한다. 상기 불순물층(55a, 55b)중 제1 불순물층(55a)은 최소 디자인룰에 해당하는 좁은 폭을 갖는 불순물층에 해당하고, 제2 불순물층(55b)은 제1 불순물층(55a)보다 넓은 폭을 갖는 불순물층에 해당한다. 상기 불순물층(55a, 55b)이 형성된 반도체기판 전면에 층간절연층(57)을 형성한다. 상기 층간절연층(57)은 800℃ 내지 900℃의 고온에서 리플로우된 BPSG층 또는 화학기계적 연마(CMP) 공정 등으로 평탄화시킨 실리콘산화층으로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 층간절연층(57)을 패터닝하여 제1 불순물층(55a)을 노출시키는 제1 금속 콘택홀(H1') 및 제2 불순물층(55b)을 노출시키는 제2 금속 콘택홀(H2')을 형성한다. 여기서, 제1 금속 콘택홀(H1')은 제1 불순물층(55a)의 노출면적을 극대화시키기 위하여 제1 불순물층(55a) 뿐만 아니라 제1 불순물층(55a)과 인접한 소자분리층(53)을 노출시킨다. 이에 따라, 제1 불순물층(55a)과 인접한 소자분리층(53)의 일부가 식각되어 제1 금속 콘택홀(H1')의 하부코너(C1')에 도시된 바와 같이 리세스된 영역이 형성된다. 상기 리세스된 영역은 제1 및 제2 금속 콘택홀(H1', H2')을 형성할 때 모든 불순물층을 완전히 노출시키기 위하여 실시하는 과도식각(over etching) 공정에 기인하여 형성된다. 상기 과도식각 공정이 심하게 실시되거나 상기 불순물층(55a, 55b)의 깊이가 얕으면, 제1 불순물층(55a)의 측벽 뿐만이 아니라 상기 제1 불순물층(55a) 아래의 반도체기판(51)이 노출될 수도 있다.
도 9를 참조하면, 상기 금속 콘택홀(H1', H2')이 형성된 결과물 전면에 상기 금속 콘택홀(H1', H2')의 프로파일을 따르는 반도체층(59)을 형성한다. 상기 반도체층(59)은 실리콘층, 게르마늄층 및 실리콘게르마늄층(SiGe)중 어느 하나, 바람직하게는 실리콘층으로 형성한다. 이때, 상기 반도체층(59)은 우수한 단차도포성을 보이는 저압 화학기상증착(LPCVD) 공정으로 형성하는 것이 바람직하다. 상기 실리콘층은 언도우프트 비정질 실리콘층 및 언도우프트 폴리실리콘층중 어느 것으로 형성하여도 무방하다. 이에 따라, 상기 반도체층(59)은 금속 콘택홀(H1', H2')의 바닥 및 측벽 뿐만 아니라 층간절연층(57)의 상부표면 상에 균일한 두께로 형성된다. 상기 반도체층(59)을 실리콘층으로 형성하는 경우에, 상기 실리콘층은 후속공정에서 형성되는 오오믹 금속층의 두께(금속 콘택홀의 바닥에 형성되는 오오믹 금속층의 두께)의 1배 내지 2배에 해당하는 두께로 형성하는 것이 바람직하다.
계속해서, 상기 반도체층(59) 상에 오오믹 금속층(61) 및 장벽금속층(63)을 차례로 형성한다. 상기 오오믹 금속층(61)은 타이타늄층으로 형성하는 것이 바람직하고, 상기 장벽금속층(63)은 타이타늄 질화층으로 형성하는 것이 바람직하다. 상기 오오믹 금속층(61) 및 장벽금속층(63)은 일반적으로 널리 알려진 스퍼터링 공정으로 형성한다. 이때, 상기 오오믹 금속층(61) 및 장벽금속층(63)은 도 9에 도시된 바와 같이 불량한 단차도포성을 보인다.
도 10을 참조하면, 상기 장벽금속층(63)이 형성된 반도체기판을 열처리하여 상기 오오믹 금속층(61)과 상기 반도체층(59)을 반응시킨다. 이에 따라, 금속 콘택홀(H1', H2')의 바닥 및 측벽뿐만 아니라 층간절연층(57)의 상부표면 상에 화합물층(61a), 즉 금속 실리사이드층이 형성된다. 상기 오오믹 금속층(61) 및 상기 반도체층(59)이 각각 타이타늄층 및 실리콘층인 경우에, 상기 화합물층(61a)은 타이타늄 실리사이드층(titanium siliside layer; TiSi2 layer)에 해당한다. 이때, 도 10에 도시된 바와 같이 상기 층간절연층(57)의 상부표면 및 금속 콘택홀(H1', H2')의 상부측벽에 형성된 오오믹 금속층(61)의 일부는 반응되지 않은 상태로 잔존할 수 있다. 또한, 제1 금속 콘택홀(H1')의 하부코너 부분, 즉 리세스된 영역에 오오믹 금속층(61)과 반응되지 않은 반도체층 잔여물(semiconductor layer residue; 59')이 잔존한다. 이는, 오오믹 금속층(61)의 단차도포성이 반도체층(59)의 단차도포성보다 불량하기 때문이다. 다시 말해서, 제1 금속 콘택홀(H1')의 하부코너, 즉 리세스된 영역 내에 형성된 오오믹 금속층(61)의 두께가 제1 불순물층(55a) 상부에 형성된 오오믹 금속층(61)의 두께보다 얇게 형성되는 데 반하여 반도체층(59)은 모든 영역에서 균일한 두께로 형성되기 때문이다. 따라서, 반도체층(59)과 오오믹 금속층(61)을 서로 반응시키기 위한 열처리 공정을 실시할 때 리세스된 영역에 형성된 오오믹 금속층(61)과 반응하는 반도체층(59)의 양은 제1 불순물층(55a) 상부의 오오믹 금속층(61)과 반응하는 반도체층(59)의 양보다 작다. 이에 따라, 리세스된 영역 내부에 형성된 반도체층(59)의 일부가 오오믹 금속층(61)과 반응하지 않은 상태로 잔존한다. 결과적으로, 상기 화합물층(61a)이 반도체기판(51)과 직접 접촉되는 것을 방지할 수 있다.
상기 열처리 공정은 금속 콘택홀(H1', H2')의 바닥에 형성된 반도체층(59)이 모두 반응하도록 실시하는 것이 바람직하다. 다시 말해서, 금속 콘택홀(H1', H2') 바닥에 반도체층(59)이 잔존하지 않도록 열처리를 실시하는 것이 바람직하다. 상기 열처리 공정은 600℃ 내지 700℃, 바람직하게는 650℃의 온도와 질소 분위기에서 20초 내지 30초동안 실시한다.
상기 열처리 공정은 장벽금속층(63)을 형성하기 전에 실시할 수도 있다. 이때, 상기 반도체층(59)과 반응하지 않은 오오믹 금속층(61), 즉 미반응된 오오믹 금속층(unreacted ohmic metal layer; 61)은 습식 식각용액으로 제거하는 것이 바람직하다. 상기 미반응된 오오믹 금속층을 제거한 후에, 장벽금속층(63)을 형성하거나 새로운 오오믹 금속층 및 장벽금속층(63)을 형성할 수도 있다.
계속해서, 상기 화합물층(61a) 및 장벽금속층(63)이 형성된 반도체기판 전면에 제1 및 제2 금속 콘택홀(H1', H2')을 채우는 내화성 금속층(65), 예컨대 텅스텐층을 형성한다. 상기 내화성 금속층(65), 즉 텅스텐층은 화학기상증착(CVD) 공정을 이용하여 형성한다. 텅스텐층을 형성하는 공정은 핵 형성 단계와 주 증착(main deposition) 단계로 이루어진다. 좀 더 구체적으로 설명하면, 핵 형성 단계는 465℃의 저온 및 4.5 Torr의 압력 하에서 WF6가스 및 사일레인(SiH4) 가스를 반응시키어 장벽금속층(63) 표면에 텅스텐 핵을 형성하고, 주 증착 단계는 465℃의 저온 및 90 Torr의 압력 하에서 WF6가스 및 수소 가스를 반응시키어 제1 및 제2 금속 콘택홀(H1', H2')을 채우는 3000Å 이상의 두꺼운 텅스텐층을 형성한다. 이때, 상기 반응 가스중에 WF6가스로부터 분해된 불소(fluorine) 원자의 대부분은 수소와 결합하여 HF 상태로 외부로 배출되나, 불소 원자의 일부분은 금속 콘택홀(H1', H2') 내에 잔류할 수 있다. 그러나, 본 발명에 따르면, 금속 콘택홀(H1', H2')의 바닥 및 측벽에 미반응된 오오믹 금속층이 존재하지 않으므로, 종래기술에서와 같이 금속 콘택홀(H1', H2')의 하부코너에 상기 불소 잔여물과 반응하여 생성되는 TiF층이 형성되는 현상을 억제시킬 수 있다.
도 11을 참조하면, 층간절연층(57)의 상부면이 노출될 때까지 상기 내화성 금속층(65), 장벽금속층(63), 미반응된 오오믹 금속층(61) 및 화합물층(61a)을 연속적으로 평탄화시키어 제1 및 제2 금속 콘택홀(H1', H2') 내에 화합물 라이너(compound material liner; 61a'), 장벽금속 라이너(barrier metal liner; 63a) 및 콘택 플러그(65a)를 형성한다. 상기 평탄화 공정은 화학기계적 연마(CMP; chemical mechanical polishing) 공정 또는 전면식각(blanket etch) 공정으로 실시하는 것이 바람직하다. 상기 콘택플러그(65a)가 형성된 반도체기판 전면에 금속층, 예컨대 알루미늄층 또는 알루미늄 합금층을 형성한다. 상기 금속층을 패터닝하여 콘택 플러그(65a)와 접촉하는 금속배선(67)을 형성한다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13을 참조하면, 반도체기판(51) 상에 절연층(57)을 형성한다. 상기 절연층(57)의 소정영역 상에 하부 배선(67)을 형성한다. 상기 하부 배선(67)은 도우핑된 실리콘층, 금속 폴리사이드층, 또는 금속층으로 형성한다. 상기 하부 배선(67)이 형성된 반도체기판 전면에 층간 절연층(inter-dielectric layer; 69)을 형성한다. 상기 절연층(57) 및 상기 층간절연층(69)은 도 7 내지 도 11에서 설명한 층간절연층(57)과 동일한 방법으로 형성한다. 상기 층간 절연층(69)을 패터닝하여 상기 하부 배선(67)의 소정영역을 노출시키는 콘택홀(VH)을 형성한다. 상기 콘택홀(VH)이 형성된 반도체기판 전면에 도 9에서 설명한 방법과 동일한 방법으로 반도체층(71), 오오믹 금속층(73) 및 장벽금속층(75)을 형성한다.
도 14 및 도 15를 참조하면, 상기 장벽금속층(75)이 형성된 결과물을 도 10에서 설명한 방법과 동일한 방법으로 열처리하여 상기 반도체층(71)과 오오믹 금속층(73)을 반응시킨다. 이에 따라, 콘택홀(VH)의 바닥 및 측벽뿐만 아니라 금속층간 절연막(69)의 상부표면 상에 균일한 화합물층(73a), 즉 균일한 타이타늄 실리사이드층이 형성된다. 여기서, 상기 열처리 공정은 도 10에서 설명한 바와 같이 장벽금속층(75)을 형성하기 전에 실시할 수도 있다. 이때, 상기 반도체층(71)과 반응하지 않은 오오믹 금속층(73), 즉 미반응된 오오믹 금속층(unreacted ohmic metal layer)은 습식 식각용액으로 제거하는 것이 바람직하다. 상기 미반응된 오오믹 금속층을 제거한 후에, 장벽금속층(75)을 형성하거나 새로운 오오믹 금속층 및 장벽금속층(75)을 형성할 수도 있다.
화합물층(73a) 및 장벽금속층(75)이 형성된 결과물 전면에 콘택홀을 채우는 내화성 금속층(77), 예컨대 텅스텐층을 도 10에서 설명한 방법과 동일한 방법으로 형성한다. 이때, 콘택홀(VH)의 바닥 및 하부코너에 균일한 두께로 형성된 화합물층(73a)에 기인하여 WF6가스로부터 분해된 불소(Fluorine)가 하부 배선(67)으로 침투되는 현상을 방지할 수 있다. 결과적으로, 하부 배선(67) 내부에 보이드가 형성되는 것을 억제시킬 수 있다. 상기 층간 절연막(69)의 상부면이 노출될 때까지 내화성 금속층(77), 장벽금속층(75) 및 화합물층(73a)를 연속적으로 평탄화시키어 콘택홀(VH) 내부에 화합물 라이너(73a'), 장벽금속 라이너(75a) 및 콘택 플러그(77a)를 형성한다. 이어서, 상기 콘택 플러그(77a) 상에 도 11에서 설명한 방법과 동일한 방법으로 금속배선(79)을 형성한다.
도 16은 상술한 본 발명에 따라 제작된 금속콘택 구조체 및 종래기술에 의해 제작된 금속콘택 구조체의 접합 누설전류(junction leakage current)를 측정한 결과를 도시한 그래프이다. 여기서, 참조부호 "m"으로 표시한 데이타는 종래기술에 따라 제작된 금속콘택 구조체의 접합 누설전류 특성을 나타내고, 참조부호 "n"으로 표시한 데이타는 본 발명에 따라 제작된 금속콘택 구조체의 접합 누설전류 특성을 나타낸다. 이때, 본 발명 및 종래기술에 따라 실제로 제작된 금속 콘택구조체들은 불순물층의 소정영역 및 이와 인접한 소자분리층의 소정영역이 금속 콘택홀에 의해 노출되는 구조를 갖는다. 도 16에서 가로축은 불순물층과 반도체기판 사이에 인가되는 역바이어스 전압(Vf)를 나타내고, 세로축은 각 역바이어스 전압에서 하나의 금속 콘택홀을 통하여 흐르는 접합 누설전류(IL)를 나타낸다.
도 16의 접합 누설전류 특성들을 보이는 금속콘택 구조체들중 본 발명에 따른 금속콘택 구조체는 다음과 같은 방법으로 형성하였다.
먼저, P형의 반도체기판의 소정영역에 트렌치 소자분리 방법으로 소자분리층을 형성하였다. 이때, 트렌치 영역의 깊이는 0.35㎛이었다. 상기 소자분리층은 실리콘산화층으로 형성하였다. 상기 소자분리층들 사이의 활성영역에 비소(As) 이온을 30KeV의 에너지와 3.0×1015ion atoms/㎠의 도우즈로 주입한 후, 850℃의 온도 및 질소 분위기에서 30분동안 열처리하여 N형의 불순물층을 형성하였다. 상기 N형의 불순물층이 형성된 반도체기판 전면에 화학기상증착 공정으로 12000Å의 두께를 갖는 실리콘산화층을 형성하였다. 상기 실리콘산화층은 층간절연층 역할을 한다. 상기 층간절연층, 즉 CVD 실리콘산화층을 화학기계적 연마 공정으로 평탄화시키어 상기 N형의 불순물층 상에 7000Å의 두께를 갖는 층간절연층을 형성하였다. 상기 평탄화된 층간절연층을 패터닝하여 상기 N형의 불순물층 및 이와 인접한 소자분리층을 노출시키는 금속 콘택홀을 형성하였다. 이때, 상기 금속 콘택홀은 N형의 불순물층 및 그 한쪽 옆에 인접한 소자분리층이 노출되도록 형성하였다. 또한, 상기 금속 콘택홀은 한 변의 길이가 0.3㎛인 정사각형 패턴이 그려진 포토마스크를 사용하여 형성하였다.
계속해서, 상기 금속 콘택홀이 형성된 반도체기판 전면에 300Å의 두께를 갖는 비정질 실리콘층을 저압 화학기상증착(LPCVD) 공정으로 형성하였다. 이때, 증착 온도는 520℃이었으며, 사일레인(SiH4) 가스를 반응 가스로 사용하였다. 상기 비정질 실리콘층이 형성된 결과물 전면에 600Å의 제1 타이타늄층을 스퍼터링 공정으로 형성하였다. 이때, 증착온도는 100℃이었다. 상기 제1 타이타늄층이 형성된 결과물을 650℃의 온도 및 질소 분위기에서 30초동안 급속열처리 공정(RTP)으로 열처리하여 상기 비정질실리콘층과 제1 타이타늄층이 서로 반응된 타이타늄 실리사이드층을 형성하였다. 이어서, 상기 비정질 실리콘층과 반응하지 않은 상태로 잔존하는 미반응된 제1 타이타늄층(unreacted first titanium layer)을 황산용액으로 제거하였다. 상기 미반응된 제1 타이타늄층이 제거된 반도체기판 전면에 100Å의 제2 타이타늄층 및 600Å의 타이타늄 질화층을 스퍼터링 공정을 사용하여 연속적으로 형성하였다. 다음에, 상기 타이타늄 질화층이 형성된 결과물을 650℃의 온도 및 질소 분위기에서 30초동안 재열처리하였다(re-annealed). 상기 재열처리된 결과물 전면에 금속 콘택홀 내부를 채우는 텅스텐층을 형성하였다. 이때, 상기 텅스텐층은 화학기상증착 공정을 사용하여 4000Å의 두께로 형성하였다. 이어서, 상기 텅스텐층을 화학기계적 연마 공정으로 평탄화시키어 콘택 플러그를 형성하였고, 상기 콘택 플러그 상에 알루미늄 배선을 형성하였다.
한편, 종래의 금속콘택 구조체는 상기한 본 발명에 따른 금속콘택 구조체를 형성하는 방법중 비정질 실리콘층 및 제1 타이타늄층을 형성하는 단계와, 상기 비정질 실리콘층 및 제1 타이타늄층을 반응시키는 열처리를 실시하는 단계와, 미반응된 제1 타이타늄층을 제거하는 단계만을 생략한 것 이외에 모두 본 발명과 동일한 방법으로 제작하였다.
도 16을 참조하면, 종래기술에 의해 제작된 금속 콘택 구조체는 5볼트의 역바이어스에서 약 1×10-6(Ampere)의 누설전류를 보이는 반면에, 본 발명에 따라 제작된 금속 콘택구조체는 5볼트의 역바이어스에서 약 1×10-11(Ampere)의 누설전류를 보인다. 다시 말해서, 본 발명에 따라 제작된 금속 콘택구조체의 접합 누설전류 특성이 종래기술에 의해 제작된 금속 콘택구조체의 접합 누설전류 특성에 비하여 현저히 개선된 결과를 보임을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 금속 콘택홀 또는 콘택홀이 형성된 반도체기판 전면에 반도체층, 오오믹 금속층 및 장벽금속층을 차례로 형성한 후에 열처리를 실시한다. 이에 따라, 금속 콘택홀 또는 콘택홀과 같은 콘택홀의 바닥뿐만 아니라 하부코너에 불순물을 차단시킬 수 있는 균일한 두께의 화합물층을 형성할 수 있다. 결과적으로, 장벽금속층에 의해 둘러싸여진 콘택홀의 내부에 텅스텐과 같은 내화성 금속으로 콘택플러그를 형성할 때 플루오린과 같은 오염물질이 하부 배선으로 침투하는 현상을 억제시킬 수 있으므로, 콘택저항이 증가하는 현상을 방지할 수 있다.
또한, 본 발명에 따르면, 콘택면적을 극대화시키기 위하여 불순물층 및 이와 인접한 소자분리막을 노출시키는 금속 콘택홀을 형성하는 기술에 있어서, 불순물층의 측벽을 노출시키는 리세스된 영역에 반도체층 잔여물을 형성할 수 있다. 이에 따라, 불순물층 표면에 형성되는 화합물층과 불순물층 아래의 반도체기판이 직접 접촉되는 문제점을 해결할 수 있다. 결과적으로, 불순물층의 접합 누설전류 특성을 개선시킬 수 있다.

Claims (20)

  1. 하부배선이 형성된 반도체기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 패터닝하여 상기 하부배선의 소정영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 결과물 전면에 상기 콘택홀의 프로파일을 따르는 콘포말한 반도체층(conformal semiconductor layer)을 형성하는 단계;
    상기 반도체층 상에 오오믹 금속층을 형성하는 단계;
    상기 오오믹 금속층을 열처리하여 상기 반도체층 및 상기 오오믹 금속층이 서로 반응하여 생성된 화합물층(compound material layer)을 형성하는 단계; 및
    상기 열처리 공정시 미반응된(unreacted) 오오믹 금속층을 제거하는 단계; 및
    상기 미반응된 오오믹 금속층이 제거된 결과물 전면에 장벽금속층을 형성하는 단계를 포함하는 반도체소자의 콘택 구조체 형성방법.
  2. 제1항에 있어서, 상기 반도체층은 언도우프트 실리콘층(Si), 언도우프트 게르마늄층(Ge) 또는 언도우프트 실리콘게르마늄층(SiGe)으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  3. 제1항에 있어서, 상기 오오믹 금속층 및 상기 장벽금속층은 각각 타이타늄층 및 타이타늄 질화층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  4. 제1항에 있어서, 상기 열처리는 600℃ 내지 700℃의 온도 및 질소 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  5. 제1항에 있어서, 상기 장벽금속층을 형성하는 단계 후에
    상기 장벽금속층이 형성된 반도체기판 전면에 상기 콘택홀을 채우는 내화성 금속층을 형성하는 단계;
    상기 층간절연층의 상부면이 노출될 때까지 상기 내화성 금속층, 상기 장벽금속층 및 상기 화합물층을 연속적으로 평탄화시키어 상기 콘택홀의 바닥 및 측벽 상에 차례로 적층된 화합물 라이너 및 장벽금속 라이너를 형성함과 동시에 상기 장벽금속 라이너에 의해 둘러싸여진 영역을 채우는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 상에 금속배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  6. 제5항에 있어서, 상기 내화성 금속층은 텅스텐층으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  7. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리층을 형성하는 단계;
    상기 활성영역 표면에 상기 반도체기판과 다른 도전형의 불순물을 주입하여 불순물층을 형성하는 단계;
    상기 불순물층이 형성된 반도체기판 전면에 층간절연층을 형성하는 단계;
    상기 층간절연층을 패터닝하여 상기 불순물층의 소정영역을 노출시키고 상기 노출된 불순물층과 인접하는 소자분리층이 식각된 리세스된 영역을 갖는 금속 콘택홀을 형성하는 단계;
    상기 리세스된 영역 내에 상기 노출된 불순물층의 측벽과 접하는 실리콘층 잔여물을 형성하는 단계;
    상기 금속 콘택홀의 측벽, 상기 노출된 불순물층 표면 및 상기 실리콘층 잔여물을 덮는 금속 실리사이드 라이너를 형성하는 단계;
    상기 금속 실리사이드 라이너 상에 장벽금속 라이너를 형성하는 단계; 및
    상기 장벽금속 라이너에 의해 둘러싸여진 영역을 채우는 콘택 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 구조체 형성방법.
  8. 제7항에 있어서, 상기 소자분리층은 트렌치 소자분리 공정으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  9. 제7항에 있어서, 상기 실리콘층 잔여물, 상기 금속 실리사이드 라이너, 상기 장벽금속 라이너 및 상기 콘택 플러그를 형성하는 단계는
    상기 금속 콘택홀이 형성된 반도체기판 전면에 실리콘층 및 오오믹 금속층을 차례로 형성하는 단계;
    상기 오오믹 금속층을 열처리하여 상기 오오믹 금속층 및 상기 실리콘층이 서로 반응하여 생성된 금속 실리사이드층을 형성함과 동시에 상기 리세스된 영역 내에 상기 노출된 불순물층의 측벽과 접하는 실리콘층 잔여물을 형성하는 단계;
    상기 금속 실리사이드층 및 상기 실리콘층 잔여물이 형성된 반도체기판 전면에 장벽금속층을 형성하는 단계;
    상기 장벽금속층이 형성된 반도체기판 전면에 상기 금속 콘택홀을 채우는 내화성 금속층을 형성하는 단계; 및
    상기 층간절연층의 상부면이 노출될 때까지 상기 내화성 금속층, 상기 장벽금속층, 상기 금속 실리사이드층을 연속적으로 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  10. 제9항에 있어서, 상기 금속 실리사이드층을 형성하는 단계 후에
    상기 열처리시 미반응된 오오믹 금속층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  11. 제7항에 있어서, 상기 실리콘층 잔여물은 언도우프트 다결정 실리콘층 또는 언도우프트 비정질 실리콘층인 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  12. 제9항에 있어서, 상기 오오믹 금속층 및 상기 장벽금속층은 각각 타이타늄층 및 타이타늄 질화층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  13. 제7항에 있어서, 상기 콘택 플러그 상에 금속배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  14. 제7항에 있어서, 상기 콘택 플러그는 텅스텐층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  15. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리층을 형성하는 단계;
    상기 활성영역 표면에 상기 반도체기판과 다른 도전형의 불순물을 주입하여 불순물층을 형성하는 단계;
    상기 불순물층이 형성된 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 불순물층의 소정영역을 노출시키고 상기 노출된 불순물층과 인접하는 소자분리층이 식각된 리세스된 영역을 갖는 금속 콘택홀을 형성하는 단계;
    상기 금속 콘택홀이 형성된 반도체기판 전면에 상기 금속 콘택홀의 프로파일을 따르는 콘포말한(conformal) 실리콘층을 형성하는 단계;
    상기 실리콘층 상에 오오믹 금속층 및 장벽금속층을 차례로 형성하는 단계;
    상기 장벽금속층이 형성된 반도체기판을 열처리하여 상기 오오믹 금속층 및 상기 실리콘층이 서로 반응하여 생성된 금속 실리사이드층을 형성함과 동시에 상기 상기 리세스된 영역 내에 잔류하는 실리콘층 잔여물을 형성하는 단계; 및
    상기 장벽금속층에 의해 둘러싸여진 금속 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 구조체 형성방법.
  16. 제15항에 있어서, 상기 소자분리층은 트렌치 소자분리 공정으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  17. 제15항에 있어서, 상기 실리콘층은 언도우프트 다결정 실리콘층 또는 언도우프트 비정질 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  18. 제15항에 있어서, 상기 오오믹 금속층 및 상기 장벽금속층은 각각 타이타늄층 및 타이타늄 질화층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  19. 제15항에 있어서, 상기 콘택 플러그 상에 금속배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  20. 제15항에 있어서, 상기 콘택 플러그는 텅스텐층으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
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