JPH11176946A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造コストの低減、製造プロセスの簡略化が
可能となるＬＩを有する半導体装置の製造方法を提供す
ることを目的とする。 【解決手段】 ＬＩを形成したいゲ−ト領域と通常のコ
ンタクトを取りたい領域に同時にコンタクト孔を形成す
るときにゲート側壁材料とゲート上部のキャップ材７と
に選択性のあるエッチングを行い、ＬＩ用のコンタクト
孔の底に絶縁物である側壁１０ｂとキャップ材７を残す
ことで導電材１９ａを通常のコンタクト領域のみに所定
量堆積させた後、前記側壁１０ｂ、キャップ材７を除去
し、再び導電材を堆積させれば、通常のコンタクト領域
のコンタクト孔をすべて導電材１９ａで満たし、ＬＩ領
域のコンタクト孔は半分程度導電材１９ｂで満たしてＬ
Ｉが形成できることになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はローカルインター
コネクト（以下ＬＩと略称する）を用いたＣＭＯＳ集積
回路の製造に特に有効な半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】はじめに、ＬＩを用いる事によるメリッ
トについて説明する。ＣＭＯＳ集積回路においてその中
の所定のＭＯＳトランジスタの隣接するゲートとソース
・ドレイン拡散層を接続する場合、通常の配線方法を用
いるとすると，図１６（ａ）に示したように、ゲート６
−コンタクト１６−配線１７−コンタクト１６−拡散層
８、１１という経路を通り、かなりのスペースが必要で
ある。

【０００３】一方、ＬＩを用いる場合は、図１６（ｂ）
に示したように、互いに接続したい領域であるゲート６
と拡散層８、１１を含む比較的大きなコンタクト孔１４
ａを形成し、そこに導電性の材料１４を埋め込み両者の
直接的な電気的接続を取る。このＬＩを用いた方が接続
に必要な面積が少なくてすみ、高集積度化が可能となる
ことが知られている。。

【０００４】ここで、従来技術におけるＬＩ形成方法に
ついて、図１７−図２０に示したＣＭＯＳ集積回路の場
合を例に説明する。まず、図１７（ａ）においてｎ型ま
たはｐ型の半導体基板１上に素子分離領域４で互いに分
離されたｎ型及びｐ型ウェル２、３を形成する。

【０００５】次に、ゲート酸化膜５の形成、ゲート電極
材料６の堆積、キャップ材７の堆積、ゲート電極６のパ
タ−ニングを行う。次に、ＬＤＤ拡散層（８，９），Ｌ
ＤＤ側壁１０、拡散層（１１，１２）を形成し，ＭＯＳ
トランジスタを完成させる。

【０００６】次に図１７（ｂ）に示したように、適当な
膜厚の層間膜１３としてＳｉＯ２などを堆積させる。こ
の時、ゲート電極６の形成などで生じた下地の段差を吸
収して層間膜表面を平坦にする事が要求される。このた
め、層間膜１３となる絶縁膜としては膜質の異なる複数
の膜（例えば、下に不純物を含まないＳｉＯ２、上にボ
ロン，リン等を高濃度に含むＳｉＯ２等）を堆積させる
工程やＣＭＰ法（Chemical Mechanical Polish) によ
る平坦化工程等が必要となる。

【０００７】次に、互いに接続したいゲート電極６と拡
散層１２とを含むＬＩ領域のみ選択的に層間膜１３を除
去しコンタクト孔１３ａを形成する。次に図１７（ｃ）
に示すように導電性の材料（金属・シリサイドなど）１
４を前記コンタクト孔１３ａ内に堆積させる。次に図１
８（ａ）に示すようにコンタクト孔１３ａ以外の領域に
堆積した前記材料１４を除去する。除去方法としては、
ＬＩ領域をレジストで保護してエッチングする方法、前
記材料とエッチングレートの略等しいレジストを塗布
し、平坦性を保ちつつイオンエッチングする方法（レジ
ストエッチバック）、またはＣＭＰによる方法などがあ
る。

【０００８】さらに、図１８（ｂ）に示したように適当
な膜厚の層間膜１５を堆積させ、平坦化させた後、コン
タクトをとりたい領域のみそれを除去してコンタクト孔
１５ａ，１５ｂを形成する。

【０００９】次に、図１９（ａ）に示すように、導電性
の金属材料１６をコンタクト孔１５ａ，１５ｂ内に堆積
させ，次に余分な前記金属材料１６をＣＭＰ等を用いて
除去する。

【００１０】次に、図１９（ｂ）に示したように導電性
の金属材料を堆積、パタ−ニングして第１の配線１７を
形成する。以降の工程では必要に応じて図示しないが第
２、第３の層間膜及び配線を形成する。配線１７の形成
が完了した後、表面をＳｉＮなどの保護膜で覆い完成と
なる。

【００１１】以上説明したように従来の製造方法では、
ＬＩ形成のためには少なくとも層間膜１３、１５の堆積
工程、平坦化工程、コンタクト孔１３ａ，１５ａ，１５
ｂ形成のためのマスク，リソグラフィ工程、エッチング
工程、導電性材料１４、１６の堆積工程、除去工程が余
分に必要である。

【００１２】次に、ＬＩ形成方法の第２の従来例につい
て述べる。素子分離領域４から拡散層８、９、１１、１
２の形成までは、第１の従来例と同じである。次に、図
２０（ａ）に示したように、接続を図りたいＬＩ領域
６，８のみ選択的に側壁１０，キャップ材７の一部，ゲ
ート酸化膜５の一部等を除去する。

【００１３】次に、導電性の材料１８を素子全体に堆積
させる。次に、図２０（ｂ）に示したように、接続を図
りたいＬＩ領域のみに前記導電性材料が残るようにレジ
ストパタ−ニングを行い、エッチングする。以降の工程
は、図１９（ｂ）を参照してすでにのべた第１の従来例
と同様に行い完成となる。この第２の従来例の場合、Ｌ
Ｉ形成のためには少なくとも側壁、キャップ材の除去の
ためのマスク、リソグラフイ工程・エッチング工程、導
電性材料の堆積工程、導電性材料のパタ−ニングのため
のマスク、リソグラフイ工程、エッチング工程が必要で
ある。

【００１４】

【発明が解決しようとする課題】以上２つの従来技術例
から明らかなように、ＬＩを導入するには余分な工程，
マスクが必要であり、製造工程が長期化・複雑化し、製
造コストが高くなる問題があった。そこで、この発明
は、製造工程の簡略化・短期化・低コスト化が可能にな
る半導体装置の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に素子領域を電気的に分離す
るための素子分離領域を形成する工程と、前記素子領域
表面にゲート絶縁膜を形成する工程と、導電性材料のゲ
ート電極と絶縁性材料のキャップ材からなるゲート電極
部を順次形成する工程と、前記ゲート電極へのコンタク
トをとるためのゲート上コンタクト領域にある前記ゲー
ト電極上部のキャップ材を選択的に除去する工程と、前
記ゲート電極をマスクとして、前記素子領域内にそれと
は反対導電型の第１の不純物領域を形成する工程と、前
記ゲート電極の側面に絶縁性材料からなる側壁を形成す
る工程と、前記ゲート電極と前記側壁をマスクとして、
前記素子領域内にそれとは反対導電型の第２の不純物領
域を形成する工程と、前記半導体基板表面全体に絶縁性
材料からなる層間膜を堆積させる工程と、前記キャップ
材及び側壁に対して選択性のあるエッチング材料を用い
て、前記層間膜を選択的に除去してコンタクト孔を形成
し、前記第２の不純物領域上にあるコンタクト孔では導
電性の基板を露出し、前記ゲート上コンタクト領域にあ
るコンタクト孔では導電性ゲート材を露出し、前記ゲー
ト電極と不純物領域とを直接接続するローカルインター
コネクト領域の前記側壁を含むゲート電極上にあるコン
タクト孔では側壁及びキャップ材を露出させる工程と、
導電性材料を導電体上に選択的に堆積させる事により、
前記第２の不純物領域上及び前記ゲート上コンタクト領
域にあるコンタクト孔内のみに導電性材料を埋め込む第
１の埋め込み工程と、前記ローカルインターコネクト領
域にあるコンタクト孔内のキャップ材、側壁を除去し、
それらの下の導電性の半導体基板及びゲート電極を露出
させる工程と、導電性材料を導電体上に選択的に堆積さ
せる事により、前記第２の不純物領域、ゲート上コンタ
クト領域及びローカルインターコネクト領域にあるコン
タクト孔内に導電性材料を埋め込み、前記導電性材料に
よって第２の不純物領域、ゲート上コンタクト領域にあ
るコンタクト孔は完全に埋まり、かつローカルインター
コネクト領域にあるコンタクト孔は途中まで埋まるよう
にする第２の埋め込み工程と、絶縁性材料を堆積させ、
前記ローカルインターコネクト領域にあるコンタクト孔
を絶縁物で完全に埋め込む工程と、前記第２の不純物領
域、ゲート上コンタク卜領域にあるコンタクト孔から溢
れた前記導電性材料及び前記ローカルインターコネクト
領域にあるコンタクト孔内以外の領域に堆積した前記絶
縁性材料を除去するとともに表面を平坦化し、前記第２
の不純物領域、ゲート上コンタクト領域にあるコンタク
ト孔では前記導電性材料が露出し、ローカルインターコ
ネクト領域にあるコンタクト孔では前記絶縁物が露出す
るようにする工程と、前記層間膜上に配線を形成する工
程とを有し、前記第２の不純物領域、ゲートコンタクト
領域にあるコンタクト孔は埋め込まれた導電性材料によ
って前記第２の不純物領域、ゲート電極と前記配線を電
気的に接続し、前記ローカルインターコネクト領域にあ
るコンタクト孔は埋め込まれた導電性材料によって孔内
のゲート電極と不純物領域を電気的に接続し、かつ前記
配線とは絶縁されている事を特徴とする。

【００１６】また、この発明の半導体装置の製造方法
は、半導体基板上にソース／ドレイン拡散領域とゲート
電極とを有するＭＯＳ型素子を形成し、前記ゲート電極
の側壁および上面を所定の層間膜エッチング材に対して
耐性を有する保護膜で覆い、前記半導体基板上のコンタ
クト形成領域およびＭＯＳ型素子全体を覆う層間膜を形
成し、前記層間膜エッチング材により前記コンタクト形
成領域およびＭＯＳ型素子のローカルインターコネクト
形成領域に対応して前記層間膜に夫々第１、第２コンタ
クト孔を形成し、前記コンタクト形成領域が露出した第
１コンタクト孔に前記半導体基板との親和性を有する導
電材料を所定の深さまで堆積させ、前記ローカルインタ
ーコネクト形成領域に対応する前記保護膜を除去して前
記ゲート電極とこれに隣接するソース／ドレイン拡散領
域を露出させ、前記第１、第２コンタクト孔に前記導電
材料を堆積させて前記第１コンタクト孔を前記導電材料
で充填し、第２コンタクト孔には所定深さ迄堆積し、前
記第２コンタクト孔に絶縁材を埋め込むことを特徴とす
る。

【００１７】上記の構成により拡散層（不純物領域）形
成後、素子全体に層間膜を堆積させ、ＬＩで接続を図り
たい領域と通常のコンタクトを取りたい領域に同時にコ
ンタクト孔を形成する。この時、ＬＩに使うコンタクト
孔は下にゲート及び側壁が存在しているところに限定す
る。

【００１８】さらに側壁材料、ゲート上部のキャップ材
と選択比のあるエッチングでコンタクトを開口すると、
ＬＩのためのコンタクト孔の底には絶縁物である側壁，
キャップ材が残る。次に、ＣＶＤ法などで導電性の材料
を堆積させるが、ガス条件などを制御し、絶縁物上には
堆積しないようにすれば、通常のコンタクト領域のみに
前記材料を堆積させることができる。

【００１９】ここで導電性材料をコンタクト孔の半分程
度まで堆積させた後、ＬＩ領域の側壁，キャップ材料を
除去し、再び導電性材料を堆積させると、今度は通常の
コンタクト領域、ＬＩ領域共に導電性材料が堆積されて
いく。こうして通常のコンタクト領域のコンタクト孔は
すべて導電性材料で満たされ、ＬＩ領域のコンタクト孔
は半分程度導電性材料で満たされるようにできる。

【００２０】後は、ＬＩ領域のコンタクト孔上部を酸化
膜等で埋め、配線を形成することで通常のコンタクトと
ＬＩを同時に形成でき、製造工程の簡略化・短期化・低
コスト化が可能になる。

【００２１】

【発明の実施の形態】以下、この発明の第１の実施の形
態について図面を参照して説明する。この実施例はＭＩ
Ｓ型素子としてＣＭＯＳ集積回路の製造の場合を例に取
っている。まず、図１においてｎ型またはｐ型の半導体
基板１上に素子分離領域４で互いに分離されたｎ型及び
ｐ型ウェル２、３を形成する。

【００２２】次に、通常のコンタクトを形成するｎ型ウ
エル２およびＬＩを形成するｐ型ウエル３の表面にゲー
ト酸化膜５を形成し、ゲート電極６ａ，６ｂのための電
極材料を堆積し、ゲート電極６ｂの上に絶縁性のＳｉＮ
などでキャップ７を形成するためのキャップ材料の堆積
を行い、レジストを堆積し、パタ−ニングしてレジスト
に覆われない部分をエッチングしてキャップ７、ゲート
電極６ａ，６ｂのパタ−ニングを順次行う。

【００２３】次に、通常のコンタクトを形成するｎ型ウ
エル２上のゲート電極６ａについて、ゲート電極６ａに
ついて、ゲート電極６ａの上部のキャップ７を選択的に
除去する。

【００２４】このキャップ７の除去工程は、ゲート電極
６ａ，６ｂの加工後からゲート電極６ａ，６ｂ上への層
間膜の堆積工程の前までの間のどこで実施してもよい。
次に、図２においてｎ型ウエル２内にゲ−ト電極６ａを
マスクとしてＬＤＤ拡散層９を形成し、ｐ型ウエル３内
にキャップ７およびゲ−ト電極６ｂをマスクとしてＬＤ
Ｄ拡散層８を形成し，それぞれゲ−ト電極６ａ，６ｂの
側面に側壁１０ａ，１０ｂを形成する。

【００２５】次ににこの側壁１０ａ，１０ｂをマスクと
して、ＬＤＤ拡散層８、９に接続された拡散層１１，１
２を形成し，ＭＯＳトランジスタＴ１，Ｔ２を夫々完成
させる。

【００２６】次に図３に示したように、適当な膜厚の層
間膜１３としてＳｉＯ２などを全面に堆積させる。この
時、ゲート電極６ａ，６ｂの形成などで生じた下地の段
差を吸収して層間膜表面を平坦にする事が望まれる。こ
のため、層間膜１３となる絶縁膜は膜質の異なる複数の
膜として、例えば下に不純物を含まないＳｉＯ２、上に
ボロン，リン等を高濃度に含むＳｉＯ２等を堆積させる
ことやＣＭＰ法（Chemical Mechanical Polish) によ
る平坦化を行うこと等が好ましい。

【００２７】次に、互いに接続したいゲート電極６ｂと
拡散層８を含むＬＩ領域の層間膜１３を除去しコンタク
ト孔１３ａを形成すると同時に通常のコンタクトを形成
するためのコンタクト孔１３ｂ，１３ｃを形成する。こ
のときのエッチングは、コンタクト孔１３ａの底に拡散
層１２は含まれずコンタクト孔１３ａ内のＬＩ領域のキ
ャップ７、側壁１０ｂが除去されないように選択性を持
つ方法で行う。

【００２８】次に図４に示すように金属・シリサイドな
どの導電性の材料１９ａを前記コンタクト孔１３ｂ，１
３ｃ内に堆積させる。このとき、コンタクト孔１３ａ内
にはＬＩ領域のキャップ７、側壁１０ｂがあるために導
電性材料は堆積されない。

【００２９】次に図５に示すようにコンタクト孔１３ａ
の底に形成されているキャップ７の一部と側壁１０ｂを
除去してゲ−ト電極６ｂ，ＬＤＤ拡散層８を露出させ
る。除去方法としてはこれらのキャップ７、側壁１０ｂ
に対して選択的に作用するエッチング法で行う。

【００３０】次に、図６に示すように、コンタクト孔１
３ａ，１３ｂ，１３ｃに導電性の金属材料を堆積させる
と，コンタクト孔１３ｂ，１３ｃは完全に導電材１９ａ
で満たされ、コンタクト孔１３ａにはおよそ半分の深さ
に金属材料１９ｂが堆積されてＬＤＤ拡散層８とゲ−ト
電極６ｂとがＬＩにより直接接続される。一般にＬＤＤ
領域８はコンタクト形成領域の拡散層１１より不純物濃
度が低く、接合も浅い。不純物濃度が低いと、埋め込み
金属１９ｂがうまく製膜できない場合がある。また、接
合が浅いと埋め込み金属１９ｂとウエル３との界面のシ
リサイド反応が接合面より深いところまで進み、接合リ
ークを起こす危険性がある。従って、コンタクト孔１３
ａ内の拡散層８の不純物濃度を高めたり、接合を深くし
たりするためにコンタクト孔１３ａ内にイオン注入を行
う工程を適宜追加する。ただし、低濃度で接合の浅いＬ
ＤＤ領域でも上記の問題無く埋め込みが行える場合は特
に必要ない。コンタクト形成領域のコンタクト孔１３
ｂ，１３ｃ内がすべて前記金属１９ａで埋まるまで堆積
を行うと図６の様になる。この時、ＬＩ領域のコンタク
ト孔１３ａは半分程度金属１９ｂで埋まっている。

【００３１】次に、図７に示すようにＬＩ領域のコンタ
クト孔１３ａが完全に埋まるように、絶縁性のＳｉＯ２
などの絶縁膜２０を堆積させ、次にＣＭＰやレジストエ
ッチバック等を用いて図８に示すように平坦化しなが
ら、コンタクト孔１３ｂ，１３ｃから溢れた金属材料１
９を除去するとともにコンタクト孔１３ａ以外の絶縁膜
２０を除去する。

【００３２】次に、図９に示すように、Ａｌ等の導電性
の材料を用いて第１の配線１７ａ，１７ｂを形成する。
このとき図９より明らかなように、ウエル２側のコンタ
クト領域では配線層１７ａと拡散層１１がコンタクト孔
１３ｃに埋め込まれた金属１９ａにより接続されてい
る。一方、ウエル３側のＬＩ領域ではゲート電極６ｂと
ＬＤＤ拡散層８がコンタクト孔１３ａ内に埋め込まれた
金属１９ｂによって接続されているが、配線層１７ａ，
１７ｂとは絶縁層２０により絶縁されている。即ち、コ
ンタクト１９ａとＬＩ１９ｂとが同時に形成される。

【００３３】後は図示しないが、必要に応じて第２、第
３の層間膜・配線を形成し、最後に素子全体をＳｉＮ等
の絶縁膜で覆い完成となる。第一の実施例の場合、ＬＩ
形成のためには、ゲート電極６ｂと拡散層１２とのコン
タクトを取りたい領域のみ選択的にキャップ材７を除去
するためのマスク，リソグラフィ工程、エッチング工
程、第二の埋め込み（堆積）工程、絶縁膜の堆積工程が
必要となる。

【００３４】しかし、従来例と比較すると、層間膜形成
工程（複数回の絶縁膜の堆積工程、平坦化工程）、埋め
込み金属の除去工程が２回から１回に省略できる。ま
た、従来例と比較すると、絶縁膜の堆積工程が１回多く
なるが、マスク・リソグラフィ工程、エッチング工程が
２回必要だったのが１回にできる。

【００３５】実施例２次に、ＬＩ形成領域におけるコン
タクト孔、ゲートの形状を改善し、拡散層とゲートとの
接続をより確実にした第２の実施例について述べる。第
１の実施例では、ＬＩによってゲート電極６ｂと接続す
る拡散層８は、側壁１０ｂの幅 (例えば1OOOA 以下) に
よって制限されていた。また、ＬＩ領域のコンタクト孔
１３ａとゲート電極６ｂとの合わせずれも、図１０
（ａ）に示すように側壁幅より小さくなければならな
い。

【００３６】図１０（ａ），１０（ｂ）は第１および第
２の実施例におけるＬＩ領域のコンタクト孔１３ａとゲ
ート部分の形状を示したものである。図１０（ｂ）の第
２の実施例ではゲート６ｂに切り欠き領域６ｂｂが設け
られている。切り欠き領域６ｂｂの幅を側壁幅の２倍以
下に設定すると、側壁形成時に切り欠き領域６ｂｂはす
べて側壁１０ｂで覆われるので、コンタクト孔１３ａ形
成時にはエッチングを途中で止める事ができ、さらに図
４の第１の埋め込み工程後に、ＬＩ領域にあるコンタク
ト孔１３ａ内の側壁１０ｂ，キャップ７の一部を除去す
ると、前記切り欠き領域６ｂｂでは拡散層８が露出され
る。

【００３７】即ち、切り欠き領域６ｂｂを設ける事によ
りＬＩでゲート電極６ｂと接続すべき拡散層領域８は広
く取る事ができるようになり、安定したＬＩ接続が可能
になる。

【００３８】また、図１０（ｂ）に示すように切り欠き
領域６ｂｂを設ける事により、合わせずれの制限を大幅
に緩和する事も可能になる。図１１は、第２の実施例に
おけるゲート電極６ｂとＬＩ形成のためのコンタクト孔
１３ａの形状のバリエーシヨンを素子上方から見た形で
示したものである。

【００３９】実施例３次に、図１２ないし図１５を参照
してＬＩ領域のコンタクト孔１３ａの形成方法を変更し
て、拡散層８とゲート電極６ｂとの接続をより確実にし
た第３の実施例について述べる。

【００４０】素子分離領域４による素子分離からコンタ
クト孔１３ａ〜１３ｃの形成、コンタクト形成領域のコ
ンタクト孔１３ｂ，１３ｃへの金属１９ａの１回目の埋
め込みまでは第１の実施例と同一である（図１２参
照）。

【００４１】次に、ＬＩ領域のコンタクト孔１３ａ内の
側壁１０ｂ，キャップ７，ゲート電極６ｂの一部をすべ
て除去する (図１３参照）。ゲート電極６ｂに覆われて
いた基板はチャネル（ウェル）３であるから、拡散層を
形成しなければここにＬＩを作る事はできない。従っ
て、コンタクト孔１３ａ内に拡散層８と同じ導電型をも
たらす不純物をイオン注入法を用いて導入し、ゲート電
極６ｂ下のチャネル （ウェル）領域であったところに
拡散層２ｌを形成する (図１４参照）。

【００４２】再び、コンタクト孔１３ａ内に金属１９ｂ
を堆積させる (図１５参照）。以降の工程は第１の実施
例と同一である。ＬＩでのゲート電極６ｂと金属１９ｂ
との接続は、ゲート電極６ｂを除去してできた側面部分
で行う。この方法も、ＬＩと拡散層２１の接続部分が広
く取れ、安定した接続が可能である。

【００４３】

【発明の効果】以上詳述したようにこの発明によれば、
通常のコンタクトとＬＩが同時に形成でき、余分なマス
クの作成等が不要となるため、製造コストの低減、製造
プロセスの簡略化が可能となる半導体装置の製造方法を
提供することができる。

【図面の簡単な説明】

【図１】ＬＩと通常のコンタクトとを有する半導体装置
の製造方法の初期のプロセスにおける半導体基板の断面
図。

【図２】図１の半導体基板に拡散領域を形成した状態の
断面図。

【図３】層間膜にコンタクト孔を形成した状態の断面
図。

【図４】通常のコンタクト用の孔に導電材を堆積した状
態の断面図。

【図５】ＬＩ用のコンタクト孔の底にある絶縁層を除去
した状態の断面図。

【図６】通常のコンタクト孔を導電材で満たしＬＩ用の
コンタクト孔に半分程度導電材を堆積した状態の断面
図。

【図７】ＬＩ用のコンタクト孔の上部に絶縁材を埋め込
んだ状態の断面図。

【図８】通常のコンタクト孔の上部の導電材を露出させ
た状態の断面図。

【図９】通常のコンタクト孔に接続された配線層を形成
した状態の断面図。

【図１０】この発明の第２の実施例のＬＩ用のコンタク
ト孔の形状を示す断面図。

【図１１】図１０に示したＬＩ用のコンタクト孔の種々
の形状を示す平面図。

【図１２】この発明の第３の実施例の製造プロセスの途
中の工程図。

【図１３】図１２の工程に続く工程図。

【図１４】図１３の工程に続く工程図。

【図１５】図１４の工程に続く工程図。

【図１６】従来の通常のコンタクトとＬＩによるコンタ
クトを示す断面図。

【図１７】従来のＬＩを形成する工程の一部を示す図。

【図１８】図１７の工程に続く工程を示す図。

【図１９】図１８の工程に続く工程を示す図。

【図２０】従来のＬＩを形成する他の製造プロセスを示
す図。

【符号の説明】

６…ゲ−ト電極 ７…キャップ ８…拡散層 １０ａ，１０ｂ…側壁 １９ａ…コンタクト導電材 １９ｂ…ＬＩ導電材 ２０…ＬＩ絶縁層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に素子領域を電気的に分離
   するための素子分離領域を形成する工程と、 前記素子領域表面にゲート絶縁膜を形成する工程と、 導電性材料のゲート電極と絶縁性材料のキャップ材から
   なるゲート電極部を順次形成する工程と、 前記ゲート電極へのコンタクトをとるためのゲート上コ
   ンタクト領域にある前記ゲート電極上部のキャップ材を
   選択的に除去する工程と、 前記ゲート電極をマスクとして、前記素子領域内にそれ
   とは反対導電型の第１の不純物領域を形成する工程と、 前記ゲート電極の側面に絶縁性材料からなる側壁を形成
   する工程と、 前記ゲート電極と前記側壁をマスクとして、前記素子領
   域内にそれとは反対導電型の第２の不純物領域を形成す
   る工程と、 前記半導体基板表面全体に絶縁性材料からなる層間膜を
   堆積させる工程と、 前記キャップ材及び側壁に対して選択性のあるエッチン
   グ材料を用いて、前記層間膜を選択的に除去してコンタ
   クト孔を形成し、前記第２の不純物領域上にあるコンタ
   クト孔では導電性の基板を露出し、前記ゲート上コンタ
   クト領域にあるコンタクト孔では導電性ゲート材を露出
   し、前記ゲート電極と不純物領域とを直接接続するロー
   カルインターコネクト領域の前記側壁を含むゲート電極
   上にあるコンタクト孔では側壁及びキャップ材を露出さ
   せる工程と、 導電性材料を導電体上に選択的に堆積させる事により、
   前記第２の不純物領域上及び前記ゲート上コンタクト領
   域にあるコンタクト孔内のみに導電性材料を埋め込む第
   １の埋め込み工程と、 前記ローカルインターコネクト領域にあるコンタクト孔
   内のキャップ材、側壁を除去し、それらの下の導電性の
   半導体基板及びゲート電極を露出させる工程と、 導電性材料を導電体上に選択的に堆積させる事により、
   前記第２の不純物領域、ゲート上コンタクト領域及びロ
   ーカルインターコネクト領域にあるコンタクト孔内に導
   電性材料を埋め込み、前記導電性材料によって第２の不
   純物領域、ゲート上コンタクト領域にあるコンタクト孔
   は完全に埋まり、かつローカルインターコネクト領域に
   あるコンタクト孔は途中まで埋まるようにする第２の埋
   め込み工程と、 絶縁性材料を堆積させ、前記ローカルインターコネクト
   領域にあるコンタクト孔を絶縁物で完全に埋め込む工程
   と、 前記第２の不純物領域、ゲート上コンタク卜領域にある
   コンタクト孔から溢れた前記導電性材料及び前記ローカ
   ルインターコネクト領域にあるコンタクト孔内以外の領
   域に堆積した前記絶縁性材料を除去するとともに表面を
   平坦化し、前記第２の不純物領域、ゲート上コンタクト
   領域にあるコンタクト孔では前記導電性材料が露出し、
   ローカルインターコネクト領域にあるコンタクト孔では
   前記絶縁物が露出するようにする工程と、 前記層間膜上に配線を形成する工程とを有し、 前記第２の不純物領域、ゲートコンタクト領域にあるコ
   ンタクト孔は埋め込まれた導電性材料によって前記第２
   の不純物領域、ゲート電極と前記配線を電気的に接続
   し、前記ローカルインターコネクト領域にあるコンタク
   ト孔は埋め込まれた導電性材料によって孔内のゲート電
   極と不純物領域を電気的に接続し、かつ前記配線とは絶
   縁されている事を特徴とする半導体装置の製造方法。
2. 【請求項２】 前記ローカルインターコネクト領域にあ
   るコンタクト孔内のゲート電極にあらかじめ切り欠きが
   設けられ、かつ前記切り欠き領域は全て側壁で覆われる
   ようになっており、前記コンタクト孔の形成工程で前記
   切り欠き領域は前記側壁が露出し、前記第１の埋め込み
   工程で前記切り欠き領域には前記導電性材料が埋め込ま
   れず、前記第１の埋め込み工程後に前記ローカルインタ
   ーコネクト領域にあるコンタクト孔内の側壁、キャップ
   材を除去する工程で前記切り欠き領域には半導体基板が
   露出され、前記第２の埋め込み工程で前記切り欠き領域
   に前記導電性材料が埋め込まれるようにした事を特徴と
   する請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記切り欠き領域の幅が、前記側壁の幅
   の２倍以上の長さになっている事を特徴とする請求項２
   に記載の半導体装置の製造方法。
4. 【請求項４】 前記ローカルインターコネクト領域にあ
   るコンタクト孔内のの側壁、キャップ材を除去する工程
   と前記第２の埋め込み工程との間に、前記ローカルイン
   ターコネクト領域にあるコンタクト孔内のゲート材、ゲ
   ート絶縁膜を除去し、半導体基板を完全に露出させる工
   程と、 前記露出した半導体基板の表面領域にこの基板とは反対
   導電型の不純物領域を形成する工程を有する事を特徴と
   する請求項１に記載の半導体装置の製造方法。
5. 【請求項５】 半導体基板上にソース／ドレイン拡散領
   域とゲート電極とを有するＭＩＳ型素子を形成し、 前記ＭＩＳ型素子の一部のゲート電極の側壁および上面
   を所定のエッチングに対して耐性を有する保護膜で覆
   い、 前記半導体基板上に前記ＭＩＳ型素子全体を覆う層間膜
   を形成し、 前記層間膜のエッチングにより前記層間膜上の配線と前
   記ＭＩＳ型素子とを接続するコンタクト形成領域および
   前記ＭＩＳ型素子のローカルインターコネクト形成領域
   に対応して前記層間膜に夫々第１、第２コンタクト孔を
   形成し、 前記半導体基板および前記ゲート電極の少なくとも一方
   が露出した第１コンタクト孔に導電性材料を所定の深さ
   まで選択的に堆積させ、 前記ローカルインターコネクト形成領域に対応する前記
   保護膜を除去して前記ゲート電極とこれに隣接するソー
   ス／ドレイン拡散領域を露出させ、 前記第１、第２コンタクト孔に導電性材料を堆積させて
   前記第１コンタクト孔を前記導電性材料で充填し、第２
   コンタクト孔には所定深さまで堆積し、 前記第２コンタクト孔に絶縁材を埋め込むことを特徴と
   する半導体装置の製造方法。