KR100538719B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

기판 상에 상호 이격하여 형성되고, 각각 능동 영역을 갖는 제1, 제2 트랜지스터와, 제1, 제2 트랜지스터를 분리하는 분리 영역과, 분리 영역 내에 형성되는 슬릿과, 슬릿의 내벽부 상에 형성된 도전막과, 능동 영역과 전기적으로 접속된 배선층의 제1, 제2 부분과, 슬릿을 따르도록 하여 분리 영역 상에 형성되고, 제1, 제2 부분과 일체화된 배선층의 제3 부분을 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, n 채널 및 p 채널의 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터의 확산 영역끼리가 배선층에 의해서 접속되는 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI의 고성능화에 대한 요구가 강해지고 있고, 한편 반도체 프로세스 기술에 있어서는 더욱 미세화 기술이 필요하게 되고 있다. 이러한 상황에서, LSI의 고밀도화는 불가결해지고 있고, 가능한 한 스케일링을 진행해 갈 필요가 있다.
LSI 내에서는 인접하는 영역, 예를 들면 n형 영역과 p형 영역 영역을 전기적으로 접속하기 위한 배선 패턴이 다수 존재하고 있다. 이 경우, n형 영역과 p형 영역과는 STI(Shallow Trench Isolation)에 의해서 상호 분리되어 있고, 상층의 메탈 배선을 이용하여 양 영역이 접속된다.
SRAM(Static Random Access Memory)에 있어서는, 로컬 배선(Local Interconnect)과 같이, MOS 트랜지스터의 소스, 게이트 전극 및 드레인을 서로 접속하는 배선 패턴이 존재하고 있다. 이 로컬 배선은 소스, 게이트 전극 및 드레인 상의 층간 절연막에 대하여 큰 개구를 갖는 개구부가 형성되고, 그 개구부가 도전성 재료로 매립되는 것으로 형성된다.
도 1은 상기 로컬 배선을 갖는 종래의 반도체 장치의 일례를 도시하는 단면도이다. p형 기판(51) 상에는 p형 웰 영역(52), n형 웰 영역(53)이 형성되고, p형 웰 영역(52) 내에는 n 채널 MOS 트랜지스터(54)의 소스, 드레인이 되는 n형 영역(55)이 형성되고, n형 웰 영역(53) 내에는 p 채널 MOS 트랜지스터(56)의 소스, 드레인이 되는 p형 영역(57)이 형성되어 있다. 또한 기판(51) 상에는 상기 양 MOS 트랜지스터를 분리하기 위한 STI(58)이 형성되어 있다. MOS 트랜지스터(54, 56) 각각의 한쌍의 n형 영역(55) 상호간 및 p형 영역(57) 상호간의 채널 영역 상에는 각각 게이트 전극(59)이 형성되어 있다. 또한 STI(58) 상에도, 이 STI(58) 위를 통과하는 다른 MOS 트랜지스터의 게이트 전극(59)이 형성되어 있다. 또한 전면에 층간 절연막(60)이 형성되어 있다. 그리고, 이 층간 절연막(60)에 대하여, 상기 STI(58) 상의 게이트 전극(59)과 그 양측에 배치된 MOS 트랜지스터(54, 56) 각각의 소스 혹은 드레인이 되는 각 한쪽의 n형 영역(55) 및 p형 영역(57)의 일부가 노출되도록 개구부(61)가 형성되고, 또한 그 개구부(61) 내가 도전성 재료(62)로 매립되는 것으로 배선이 형성된다.
도 1에 도시한 바와 같은 반도체 장치를 제조할 때, 개구부(61)는 반응성 이온 에칭(RIE) 기술에 의해 형성되기 때문에, 확산 영역과의 경계 부분에서의 STI(58)가 일부 에칭되게 된다. 이에 의해, 배선과 기판(51) 사이에서 누설 전류가 생긴다고 하는 문제점이 생긴다.
한편, 로컬 배선을 갖는 반도체 장치로서, 종래에서는 특개 2000-114262에 기재된 것이 알려져 있다. 이 반도체 장치는 실리콘막의 선택 성장 기술 및 선택 에칭 기술을 이용하여 형성되는 배선에 의해, STI에 의해서 분리된 한쌍의 확산 영역끼리를 접속하는 것이다.
즉, 도 2에 도시한 바와 같이, p형 기판(51) 상에 p형 웰 영역(52), n형 웰 영역(53)이 형성되고, p형 웰 영역(52) 내에는 n 채널 MOS 트랜지스터의 소스, 드레인이 되는 n형 영역(55)이 형성되고, n형 웰 영역(53) 내에는 p 채널 MOS 트랜지스터의 소스, 드레인이 되는 p형 영역(57)이 형성되어 있다. 또한 전면에 비정질 실리콘막이 퇴적되고, 이 비정질 실리콘막을 종(種)으로 선택 성장이 행해져 단결정 실리콘막이 형성되고, 그 후 배선 형성부 이외의 비정질 실리콘막이 제거되고, 배선 형성부의 비정질 실리콘막과 단결정 실리콘막의 영역에 실리사이드막으로 이루어지는 배선(63)이 남겨진다. 이 배선(63)은 STI(58)을 걸쳐 형성된다.
도 2에 도시하는 반도체 장치에서는, 층간 절연막을 에칭하여 개구부를 형성할 필요가 없기 때문에, 기판이 에칭되는 것에 의한 배선과 기판 사이의 누설 전류의 발생이 방지할 수 있다.
그러나, 배선(63)을 형성하기 위한 에피택셜 선택막을 원하는 패턴 형상으로 남기는 것은 매우 곤란하다.
이와 같이 종래의 반도체 장치에서는, 분리 영역에 의해서 상호 이격된 확산 영역끼리를 배선에 의해서 접속할 때에, 접합 누설이 발생하는 문제나 배선층을 선택적으로 형성하는 것이 곤란하다고 하는 문제점이 있다.
본 발명의 하나의 양상에 따르면, 반도체 기판 상에 상호 이격하여 형성되고, 각각 확산 영역을 갖는 제1, 제2 트랜지스터와, 상기 반도체 기판 상에 형성되고, 상기 제1, 제2 트랜지스터의 상호 간에 형성되어 상기 제1, 제2 트랜지스터를 분리하고, 상기 제1, 제2 트랜지스터의 상기 확산 영역 상호간에서 연속하도록 형성되고 소정의 폭을 갖는 적어도 1개의 슬릿을 갖는 분리 영역과, 상기 적어도 1개의 슬릿 내에 형성된 도전막과, 상기 제1, 제2 트랜지스터의 상기 각 확산 영역 상에 각각 형성되고, 상기 각 확산 영역과 전기적으로 접속된 제1, 제2 부분과, 상기 분리 영역의 상기 슬릿을 따르도록 하여 상기 분리 영역 상에 형성되고, 상기 제1, 제2 부분과 일체화된 제3 부분으로 이루어진 배선층을 구비한 반도체 장치가 제공되고 있다.
본 발명의 다른 양상에 따르면, 반도체 기판 상에 분리 영역을 형성함으로써 상기 분리 영역에 의해서 상호 분리된 제1, 제2 소자 영역을 상기 반도체 기판에 형성하고, 상기 분리 영역 내에 상기 제1, 제2 소자 영역 상호간에서 연속하도록, 소정의 폭을 갖는 적어도 1개의 슬릿을 형성하고, 에피택셜 성장시킬 때의 핵(核)이 될 수 있는 재료로 이루어지는 도전막을 전면에 퇴적한 후, 상기 도전막을 선택적으로 제거하여 상기 제1, 제2 소자 영역의 일부 영역 상에 각각 남김과 함께 상기 적어도 1개의 슬릿 내에 남기고, 상기 제1, 제2 소자 영역의 일부 영역 상에 각각 남겨진 상기 도전막의 주위를 에피택셜 성장시킬 때의 블록이 되는 재료로 덮은 후, 에피택셜 성장법에 의해, 상기 제1 소자 영역 상에 제1 부분을 갖고, 상기 제2 소자 영역 상에 제2 부분을 갖고, 상기 분리 영역의 상기 슬릿을 따르도록 상기 분리 영역 상에 위치하며, 상기 제1, 제2 부분과 일체화된 제3 부분을 갖는 배선층을 형성하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.
도 3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도이다.
p형의 실리콘 반도체 기판(11) 상에는 p 웰 영역(12)과 n 웰 영역(13)이 형성되어 있다. 또한, 기판(11) 상에는 STI(14)가 선택적으로 형성되고, 상기 p 웰 영역(12)과 n 웰 영역(13)과는 이 STI(14)에 의해 분리되어 있다. 상기 p 웰 영역(12) 내에는 n 채널 MOS 트랜지스터(15)가 형성되고, n 웰 영역(13) 내에는 p 채널 MOS 트랜지스터(16)가 형성되어 있다. 상기 n 채널 MOS 트랜지스터(15)는 p 웰 영역(12) 내에 형성되며 소스 및 드레인이 되는 한쌍의 n형 확산 영역(17)과, 소스, 드레인 사이의 채널 영역 상에 위치하도록 형성된, 예를 들면 폴리실리콘으로 이루어지는 게이트 전극(18)을 갖는다. 또, 상기 한쌍의 n형 확산 영역(17)의 각각은 얕은 접합 깊이를 갖는 제1 확산 영역과, 깊은 접합 깊이를 갖는 제2 확산 영역으로 이루어진다. 상기 p 채널 MOS 트랜지스터(16)는 n 웰 영역(13) 내에 형성되며 소스 및 드레인이 되는 한쌍의 p형 확산 영역(19)과, 소스, 드레인 사이의 채널 영역 상에 위치하도록 형성된, 예를 들면 폴리실리콘으로 이루어지는 게이트 전극(18)을 갖는다. 또, 상기 한쌍의 p형 확산 영역(19) 각각도, 얕은 접합 깊이를 갖는 제1 확산 영역과, 깊은 접합 깊이를 갖는 제2 확산 영역으로 이루어진다.
또한, 상기 양 MOS 트랜지스터(15, 16)의 게이트 전극(18)의 측벽 상에는 실리콘 산화막, 실리콘 질화막 등으로 이루어지는 게이트 측벽(20)이 형성되어 있다.
후에 설명한 바와 같이, 상기 STI(14) 내에는 이 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(17)과 p형 확산 영역(19) 상호간에서 연속하도록 1개의 슬릿이 형성되어 있다. 이 슬릿은 내벽부를 갖고, 또한 소정의 폭을 갖고 있다. 그리고, 이 슬릿의 내벽부 상에는 상기 양 MOS 트랜지스터(15, 16)의 게이트 전극(18)을 구성하는 것과 동일한 재료, 즉 폴리실리콘으로 이루어지는 도전막이 형성되어 있다. 또한, 이 슬릿은 그 바닥부가 STI(14)의 바닥부에까지는 달하지 않도록 형성되어 있다.
또한, 상기 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(17)과 p형 확산 영역(19) 상에는 에피택셜 성장에 의해서 형성된 실리콘을 포함하는 재료로 이루어지는 배선층(22)의 제1 부분(22a)과 제2 부분(22b)이 형성되어 있다. 상기 배선층(22)의 제1 부분(22a)은 상기 n형 확산 영역(17)과 전기적으로 접속되고, 제2 부분(22b)은 상기 p형 확산 영역(19)과 전기적으로 접속되어 있다. 또한, 상기 STI(14) 상에는 STI(14) 내의 슬릿을 따르도록 배선층(22)의 제3 부분(22c)이 형성되어 있다. 이 제3 부분(22c)은 상기 제1, 제2 부분(22a, 22b)과 일체화되어 있다.
또, 상기 배선층(22)은, 예를 들면 하층이 실리콘층, 상층이 금속 실리사이드층으로 이루어진 적층 구조, 혹은 하층이 실리콘 게르마늄 합금층, 상층이 금속 실리사이드층으로 이루어지는 적층 구조를 갖고 있다. 또한, 게이트 전극(18)도 상부가 실리사이드화되어 있다.
다음에, 도 3에 도시한 바와 같은 구성의 반도체 장치의 제조 방법에 대하여, 도 4a∼도 4g 및 도 5를 참조하여 설명한다.
우선, 도 4a의 단면도에 도시한 바와 같이, 예를 들면 p형의 실리콘 반도체 기판(11) 상에 실리콘 질화막(31) 및 실리콘 산화막(32)이 순차 퇴적되고, 다음에 노광 프로세스에 의해, 이 실리콘 질화막(31) 및 실리콘 산화막(32)으로 이루어지는 적층막(33)이 소정의 패턴 형상으로 남겨진다. 계속해서, 이 남겨진 적층막(33)을 마스크로 이용한 이방성 에칭법, 예를 들면 반응성 이온 에칭에 의해 기판(11)이 에칭되어, 깊이가 200∼350㎚의 소자 분리용 홈(34)이 형성된다.
다음에, 도 4b의 단면도에 도시한 바와 같이, 예를 들면 CVD법 등에 의해 실리콘 산화막 등의 매립용 절연막(35)이 전면에 퇴적되고, 상기 소자 분리용 홈(34)이 이 매립용 절연막(35)에 의해 매립된다.
계속해서, 도 4c의 단면도에 도시한 바와 같이, CMP(Chemical Mechanical Polishing)가 행해짐으로써 평탄화 처리가 행해진다.
다음에, 도 4d의 단면도에 도시한 바와 같이, 예를 들면 160℃로 가열된 인산으로 처리됨으로써 실리콘 질화막(31)이 제거되고 STI(14)가 형성된다. 이 후, 기판(11)에 p형 웰 영역(12)과 n형 웰 영역(13)이 형성된다.
계속해서, 도 4e의 사시도에 도시한 바와 같이, 상기 슬릿을 형성하기 위해서, 이 슬릿의 패턴에 대응한 패턴을 갖도록 레지스트 패터닝이 행해지고, 계속해서 이 레지스트를 이용한 반응성 이온 에칭에 의해 STI(14) 내의 매립용 절연막(35)이 30∼100㎚ 에치백되는 것으로 1개의 슬릿(36)이 형성된다. 이 슬릿(36)의 폭 W는, 예를 들면 0.03∼0.1㎛로 된다. 슬릿(36)의 폭 W의 최소값 0.03㎛는 가공 정밀도의 최소 치수에 해당하고, 최대값 0.1㎛는 이 후에 이 슬릿(36)에 매립되는 상기 배선층(22)의 상기 제3 부분(22c)에 의해서 실질적으로 매립할 수 있는 최대의 값에 해당한다.
다음에, n, p 양 MOS 트랜지스터의 채널 영역이 되는 부분에 임계치 조정용의 불순물 이온이 주입되고, 계속해서 열 산화법 혹은 LP-CVD법에 의해서, 전면에 0.5∼3.0㎚의 막 두께로 게이트 절연막(37)이 형성된다. 계속해서, 전면에 50∼200㎚의 막 두께로 폴리실리콘막(38)이 퇴적되고, 다음에, 광 리소그래피법, X선 리소그래피법, 혹은 전자 빔 리소그래피법에 의해서, 상기 폴리실리콘막(38)을 패터닝하기 위한 에칭용 마스크가 형성되고, 계속해서 이 마스크를 이용한 반응성 이온 에칭에 의해, 상기 폴리실리콘막(38)이 에칭되는 것으로, 도 4f의 사시도에 도시한 바와 같이 게이트 전극(18)이 형성된다. 상기 에칭 후에, 슬릿(36)의 내벽 상에는 폴리실리콘막(38)이 남는다.
또, 상기 게이트 절연막(37) 및 폴리실리콘막(38)이 퇴적된 후에 실리콘 질화막이 퇴적되고, 이 후, 폴리실리콘막(38)으로 게이트 전극(18)을 형성할 때에, 상기 실리콘 질화막을 에칭한 후에 폴리실리콘막(38)을 에칭함으로써, 도 4f의 사시도에 도시한 바와 같이 게이트 전극(18) 상에 실리콘 질화막으로 이루어지는 캡재(21)가 남겨지도록 해도 된다. 이 실리콘 질화막으로 이루어지는 캡재(21)는, 이 후에 행해지는 에피택셜 성장 시의 블록으로서 사용할 수 있다.
또한, 상기 캡재(21)를 형성하지 않고, 그 후 게이트 전극(18) 상에 에피택셜 성장시키도록 해도 된다.
또, 상기 웰 영역의 형성 공정, MOS 트랜지스터의 임계치 조정용 불순물 이온의 주입 공정은, 슬릿(36)을 형성하기 전에 행해지도록 해도 된다.
상기 게이트 절연막(37)으로서는 실리콘 산화막뿐만 아니라 실리콘산 질화막, 실리콘 질화막, 또는 고유전체막인 Ta2O5로 이루어지는 막 등, 모든 종류의 절연막을 이용할 수 있다.
또한, 게이트 전극(18) 상에서 에피택셜 성장을 행하게 하지 않은 경우에는, 폴리실리콘막 대신에 TiN, WN을 배리어 메탈로서 이용하고 또한 W를 이용한 메탈 게이트 구조의 게이트 전극을 형성하는 것과 같이 해도 된다. 또한, 게이트 전극(18)을 실리콘·게르마늄 합금을 이용하여 형성하도록 해도 된다.
이 후, 열 산화법에 의해서, 0.5∼6㎚의 막 두께의 후 산화막이 전면에 형성된 후, n형 및 p형의 불순물 이온이 p형 웰 영역(12) 및 n형 웰 영역(13)에 각각 선택적으로 도입되는 것으로, n형 확산 영역(17)을 구성하는 얕은 접합 깊이를 갖는 제1 확산 영역(17a), p형 확산 영역(19)을 구성하는 얕은 접합 깊이를 갖는 제1 확산 영역(19a)가 각각 형성된다.
다음에, 도 4g의 사시도에 도시한 바와 같이, LP-CVD법에 의해서 전면에 게이트 측벽재의 퇴적이 행해지고, 계속해서 반응성 이온 에칭에 의해 에치백되는 것으로, 게이트 전극(18)의 측벽 상에 게이트 측벽(20)이 형성된다. 상기 게이트 측벽재로서는 실리콘 산화막, 실리콘 질화막, 혹은 그 조합으로 이루어지는 막을 사용할 수 있다.
다음에, 자연 산화막 제거를 위해 수소 분위기 중에서 고온 처리가 행해진 후, 에피택셜 성장법에 의해 단결정 실리콘의 선택 성장이 행해진다. 예를 들면, 수소 분위기 중에서 전체가 650∼800℃로 가열되고, SiH4, SiH2Cl2, SiHCl 3 등의 반응 가스가 수소와 함께 공급되는 것으로, 기판(11) 상의 실리콘이 노출되어 있는 부분에 단결정 실리콘막이 형성된다. 또한, 이 선택 성장 시에 실리콘 이외에, 실리콘과 게르마늄으로 이루어지는 합금을 성장시킬 수도 있다.
이 에피택셜 성장에 의해, 도 3의 사시도에 도시한 바와 같이, n형 확산 영역(117) 및 p형 확산 영역(19) 상에 단결정 실리콘막으로 이루어지는 배선층(22)이 형성되고, 특히 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(17) 상에는 배선층(22)의 제1 부분(22a)이 형성되고, p형 확산 영역(19) 상에는 배선층(22)의 제2 부분(22b)이 형성된다.
또한, 이 에피택셜 성장 시에 STI(14) 내에 형성된 슬릿(36)의 내벽 상에 남아 있는 폴리실리콘막(38)을 핵으로 하여 에피택셜 성장이 진행되고, 우선 슬릿(36)의 내부를 매립하도록 실리콘막이 성장하고, 또한 슬릿(36)의 상부로 돌출하도록 실리콘막의 성장이 진행됨으로써, 슬릿(36)에 따르도록 배선층(22)의 제3 부분(22c)이 형성된다. 그리고, 이 제3 부분(22c)은 최종적으로는 상기 제1 부분(22a) 및 제2 부분(22b)과 일체화된다.
다음에, 캡재(21)가 존재하는 경우에는 희불산에 의해서 이 캡재(21)를 제거한 후, 배선층(22)의 위로부터 n형 불순물 및 p형 불순물이 확산되어, n형 확산 영역(17)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b) 및 p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(19b)가 형성된다. 이 때, 동시에 게이트 전극(18)에도 불순물이 도입된다.
도 5는, 도 3 중의 5-5'선을 따른 단면을 상세히 도시하고 있다. 다음에, 이 도 5의 단면도에 도시한 바와 같이, 상기 배선층(22) 상에 예를 들면 Ti, Co, Ni, Pd 등의 금속막이 형성된 후, 가열 처리가 행해지는 것으로 배선층(22)의 상부에 금속 실리사이드층(40)이 형성된다. 또, 배선층(22)을 형성할 때의 선택 성장 시에, 실리콘 대신에 예를 들면 실리콘과 게르마늄으로 이루어지는 합금을 성장시킨 경우에는, 실리사이드층(40)에 상당하는 것으로서 실리콘과 게르마늄으로 이루어지는 합금을 실리사이드화한 층이 형성된다. 이 때, 게이트 전극(18)의 상부에도 금속막이 형성되고, 그 후, 게이트 전극(18)의 상부에 금속 실리사이드층(40)이 형성된다.
상기 제1 실시 형태의 반도체 장치 및 그 제조 방법에 따르면, STI(14)을 사이에 두고 그 양측에 형성된 n 채널 MOS 트랜지스터의 n형 확산 영역(17)과 p 채널 MOS 트랜지스터의 p형 확산 영역(19)을 접속하는 배선층(22)은 n형 확산 영역(17) 상, p형 확산 영역(19) 상 및 STI(14) 상에 걸쳐 연속하여 형성되어 있다. 즉, 컨택트가 STI 엣지 부분에 형성되지 않기 때문에, 종래와 같은 접합 누설의 문제는 해소된다.
또한, 컨택트 형성을 위한 스페이스를 확산 영역 상에 확보할 필요가 없기 때문에, 회로 면적을 크게 저감시킬 수 있다. STI(14)를 사이에 둔 한쌍의 확산 영역(17, 19) 상호간을 접속하는 배선층(22)의 제3 부분(22c)의 점유 면적에도 기인하지만, SRAM 등에서는 회로 면적을 10%∼20% 저감할 수 있다.
도 6은 본 발명의 제2 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도이다. 이 제2 실시 형태의 반도체 장치는, 도 3에 도시하는 제1 실시 형태에 의한 반도체 장치와는 일부의 구성이 다를 뿐이기 때문에, 도 3과 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략하고, 도 3과 다른 점만을 이하에 설명한다.
도 6에 도시하는 반도체 장치가 도 3에 도시하는 반도체 장치와 다른 점은, 상기 STI(14) 상에 형성된 배선층(22)의 제3 부분(22c)의 폭 W, 즉 배선층(22)의 제1 부분(22a)와 제2 부분(22b)이 배열되는 방향과 교차하는 방향에서의 제3 부분(22c)의 치수가 도 3에 도시하는 반도체 장치의 경우보다도 크게 되어 있는 점이다.
배선층(22)의 제3 부분(22c)의 폭 W를, 도 3의 것보다도 크게 하기 위해서, 도 6의 반도체 장치에서는, 후에 설명한 바와 같이, 상기 STI(14) 내에 이 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(17) 및 p형 확산 영역(19) 상호간에서 연속하도록 복수의 슬릿이 형성되어 있다. 이들의 각 슬릿은 각각 내벽부를 갖고 또한 각각 소정의 폭을 갖고 있다. 그리고, 이들 각 슬릿의 내벽부 상에는, 예를 들면 폴리실리콘으로 이루어지는 도전막이 형성되어 있다. 또한, 이들 각 슬릿은 각각, 그 바닥부가 STI(14)의 바닥부에까지는 도달하지 않도록 형성되어 있다.
다음에, 도 6에 도시한 바와 같은 구성의 반도체 장치의 제조 방법에 대하여 설명한다.
기판(11) 상에 STI(14)가 형성되기까지의 공정은 제1 실시 형태에 의한 도 4a 내지 도 4d에 도시하는 공정과 마찬가지이기 때문에 이들의 설명은 생략한다.
STI(14)가 기판(11) 상에 형성된 후, 도 7a의 사시도에 도시한 바와 같이, 복수의 슬릿을 형성하기 위해서, 이들 복수의 슬릿의 패턴에 대응한 패턴을 갖도록 레지스트 패터닝이 행해지고, 계속해서 이 레지스트를 이용한 반응성 이온 에칭에 의해 STI(14) 내의 매립용 절연막(35)이 30∼100㎚ 에치백되는 것으로 복수의 슬릿(36)이 상호 병행하도록 형성된다. 본 예에서는 3개의 슬릿(36)이 형성되는 경우를 예시하고 있다. 이들의 슬릿(36)의 폭 W는 각각, 제1 실시 형태의 경우와 같이 예를 들면 0.03∼0.1㎛로 된다.
다음에, 상기 도 4f의 공정과 같이, n, p 양 채널의 MOS 트랜지스터의 채널 영역이 되는 부분에 임계치 조정용 불순물 이온이 주입되고, 계속해서 열 산화법 혹은 LP-CVD법에 의해서, 전면에 0.5∼3.0㎚의 막 두께로 게이트 절연막(37)이 형성된다. 계속해서, 전면에 50∼200㎚의 막 두께로 예를 들면 폴리실리콘막(38)이 퇴적되고, 다음에, 광 리소그래피법, X선 리소그래피법, 혹은 전자 빔 리소그래피법에 의해서, 상기 폴리실리콘막(38)을 패터닝하기 위한 에칭용 마스크가 형성되고, 계속해서 이 마스크를 이용한 반응성 이온 에칭에 의해, 상기 폴리실리콘막(38)이 에칭되는 것으로, 도 7b의 사시도에 도시한 바와 같이 게이트 전극(18)이 형성된다. 이 때, 복수의 각 슬릿(36)의 내벽 상에는 각각 폴리실리콘막(38)이 남는다.
도 7c의 사시도에 도시한 바와 같이, 도 4f에 도시하는 경우와 마찬가지로, 게이트 전극(18)의 상부에 실리콘 질화막으로 이루어지는 캡재(21)가 남겨지도록 해도 된다. 이 실리콘 질화막으로 이루어지는 캡재(21)는 이 후에 행해지는 에피택셜 성장 시의 블록으로서 사용할 수 있다. 또한, 상기 캡재(21)를 형성하지 않고, 그 후, 게이트 전극(18) 상에 에피택셜 성장시키도록 해도 된다.
상기 게이트 절연막(37)으로서는, 실리콘 산화막뿐만 아니라 실리콘산 질화막, 실리콘 질화막, 또는 고유전체막인 Ta2O5로 이루어지는 막 등, 모든 종류의 절연막을 이용할 수 있다.
또한, 게이트 전극(18) 상에서 에피택셜 성장을 행하게 하지 않은 경우에는, 폴리실리콘막 대신에 TiN, WN을 배리어 메탈로서 이용하고 또한 W를 이용한 메탈 게이트 구조의 게이트 전극을 형성하도록 해도 된다. 또, 게이트 전극(18)을 실리콘·게르마늄 합금을 이용하여 형성하도록 해도 된다.
이 후, 열 산화법에 의해서, 0.5∼6㎚의 막 두께의 후 산화막이 전면에 형성된 후, n형 및 p형의 불순물 이온이 p 웰 영역(12) 및 n 웰 영역(13)에 선택적으로 도입되는 것으로 n형 확산 영역(17) 및 p형 확산 영역(19)을 구성하는 얕은 접합 깊이를 갖는 제1 확산 영역(17a, 19a)이 형성된다.
다음에, 도 7c의 사시도에 도시한 바와 같이, LP-CVD법에 의해서 전면에 게이트 측벽재의 퇴적이 행해지며, 계속해서 반응성 이온 에칭에 의해 에치백되는 것으로, 게이트 전극(18)의 측벽 상에 게이트 측벽(20)이 형성된다. 상기 게이트 측벽재로서는 실리콘 산화막, 실리콘 질화막, 혹은 그 조합으로 이루어지는 막을 사용할 수 있다.
다음에, 자연 산화막 제거를 위해 수소 분위기 속에서 고온 처리가 행해진 후, 에피택셜 성장법에 의해 단결정 실리콘의 선택 성장이 행해진다. 예를 들면, 수소 분위기 속에서 전체가 650∼800℃로 가열되고, SiH4, SiH2Cl2, SiHCl 3 등의 반응 가스가 수소와 함께 공급됨으로써, 기판(11) 상의 실리콘이 노출되어 있는 부분에 단결정 실리콘막이 형성된다. 또한, 이 선택 성장 시에, 실리콘 이외에 실리콘과 게르마늄으로 이루어지는 합금을 성장시킬 수도 있다.
이 에피택셜 성장에 의해, 도 6의 사시도에 도시한 바와 같이, n형 확산 영역(17), p형 확산 영역(19) 상에 단결정 실리콘막으로 이루어지는 배선층(22)이 형성되고, 특히 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(14) 상에는 배선층(22)의 제1 부분(22a)이 형성되고, p형 확산 영역(19) 상에는 배선층(22)의 제2 부분(22b)이 형성된다.
또한, 이 에피택셜 성장 시에, STI(14) 내에 형성된 복수의 슬릿(36)의 내벽 상에 남아 있는 폴리 실리콘막(38)을 핵으로 하여 에피택셜 성장이 진행되고, 우선 각각의 슬릿(36)의 내부를 매립하도록 실리콘막이 성장하고, 또한 이것이 슬릿(36)의 상부로 돌출하여, 이들이 일체화되도록 실리콘막의 성장이 진행됨으로써, 복수의 슬릿(26)에 따르도록 배선층(18)의 제3 부분(18c)이 형성된다. 그리고, 이 제3 부분(22c)은, 최종적으로는 상기 제1 부분(22a) 및 제2 부분(22b)과 일체화된다.
다음에, 캡재(21)가 존재하는 경우에는 희불산에 의해서 이 캡재(21)를 제거하여, 배선층(22) 위로부터 n형 불순물 및 p형 불순물이 확산되어, n형 확산 영역(17)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b) 및 p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(19b)이 형성된다.
이 후에는 도 5의 단면도에 도시하는 경우와 같이, 배선층(22) 상에, 예를 들면 Ti, Co, Ni, Pd 등의 금속막이 형성된 후, 가열 처리가 행해지는 것으로 배선층(22)의 상부에 금속 실리사이드층(40)이 형성된다. 이 때, 게이트 전극(18)의 상부에도 금속막이 형성되고, 그 후 게이트 전극(18)의 상부에 금속 실리사이드층(40)이 형성된다. 또, 배선층(22)을 형성할 때의 선택 성장 시에, 실리콘 대신에 예를 들면 실리콘과 게르마늄으로 이루어지는 합금을 성장시킨 경우에는, 실리사이드층(40)에 상당하는 것으로서 실리콘과 게르마늄으로 이루어지는 합금을 실리사이드화한 층이 형성된다.
상기 제2 실시 형태의 반도체 장치 및 그 제조 방법에 따르면, 제1 실시 형태와 마찬가지인 효과가 얻어지는 데다가 또한 배선층(22)의 제1 부분(22a)과 제2 부분(22b)을 접속하는 제3 부분(22c)의 폭이 도 3의 경우보다도 크게 되기 때문에, n형 확산 영역(17)과 p형 확산 영역(19)을 접속하는 배선층(22)의 배선 저항을 도 3의 경우보다도 낮게 할 수 있다는 효과가 얻어진다.
도 8은 본 발명의 제3 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도이다. 이 제3 실시 형태의 반도체 장치는 상기 도 6에 도시하는 제2 실시 형태에 의한 반도체 장치와는 일부의 구성이 다를 뿐이기 때문에, 도 6과 대응하는 개소에는 동일한 부호를 붙여서 그 설명은 생략하고, 도 6과 다른 점만을 이하에 설명한다.
도 8에 도시하는 반도체 장치가 도 6에 도시하는 반도체 장치와 다른 점은, STI(14) 상에 다른 MOS 트랜지스터의 게이트 전극(18)이 형성되는 점과, 배선층(22)의 제3 부분(22c) 상에 컨택트 플러그(41)가 형성되고, 상기 다른 MOS 트랜지스터의 게이트 전극(18) 상에 컨택트 플러그(42)가 형성되고, 또한 상기 양 컨택트 플러그(41, 42)와 접속된 상층의 배선층(43)이 형성됨으로써 제3 부분(22c)과 상기 다른 MOS 트랜지스터의 게이트 전극(18)이 상호 접속되는 점이다.
다음에, 도 8에 도시한 바와 같은 구성의 반도체 장치의 제조 방법에 대하여 설명한다.
기판(11) 상에 STI(14)가 형성되기까지의 공정은 제1 실시 형태에 의한 도 4a 내지 도 4d에 도시하는 공정과 마찬가지이기 때문에 이들의 설명은 생략한다.
STI(14)가 기판(11) 상에 형성된 후에는, 도 9a의 사시도에 도시한 바와 같이, 상기 복수의 슬릿을 형성하기 위해서, 이들 복수의 슬릿의 패턴에 대응한 패턴을 갖도록 레지스트 패터닝이 행해지고, 계속해서 이 레지스트를 이용한 반응성 이온 에칭에 의해 STI(14) 내의 매립용 절연막(35)이 30∼100㎚ 에치백되는 것으로 복수의 슬릿(36)이 형성된다. 본 예에서는 3개의 슬릿(36)이 형성되는 경우를 예시하고 있다. 이들의 슬릿(36)의 폭 W는 각각, 제1 실시 형태의 경우와 같이, 예를 들면 0.03∼0.1㎛로 된다.
다음에, p, n 양 채널의 MOS 트랜지스터의 채널 영역이 되는 부분에 임계치 조정용의 불순물 이온이 주입되고, 계속해서 열 산화법 혹은 LP-CVD법에 의해서, 전면에 0.5∼3.0㎚의 막 두께로 게이트 절연막(37)이 형성된다. 계속해서, 전면에 50∼200㎚의 막 두께로 폴리실리콘막(38)이 퇴적되고, 다음에 광 리소그래피법, X선 리소그래피법, 혹은 전자 빔 리소그래피법에 의해서, 상기 폴리실리콘막(38)을 패터닝하기 위한 에칭용 마스크가 형성되고, 계속해서 이 마스크를 이용한 RIE법에 의해, 상기 폴리실리콘막(38)이 에칭되는 것으로, 도 9b의 사시도에 도시한 바와 같이 게이트 전극(18)이 형성된다. 이 에칭 후에, STI(14) 상에도 게이트 전극(18)이 형성된다. 또한, 복수의 각 슬릿(36)의 내벽 상에도 각각 폴리실리콘막(38)이 남는다. 이 때에, 도 9b의 사시도에 도시한 바와 같이, 도 4f에 도시하는 경우와 마찬가지로, 각 게이트 전극(18)의 상부에 실리콘 질화막으로 이루어지는 캡재(21)가 남겨지도록 해도 된다. 이 실리콘 질화막으로 이루어지는 캡재(21)는, 이 후에 행해지는 에피택셜 성장 시의 블록으로서 사용할 수 있다. 또한, 상기 캡재(21)를 형성하지 않고, 그 후, 게이트 전극(18) 상에서 에피택셜 성장을 행하도록 해도 된다.
상기 게이트 절연막(37)으로서는, 실리콘 산화막뿐만 아니라 실리콘산 질화막, 실리콘 질화막, 또는 고유전체막인 Ta2O5로 이루어지는 막 등, 모든 종류의 절연막을 이용할 수 있다.
또한, 게이트 전극(18) 상에서 에피택셜 성장을 행하게 하지 않은 경우에는, 폴리실리콘막 대신에 TiN, WN을 배리어 메탈로서 이용하고 또한 W를 이용한 메탈 게이트 구조의 게이트 전극을 형성하도록 해도 된다. 또, 게이트 전극(18)을 실리콘·게르마늄 합금을 이용하여 형성하도록 해도 된다.
이 후, 열 산화법에 의해서, 0.5∼6㎚의 막 두께의 후 산화막이 전면에 형성된 후, n형 및 p형의 불순물 이온이 p형 웰 영역(12) 및 p형 웰 영역(13)에 선택적으로 도입되는 것으로 n형 확산 영역(17)을 구성하는 얕은 접합 깊이를 갖는 제1 확산 영역(17a) 및 p형 확산 영역(19)을 구성하는 얕은 접합 깊이를 갖는 제1 확산 영역(19a)가 형성된다.
다음에, 도 9c의 사시도에 도시한 바와 같이, LP-CVD법에 의해 전면에 게이트 측벽재의 퇴적이 행해지고, 계속해서 반응성 이온 에칭에 의해 에치백되는 것으로, 각 게이트 전극(18)의 측벽 상에 게이트 측벽(20)이 형성된다. 상기 게이트 측벽재로서는 실리콘 산화막, 실리콘 질화막, 혹은 그 조합으로 이루어지는 막을 사용할 수 있다.
다음에, 자연 산화막 제거를 위해 수소 분위기 속에서 고온 처리가 행해진 후, 에피택셜 성장법에 의해 단결정 실리콘의 선택 성장이 행해진다. 예를 들면, 수소 분위기 속에서 전체가 650∼800℃로 가열되고, SiH4, SiH2Cl2, SiHCl 3 등의 반응 가스가 수소와 함께 공급되는 것으로, 기판(11) 상의 실리콘이 노출되어 있는 부분에 단결정 실리콘막이 형성된다. 또한 선택 성장 시에, 실리콘 이외에 실리콘과 게르마늄으로 이루어지는 합금을 성장시킬 수도 있다.
이 에피택셜 성장에 의해, 도 9d의 사시도에 도시한 바와 같이, n형 확산 영역(17) 및 p형 확산 영역(19) 상에 단결정 실리콘막으로 이루어지는 배선층(22)이 형성되고, 특히 STI(14)를 사이에 두고 그 양측에 위치하는 n형 확산 영역(17) 상에는 배선층(22)의 제1 부분(22a)이 형성되고, p형 확산 영역(19) 상에는 배선층(22)의 제2 부분(22b)이 형성된다.
또한, 이 에피택셜 성장 시에, STI(14) 내에 형성된 복수의 슬릿(36)의 내벽 상에 남아 있는 폴리실리콘막(38)을 핵으로 하여 에피택셜 성장이 진행되고, 우선 각각의 슬릿(36)의 내부를 매립하도록 실리콘막이 성장되고, 또한 이것이 슬릿(36)의 상부로 돌출하여, 이들이 일체화되도록 실리콘막의 성장이 진행됨으로써, 복수의 슬릿(36)에 따르도록 배선층(22)의 제3 부분(22c)이 형성된다. 그리고, 이 제3 부분(22c)은 최종적으로는 상기 제1 부분(22a) 및 제2 부분(22b)와 일체화된다.
다음에, 캡재(21)가 존재하는 경우에는, 희불산에 의해서 이 캡재(21)를 제거하고, 배선층(22) 위로부터 n형 불순물 및 p형 불순물이 확산되어, n형 확산 영역(17)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b) 및 p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(19b)가 형성된다. 이 때, 동시에 게이트 전극(18)의 상부에도 불순물이 도입된다.
이 후는, 도 5의 단면도에 도시하는 경우와 같이, 배선층(22) 상에 예를 들면 Ti, Co, Ni, Pd 등의 금속막이 형성된 후, 가열 처리가 행해지는 것으로 배선층(22)의 상부에 금속 실리사이드층(40)이 형성된다. 이 때, 게이트 전극(18)의 상부에도 금속막이 형성되고, 그 후 게이트 전극(18)의 상부에 금속 실리사이드층(40)이 형성된다.
또, 배선층(22)을 형성할 때의 선택 성장 시에, 실리콘 대신에, 예를 들면 실리콘과 게르마늄으로 이루어지는 합금을 성장시킨 경우에는, 실리사이드층(40)에 상당하는 것으로서 실리콘과 게르마늄으로 이루어지는 합금을 실리사이드화한 층이 형성된다.
계속해서, 전면에 층간 절연막이 퇴적된 후, 이 층간 절연막에 대하여, 상기 배선층(22)의 제3 부분(22c)에 대응하는 위치 및 STI(14) 상에 형성된 게이트 전극(18)에 대응하는 위치에 각각 개구부가 형성되고, 또한 이들의 개구부를 매립하도록 상층 배선용의 금속이 전면에 퇴적되고, 계속해서 상층 배선용의 금속이 패터닝되는 것으로, 도 8에 도시한 바와 같은 컨택트 플러그(41, 42)와 상층의 배선층(43)이 형성된다.
상기 제3 실시 형태의 반도체 장치 및 그 제조 방법에 따르면, 제1 실시 형태와 마찬가지의 효과가 얻어지는 데다가, 또한 배선층(22)의 제3 부분(22c)의 폭이 크기 때문에, 이 부분에 컨택트를 형성할 때에, 용이하게 이것을 형성할 수 있다고 하는 효과가 얻어진다.
도 10은 본 발명의 제4 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도이다. 이 제4 실시 형태의 반도체 장치는 상기 도 8에 도시하는 제3 실시 형태에 의한 반도체 장치와는 일부의 구성이 다를 뿐이기 때문에, 도 8과 대응하는 개소에는 동일한 부호를 붙여서 그 설명은 생략하고, 도 8와 다른 점만을 이하에 설명한다.
도 10에 도시하는 반도체 장치가 도 8에 도시하는 반도체 장치와 다른 점은, 상기 STI(14) 상에 형성되는 배선층(22)의 제3 부분(22c)이 상기 STI(14) 내의 복수의 슬릿(36)에 따르도록 형성되고, 또한 STI(14) 상에 형성된 상기 다른 게이트 전극(18)을 걸치도록 형성되고 이 게이트 전극(18)과 전기적으로 접속되고, 또한 상기 배선층(22)의 제1, 제2 부분(22a, 22b)과 일체화되어 있는 점이다.
다음에, 도 10에 도시한 바와 같은 구성의 반도체 장치의 제조 방법에 대하여 설명한다.
기판(11) 상에 STI(14)가 형성되기까지의 공정은 제1 실시 형태에 의한 도 4a 내지 도 4d에 도시하는 공정과 마찬가지이기 때문에 이들의 설명은 생략한다.
또한, STI(14) 내에 복수의 슬릿(36)이 형성되며, 게이트 전극(18), n형 확산 영역(17), p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b, 19b)이 형성되기까지의 공정은, 기본적으로는 제3 실시 형태에 의한 도 9a 내지 도 9c에 도시하는 공정과 마찬가지이기 때문에 이들의 설명도 생략한다. 단, 도 9c의 경우와 다른 점은, 도 11a의 사시도에 도시한 바와 같이, STI(14) 상에 형성되는 게이트 전극(18)은, 복수의 슬릿(36)을 횡단하도록 STI(14)의 연장 방향과 동일한 방향으로 연장하여 형성된다. 이 경우에도, 게이트 전극(18)을 형성하기 위한 폴리실리콘막(38)을 퇴적할 때에, 복수의 슬릿(36)의 각 내벽 상에도 폴리실리콘막(38)이 퇴적된다.
도 11a의 사시도에 도시한 바와 같이, LP-CVD법에 의해서 전면에 게이트 측벽재의 퇴적이 행해지고, 계속해서 반응성 이온 에칭에 의해 에치백됨으로써, 각 게이트 전극(18)의 측벽 상에 게이트 측벽(20)이 형성된다. 상기 게이트 측벽재로서는 실리콘 산화막, 실리콘 질화막, 혹은 그 조합으로 이루어지는 막을 사용할 수 있다. 계속해서, n형, p형의 불순물 이온이 p형 웰 영역(12), n형 웰 영역(13)에 선택적으로 도입됨으로써, n형 확산 영역(17) 및 p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b, 19b)이 형성된다.
다음에, 도 11b의 사시도에 도시한 바와 같이, STI(14) 상의 게이트 전극(18)과 복수의 슬릿(36)이 교차하는 위치에서 게이트 측벽(20)이 선택적으로 제거된다.
이 후, 에피택셜 성장법이 행해짐으로써 배선층(22)이 형성된다.
다음에, 캡재(21)가 존재하는 경우에는, 희불산에 의해서 이 캡재(21)를 제거하고, 배선층(22)의 위로부터 n형 불순물 및 p형 불순물이 확산되고, n형 확산 영역(17)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(17b) 및 p형 확산 영역(19)을 구성하는 깊은 접합 깊이를 갖는 제2 확산 영역(19b)가 형성된다. 이 때, 동시에 게이트 전극(18)에도 불순물이 도입된다.
또한 도 5에 도시하는 공정과 같이, 상기 배선층(22) 상에 예를 들면 Ti, Co, Ni, Pd 등의 금속막이 형성된 후, 가열 처리가 행하여지는 것으로 배선층(22)의 상부에 금속 실리사이드층(40)이 형성됨으로써, 도 10에 도시하는 구조가 얻어진다. 이 때, 게이트 전극(18)의 상부에도 금속막이 형성되고, 그 후 게이트 전극(18)의 상부에 금속 실리사이드층(40)이 형성된다. 또, 배선층(22)을 형성할 때의 선택 성장 시에, 실리콘 대신에, 예를 들면 실리콘과 게르마늄으로 이루어지는 합금을 성장시킨 경우에는, 실리사이드층(40)에 상당하는 것으로서 실리콘과 게르마늄으로 이루어지는 합금을 실리사이드화한 층이 형성된다.
상기 제4 실시 형태의 반도체 장치 및 그 제조 방법에 따르면, 제1 실시 형태와 마찬가지의 효과가 얻어지는 데다가, 또한, 도 8 중 컨택트 플러그(41, 42) 및 상층의 배선층(43)과 마찬가지의 기능을 배선층(22)의 제3 부분(22c)에 갖게 할 수 있기 때문에, 컨택트 플러그나 상층의 배선층을 이용하지 않고 n형 확산 영역(17) 및 p형 확산 영역(19)과 다른 MOS 트랜지스터의 게이트 전극(18)을 접속할 수 있다는 효과가 얻어진다.
또, 본 발명은 상기 각 실시 형태에 한정되는 것이 아니라 여러가지의 변형이 가능한 것은 물론이다. 예를 들면 상기 각 실시 형태에서는, 배선층(22)에 의해서 접속되는 MOS 트랜지스터의 확산 영역이 상호 다른 도전형인 경우를 설명하였지만, 채널형이 동일한 MOS 트랜지스터의 동일한 도전형의 확산 영역끼리가 배선층(22)에 의해서 접속되도록 해도 된다.
또한, 상기 각 실시 형태에서는 배선층(22)을 이용하여 서로 다른 MOS 트랜지스터의 소스, 드레인이 되는 한쌍의 확산 영역끼리를 접속하는 경우에 대해 설명하였지만, 이것은 STI에 의해서 상호 분리되고, 기판 내에 형성된 확산 영역으로 이루어져 배선으로서 사용되는 한쌍의 도전층끼리를, 상기 배선층(22)을 이용하여 접속하는 경우에도 용이하게 적용할 수 있다.
또한, 상기 각 실시 형태에서는 기판으로서 p형 기판을 이용하는 경우에 대해 설명하였지만, 이것은 n형 기판을 이용하도록 해도 된다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
본 발명에 따르면, 접합 누설의 문제점을 해소할 수 있음과 함께, 회로 면적을 크게 저감시킬 수 있는 효과가 있다.
도 1은 종래의 반도체 장치의 일례를 도시하는 단면도.
도 2는 도 1과는 다른 종래의 반도체 장치의 일례를 도시하는 단면도.
도 3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도.
도 4a는 도 3에 도시하는 반도체 장치를 제조할 때의 최초의 제조 공정을 도시하는 단면도이고, 도 4b는 도 4a에 후속되는 제조 공정을 도시하는 단면도이며, 도 4c는 도 4b에 후속되는 제조 공정을 도시하는 단면도이고, 도 4d는 도 4c에 후속되는 제조 공정을 도시하는 단면도이며, 도 4e는 도 4d에 후속되는 제조 공정을 도시하는 사시도이고, 도 4f는 도 4e에 후속되는 제조 공정을 도시하는 사시도이며, 도 4g는 도 4f에 후속되는 제조 공정을 도시하는 사시도.
도 5는 도 3 중 A-A'선을 따른 상세한 단면 구조를 도시하는 도면.
도 6은 본 발명의 제2 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도.
도 7a는 도 6에 도시하는 반도체 장치를 제조할 때의 도중의 제조 공정을 도시하는 사시도이며, 도 7b는 도 7a에 후속되는 제조 공정을 도시하는 사시도이고, 도 7c는 도 7b에 후속되는 제조 공정을 도시하는 사시도.
도 8은 본 발명의 제3 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도.
도 9a는 도 8에 도시하는 반도체 장치를 제조할 때의 도중의 제조 공정을 도시하는 사시도이며, 도 9b는 도 9a에 후속되는 제조 공정을 도시하는 사시도이고, 도 9c는 도 9b에 후속되는 제조 공정을 도시하는 사시도이며, 도 9d는 도 9c에 후속되는 제조 공정을 도시하는 사시도.
도 10은 본 발명의 제4 실시 형태에 의한 반도체 장치의 일부의 구성을 도시하는 사시도.
도 11a는 도 10에 도시하는 반도체 장치를 제조할 때의 도중의 제조 공정을 도시하는 사시도이며, 도 11b는 도 11a에 후속되는 제조 공정을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
51 : p형 기판
52 : p형 웰 영역
53 : n형 웰 영역
54 : n 채널 MOS 트랜지스터
55 : n형 영역
56 : p 채널 MOS 트랜지스터
57 : p형 영역
58 : STI
59 : 게이트 전극
60 : 층간 절연막
61 : 개구부
62 : 도전성 재료

Claims (44)

  1. 능동 영역끼리가 배선층에 의해서 접속되는 반도체 장치에 있어서,
    반도체 기판 상에 상호 이격하여 형성되며, 각각 능동 영역을 갖는 제1, 제2 트랜지스터와,
    상기 반도체 기판 상에 형성되고, 상기 제1, 제2 트랜지스터의 상호간에 형성되며 상기 제1, 제2 트랜지스터를 분리하는 분리 영역과,
    상기 분리 영역 내에서 상기 제1, 제2 트랜지스터의 상기 능동 영역 상호간에서 연속하도록 형성되고, 내벽부를 갖고 또한 소정의 폭을 갖는 적어도 1개의 슬릿과,
    상기 적어도 1개의 슬릿의 상기 내벽부 상에 형성된 도전막과,
    상기 제1, 제2 트랜지스터의 상기 각 능동 영역 상에 각각 형성되고, 상기 각 능동 영역과 전기적으로 접속된 제1, 제2 부분과, 상기 분리 영역의 상기 슬릿을 따르도록 하여 상기 분리 영역 상에 형성되며, 상기 제1, 제2 부분과 일체화된 제3 부분으로 이루어지는 배선층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 1개의 슬릿은 1개의 슬릿인 반도체 장치.
  3. 제1항에 있어서,
    상기 적어도 1개의 슬릿은 상호 병행하도록 형성된 복수의 슬릿인 반도체 장치.
  4. 제1항에 있어서,
    상기 적어도 1개의 슬릿의 폭의 최소값이 가공 정밀도의 최소 치수로 되고, 최대값이 상기 슬릿이 상기 배선층의 상기 제3 부분에 의해서 실질적으로 매립할 수 있는 최대의 값으로 되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 슬릿의 폭의 최소값이 0.03㎛로 되고, 최대값이 0.1㎛로 되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 적어도 1개의 슬릿은 그 바닥부가 상기 분리 영역의 바닥부에까지는 달하지 않도록 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 도전막이 실리콘을 포함하는 막으로 이루어지는 반도체 장치.
  8. 제7항에 있어서,
    상기 실리콘을 포함하는 막이 다결정 실리콘인 반도체 장치.
  9. 제1항에 있어서,
    상기 배선층은, 하층이 실리콘층, 상층이 금속 실리사이드층으로 이루어지는 적층 구조를 갖는 반도체 장치.
  10. 제1항에 있어서,
    상기 배선층은, 하층이 실리콘·게르마늄 합금층, 상층이 실리콘·게르마늄 합금을 실리사이드화한 층으로 이루어지는 적층 구조를 갖는 반도체 장치.
  11. 제1항에 있어서,
    상기 배선층의 상기 제3 부분 상에 형성된 컨택트부를 더 포함하는 반도체 장치.
  12. 능동 영역끼리가 배선층에 의해서 접속되는 반도체 장치에 있어서,
    반도체 기판 상에 상호 이격하여 형성되며, 각각 게이트 전극과 능동 영역을 갖는 제1, 제2 MOS 트랜지스터와,
    상기 반도체 기판 상에 형성되고, 상기 제1, 제2 MOS 트랜지스터의 상호간에 형성되며 상기 제1, 제2 MOS 트랜지스터를 분리하는 분리 영역과,
    상기 분리 영역 내에서 상기 제1, 제2 MOS 트랜지스터의 상기 능동 영역 상호간에서 연속하도록 형성되며, 내벽부를 갖고 또한 소정의 폭을 갖는 적어도 1개의 슬릿과,
    상기 적어도 1개의 슬릿의 상기 내벽부 상에 형성된 도전막과,
    상기 분리 영역 상에 형성된 게이트 전극과,
    상기 제1, 제2 MOS 트랜지스터의 상기 각 능동 영역 상에 각각 형성되고, 상기 각 능동 영역과 전기적으로 접속된 제1, 제2 부분과, 상기 분리 영역의 상기 적어도 1개의 슬릿을 따라 또한 상기 분리 영역 상에 형성된 상기 게이트 전극을 걸치도록 형성되고 이 게이트 전극과 전기적으로 접속되며, 상기 제1, 제2 부분과 일체화된 제3 부분으로 이루어지는 배선층
    을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 적어도 1개의 슬릿은 1개의 슬릿인 반도체 장치.
  14. 제12항에 있어서,
    상기 적어도 1개의 슬릿은 상호 병행하도록 형성된 복수의 슬릿인 반도체 장치.
  15. 제12항에 있어서,
    상기 적어도 1개의 슬릿의 폭의 최소값이 가공 정밀도의 최소 치수로 되고, 최대값이 상기 슬릿이 상기 배선층의 상기 제3 부분에 의해서 실질적으로 매립할 수 있는 최대의 값으로 되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 슬릿의 폭의 최소값이 0.03㎛로 되고, 최대값이 0.1㎛로 되어 있는 반도체 장치.
  17. 제12항에 있어서,
    상기 적어도 1개의 슬릿은, 그 바닥부가 상기 분리 영역의 바닥부에까지는 달하지 않도록 형성되어 있는 반도체 장치.
  18. 제12항에 있어서,
    상기 도전막이 실리콘을 포함하는 막으로 이루어지는 반도체 장치.
  19. 제18항에 있어서,
    상기 실리콘을 포함하는 막이 다결정 실리콘인 반도체 장치.
  20. 제12항에 있어서,
    상기 배선층은, 하층이 실리콘층, 상층이 금속 실리사이드층으로 이루어지는 적층 구조를 갖는 반도체 장치.
  21. 제12항에 있어서,
    상기 배선층은, 하층이 실리콘·게르마늄 합금층, 상층이 실리콘·게르마늄 합금을 실리사이드화한 층으로 이루어지는 적층 구조를 갖는 반도체 장치.
  22. 제12항에 있어서,
    상기 배선층의 상기 제3 부분 상에 형성된 컨택트부를 더 포함하는 반도체 장치.
  23. 능동 영역끼리가 배선층에 의해서 접속되는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 분리 영역을 형성함으로써 상기 분리 영역에 의해서 상호 분리된 제1, 제2 소자 영역을 상기 반도체 기판에 형성하고,
    상기 분리 영역 내에 상기 제1, 제2 소자 영역 상호간에서 연속하도록, 내벽부를 갖고 또한 소정의 폭을 갖는 적어도 1개의 슬릿을 형성하며,
    에피택셜 성장시킬 때의 핵이 될 수 있는 재료로 이루어지는 도전막을 전면에 퇴적한 후, 상기 도전막을 선택적으로 제거하여 상기 제1, 제2 소자 영역의 일부 영역 상에 각각 남김과 함께 상기 적어도 1개의 슬릿의 내벽부 상에 남기고,
    상기 제1, 제2 소자 영역의 일부 영역 상에 각각 남겨진 상기 도전막의 주위를 에피택셜 성장시킬 때의 블록이 되는 재료로 덮은 후, 에피택셜 성장법에 의해, 상기 제1 소자 영역 상에 제1 부분을 갖고, 상기 제2 소자 영역 상에 제2 부분을 가지며, 상기 분리 영역의 상기 슬릿을 따르도록 상기 분리 영역 상에 위치하며 상기 제1, 제2 부분과 일체화된 제3 부분을 갖는 배선층을 형성하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에 1개의 슬릿을 형성하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에, 상호 병행하도록 복수의 슬릿을 형성하는 반도체 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 적어도 1개의 슬릿은 그 폭의 최소값이 가공 정밀도의 최소 치수가 되고, 최대값이 상기 슬릿이 상기 배선층의 상기 제3 부분에 의해서 실질적으로 매립할 수 있는 최대의 값이 되도록 형성되는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 적어도 1개의 슬릿은 그 폭의 최소값이 0.03㎛가 되고 최대값이 0.1㎛가 되도록 형성되는 반도체 장치의 제조 방법.
  28. 제23항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에, 그 바닥부가 상기 분리 영역의 바닥부에까지는 달하지 않도록 형성되는 반도체 장치의 제조 방법.
  29. 제23항에 있어서,
    상기 도전막은 실리콘을 포함하는 막으로 형성되는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 실리콘을 포함하는 막이 다결정 실리콘으로 형성되는 반도체 장치의 제조 방법.
  31. 제23항에 있어서,
    상기 배선층은, 하층이 실리콘층, 상층이 금속 실리사이드층으로 이루어지는 적층 구조를 갖도록 형성되는 반도체 장치의 제조 방법.
  32. 제23항에 있어서,
    상기 배선층은, 하층이 실리콘·게르마늄 합금층, 상층이 실리콘·게르마늄 합금을 실리사이드화한 층으로 이루어지는 적층 구조를 갖도록 형성되는 반도체 장치의 제조 방법.
  33. 제23항에 있어서,
    상기 배선층의 상기 제3 부분 상에 컨택트부를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  34. 능동 영역끼리가 배선층에 의해서 접속되는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 분리 영역을 형성함으로써 상기 분리 영역에 의해서 상호 분리된 제1, 제2 소자 영역을 상기 반도체 기판에 형성하고,
    상기 분리 영역 내에 상기 제1, 제2 소자 영역 상호간에서 연속하도록, 내벽부를 갖고 또한 소정의 폭을 갖는 적어도 1개의 슬릿을 형성하며,
    에피택셜 성장시킬 때의 핵이 될 수 있는 재료로 이루어지는 도전막을 전면에 퇴적한 후, 상기 도전막을 선택적으로 제거하여 상기 제1, 제2 소자 영역의 일부 영역 상 및 상기 분리 영역의 일부 영역 상에 각각 남김과 함께 상기 적어도 1개의 슬릿의 내벽부 상에 남기고,
    상기 제1, 제2 소자 영역의 일부 영역 상 및 상기 분리 영역의 일부 영역 상에 각각 남겨진 상기 도전막의 주위를 에피택셜 성장시킬 때의 블록이 되는 재료로 덮으며,
    상기 분리 영역의 일부 영역 상에 남겨진 상기 도전막을 덮는 상기 블록이 되는 재료 중 상기 분리 영역 내에 형성된 상기 적어도 1개의 슬릿 근방에 위치하는 부분의 상기 블록이 되는 재료를 선택적으로 제거하고,
    에피택셜 성장법에 의해, 상기 제1 소자 영역 상에 제1 부분을 갖고, 상기 제2 소자 영역 상에 제2 부분을 가지며, 상기 분리 영역 내의 상기 슬릿을 따라 또한 상기 블록이 되는 재료가 제거된 상기 분리 영역의 일부 영역 상의 상기 도전막을 걸치도록 연속하여 상기 제1, 제2 부분과 일체화된 제3 부분을 갖는 배선층을 형성하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에 1개의 슬릿을 형성하는 반도체 장치의 제조 방법.
  36. 제34항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에, 상호 병행하도록 복수의 슬릿을 형성하는 반도체 장치의 제조 방법.
  37. 제34항에 있어서,
    상기 적어도 1개의 슬릿은 그 폭의 최소값이 가공 정밀도의 최소 치수로 되고, 최대값이 상기 슬릿이 상기 배선층의 상기 제3 부분에 의해 실질적으로 매립할 수 있는 최대 값이 되도록 형성되는 반도체 장치의 제조 방법.
  38. 제37항에 있어서,
    상기 적어도 1개의 슬릿은, 그 폭의 최소값이 0.03㎛가 되고, 최대값이 0.1㎛가 되도록 형성되는 반도체 장치의 제조 방법.
  39. 제34항에 있어서,
    상기 분리 영역 내에 상기 적어도 1개의 슬릿을 형성할 때에, 그 바닥부가 상기 분리 영역의 바닥부에까지는 달하지 않도록 형성되는 반도체 장치의 제조 방법.
  40. 제34항에 있어서,
    상기 도전막은 실리콘을 포함하는 막으로 형성되는 반도체 장치의 제조 방법.
  41. 제40항에 있어서,
    상기 실리콘을 포함하는 막이 다결정 실리콘으로 형성되는 반도체 장치의 제조 방법.
  42. 제34항에 있어서,
    상기 배선층은, 하층이 실리콘층, 상층이 금속 실리사이드층으로 이루어지는 적층 구조를 갖도록 형성되는 반도체 장치의 제조 방법.
  43. 제34항에 있어서,
    상기 배선층은, 하층이 실리콘·게르마늄 합금층, 상층이 실리콘·게르마늄 합금을 실리사이드화한 층으로 이루어지는 적층 구조를 갖도록 형성되는 반도체 장치의 제조 방법.
  44. 제34항에 있어서,
    상기 배선층의 상기 제3 부분 상에 컨택트부를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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