JP3828419B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、ｎチャネル及びｐチャネルのＭＯＳトランジスタを有する半導体装置及びその製造方法に係り、特にＭＯＳトランジスタの拡散領域同士が配線層によって接続される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高性能化に対する要求が強くなっており、一方、半導体プロセス技術においてはますますの微細化技術が必要とされている。このような状況において、ＬＳＩの高密度化は不可欠となっており、可能な限りのスケーリングを進めていく必要がある。
【０００３】
ＬＳＩ中では、隣り合う領域、例えばｎ型領域とｐ型領域領域とを電気的に接続するための配線パターンが多く存在している。この場合、ｎ型領域とｐ型領域領域とはＳＴＩ（Shallow Trench Isolation）によって互いに分離されており、上層のメタル配線を用いて両領域が接続される。
【０００４】
ＳＲＡＭ（Static Random Access Memory）においては、ローカル・インターコネクト（Local Interconnect）のように、ＭＯＳトランジスタのソース、ゲート電極及びドレインを相互に接続する配線パターンが存在している。このローカル・インターコネクトは、ソース、ゲート電極及びドレイン上の層間絶縁膜に対して大きな開口を有する開口部が形成され、この開口部が導電性材料で埋め込まれることで形成される。
【０００５】
図２２は、上記ローカル・インターコネクトを有する従来の半導体装置の一例を示す断面図である。ｐ型基板５１上にはｐ型ウエル領域５２、ｎ型ウエル領域５３が形成され、ｐ型ウエル領域５２内にはｎチャネルＭＯＳトランジスタ５４のソース、ドレインとなるｎ型領域５５が形成され、ｎ型ウエル領域５３内にはｐチャネルＭＯＳトランジスタ５６のソース、ドレインとなるｐ型領域５７が形成されている。さらに基板５１上には上記両ＭＯＳトランジスタを分離するためのＳＴＩ５８が形成されている。ＭＯＳトランジスタ５４、５６それぞれの一対のｎ型領域５５相互間及びｐ型領域５７相互間のチャネル領域上にはそれぞれゲート電極５９が形成されている。さらにＳＴＩ５８上にも、このＳＴＩ５８上を通過する他のＭＯＳトランジスタのゲート電極５９が形成されている。また全面に層間絶縁膜６０が形成されている。そして、この層間絶縁膜６０に対し、上記ＳＴＩ５８上のゲート電極５９とその両側に配置されたＭＯＳトランジスタ５４、５６それぞれのソースもしくはドレインとなる各一方のｎ型領域５５及びｐ型領域５７の一部が露出するように開口部６１が形成され、さらにこの開口部６１内が導電性材料６２で埋め込まれることでインターコネクトが形成される。
【０００６】
図２２に示すような半導体装置を製造する際、開口部６１は反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術により形成されるので、拡散領域との境界部分におけるＳＴＩ５８が一部エッチングされてしまう。これにより、インターコネクトと基板５１との間でリーク電流が生じるという不都合が生じる。
【０００７】
一方、ローカル・インターコネクトを有する半導体装置として、従来では、特開２０００−１１４２６２に記載されたものが知られている。この半導体装置は、シリコン膜の選択成長技術及び選択エッチング技術を用いて形成される配線により、ＳＴＩによって分離された一対の拡散領域同士を接続するものである。
【０００８】
すなわち、図２３に示すように、ｐ型基板５１上にｐ型ウエル領域５２、ｎ型ウエル領域５３が形成され、ｐ型ウエル領域５２内にはｎチャネルＭＯＳトランジスタのソース、ドレインとなるｎ型領域５５が形成され、ｎ型ウエル領域５３内にはｐチャネルＭＯＳトランジスタのソース、ドレインとなるｐ型領域５７が形成されている。さらに全面にアモルファスシリコン膜が堆積され、このアモルファスシリコン膜を種に選択成長が行われて単結晶シリコン膜が形成され、その後、インターコネクト形成部以外のアモルファスシリコン膜が除去され、インターコネクト形成部のアモルファスシリコン膜と単結晶シリコン膜の領域にシリサイド膜からなるインターコネクト６３が残される。このインターコネクト６３はＳＴＩ５８を跨いで形成される。
【０００９】
図２３に示す半導体装置では、層間絶縁膜をエッチングして開口部を形成する必要がないので、基板がエッチングされることによるインターコネクトと基板との間のリーク電流の発生が防止できる。
【００１０】
しかし、インターコネクト６３を形成するためのエピタキシャル選択膜を所望のパターン形状に残すことは極めて困難である。
【００１１】
【発明が解決しようとする課題】
このように従来の半導体装置では、分離領域によって互いに隔てられた拡散領域同士を配線によって接続する際に、接合リークが発生する問題や、配線層を選択的に形成することが困難であるという不都合がある。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、分離領域によって互いに隔てられた拡散領域同士を配線によって接続する際に、接合リークが発生する恐れがない半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板上に互いに離間して形成され、それぞれ拡散領域を有する第１、第２のトランジスタと、前記半導体基板上に形成され、前記第１、第２のトランジスタの相互間に設けられて前記第１、第２のトランジスタを分離する分離領域と、前記第１、第２のトランジスタの前記拡散領域相互間で連続するように前記分離領域に設けられ所定の幅を有すると共に底部が前記分離領域の底部にまでは達しないように設けられている少なくとも１つのスリットと、前記少なくとも１つのスリットの内壁上に設けられた多結晶シリコン層からなる導電膜と、前記第１、第２のトランジスタの前記各拡散領域上にそれぞれ設けられ、前記各拡散領域と電気的に接続された第１、第２の部分と、前記分離領域の前記スリットに沿うようにして前記分離領域上に設けられ、前記第１、第２の部分と一体化された第３の部分とからなり、上層に金属シリサイド層を備える配線層とを具備したことを特徴とする。
【００１４】
この発明の半導体装置は、半導体基板上に互いに離間して形成され、それぞれゲート電極と拡散領域とを有する第１、第２のＭＯＳトランジスタと、前記半導体基板上に形成され、前記第１、第２のＭＯＳトランジスタの相互間に設けられて前記第１、第２のＭＯＳトランジスタを分離する分離領域と、前記第１、第２のＭＯＳトランジスタの前記拡散領域相互間で連続するように前記分離領域に設けられ所定の幅を有すると共に底部が前記分離領域の底部にまでは達しないように設けられている少なくとも１つのスリットと、前記少なくとも１つのスリットの内壁上に設けられた多結晶シリコン層からなる導電膜と、前記分離領域上に設けられた他のＭＯＳトランジスタのゲート電極と、前記第１、第２のＭＯＳトランジスタの前記各拡散領域上にそれぞれ設けられ、前記各拡散領域と電気的に接続された第１、第２の部分と、前記分離領域の前記少なくとも１つのスリットに沿いかつ前記分離領域上に設けられた前記他のＭＯＳトランジスタのゲート電極を跨ぐように設けられてこのゲート電極と電気的に接続され、前記第１、第２の部分と一体化された第３の部分とからなり、上層に金属シリサイド層を備える配線層とを具備したことを特徴とする。
【００１５】
この発明の半導体装置の製造方法は、半導体基板上に分離領域を形成することで前記分離領域によって互いに分離された第１、第２の素子領域を前記半導体基板に形成し、前記分離領域内に前記第１、第２の素子領域の拡散領域相互間で連続するように、所定の幅を有する少なくとも１つのスリットをその底部が前記分離領域の底部にまでは達しないように形成し、エピタキシャル成長させる際の核となり得る材料からなる導電膜を全面に堆積した後、前記導電膜を選択的に除去して前記第１、第２の素子領域の一部領域上にそれぞれ残すと共に前記少なくとも１つのスリットの内壁上に残し、前記第１、第２の素子領域の一部領域上にそれぞれ残された前記導電膜の周囲をエピタキシャル成長させる際のブロックとなる材料で覆った後、エピタキシャル成長を行い、前記第１の素子領域上に第１の部分を有し、前記第２の素子領域上に第２の部分を有し、前記分離領域の前記スリットに沿うように前記分離領域上に位置し前記第１、第２の部分と一体化された第３の部分とを有する配線層を形成することを特徴とする。
【００１６】
この発明の半導体装置の製造方法は、半導体基板上に分離領域を形成することで前記分離領域によって互いに分離された第１、第２の素子領域を前記半導体基板に形成し、前記分離領域内に前記第１、第２の素子領域の拡散領域相互間で連続するように、所定の幅を有する少なくとも１つのスリットをその底部が前記分離領域の底部にまでは達しないように形成し、エピタキシャル成長させる際の核となり得る材料からなる導電膜を全面に堆積した後、前記導電膜を選択的に除去して前記第１、第２の素子領域の一部領域上及び前記分離領域の一部領域上にそれぞれ残すと共に前記少なくとも１つのスリットの内壁上に残し、前記第１、第２の素子領域の一部領域上及び前記分離領域の一部領域上にそれぞれ残された前記導電膜の周囲をエピタキシャル成長させる際のブロックとなる材料で覆い、前記分離領域の一部領域上に残された前記導電膜を覆う前記ブロックとなる材料のうち前記分離領域内に形成された前記少なくとも１つのスリット近傍に位置する部分の前記ブロックとなる材料を選択的に除去し、エピタキシャル成長を行い、前記第１の素子領域上に第１の部分を有し、前記第２の素子領域上に第２の部分を有し、前記分離領域内の前記スリットに沿いかつ前記ブロックとなる材料が除去された前記分離領域の一部領域上の前記導電膜を跨ぐように連続して前記第１、第２の部分と一体化された第３の部分とを有する配線層を形成することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１８】
図１は、この発明の第１の実施の形態による半導体装置の一部の構成を示す斜視図である。
【００１９】
ｐ型のシリコン半導体基板１１上にはｐウエル領域１２とｎウエル領域１３とが設けられている。また、基板１１上にはＳＴＩ１４が選択的に設けられ、上記ｐウエル領域１２とｎウエル領域１３とはこのＳＴＩ１４により分離されている。上記ｐウエル領域１２内にはｎチャネルＭＯＳトランジスタ１５が設けられ、ｎウエル領域１３内にはｐチャネルＭＯＳトランジスタ１６が設けられている。上記ｎチャネルＭＯＳトランジスタ１５は、ｐウエル領域１２内に形成されソース及びドレインとなる一対のｎ型拡散領域１７と、ソース、ドレイン間のチャネル領域上に位置するように設けられた例えばポリシリコンからなるゲート電極１８とを有する。なお、上記一対のｎ型拡散領域１７のそれぞれは、浅い接合深さを有する第１の拡散領域と、深い接合深さを有する第２の拡散領域とからなる。上記ｐチャネルＭＯＳトランジスタ１６は、ｎウエル領域１３内に形成されソース及びドレインとなる一対のｐ型拡散領域１９と、ソース、ドレイン間のチャネル領域上に位置するように設けられた例えばポリシリコンからなるゲート電極１８とを有する。なお、上記一対のｐ型拡散領域１９のそれぞれも、浅い接合深さを有する第１の拡散領域と、深い接合深さを有する第２の拡散領域とからなる。
【００２０】
また、上記両ＭＯＳトランジスタ１５、１６のゲート電極１８の側壁上にはシリコン酸化膜、シリコン窒化膜などからなるゲート側壁２０が設けられている。
【００２１】
後に説明するように、上記ＳＴＩ１４内には、このＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１７とｐ型拡散領域１９相互間で連続するように１つのスリットが設けられている。このスリットは内壁部を有し、かつ所定の幅を有している。そして、このスリットの内壁部上には、上記両ＭＯＳトランジスタ１５、１６のゲート電極１８を構成するものと同じ材料、つまりポリシリコンからなる導電膜が設けられている。また、このスリットは、その底部がＳＴＩ１４の底部にまでは達しないように設けられている。
【００２２】
さらに、上記ＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１７とｐ型拡散領域１９上には、エピタキシャル成長によって形成されたシリコンを含む材料からなる配線層２２の第１の部分２２ａと第２の部分２２ｂとが設けられている。上記配線層２２の第１の部分２２ａは上記ｎ型拡散領域１７と電気的に接続され、第２の部分２２ｂは上記ｐ型拡散領域１９と電気的に接続されている。また、上記ＳＴＩ１４上には、ＳＴＩ１４内のスリットに沿うように配線層２２の第３の部分２２ｃが設けられている。この第３の部分２２ｃは上記第１、第２の部分２２ａ、２２ｂと一体化されている。
【００２３】
なお、図示しないが、上記配線層２２は、例えば、下層がシリコン層、上層が金属シリサイド層からなる積層構造、もしくは下層がシリコン・ゲルマニウム合金層、上層が金属シリサイド層からなる積層構造を有している。また、ゲート電極１８も上部がシリサイド化されている。
【００２４】
次に、図１に示すような構成の半導体装置の製造方法について、図２ないし図９を参照して説明する。
【００２５】
まず、図２の断面図に示すように、例えばｐ型のシリコン半導体基板１１上にシリコン窒化膜３１及びシリコン酸化膜３２が順次堆積され、次に露光プロセスにより、このシリコン窒化膜３１及びシリコン酸化膜３２からなる積層膜３３が所定のパターン形状に残される。続いて、この残された積層膜３３をマスクに用いた異方性エッチング法、例えば反応性イオンエッチングにより基板１１がエッチングされて、深さが200〜350ｎｍの素子分離用溝３４が形成される。
【００２６】
次に、図３の断面図に示すように、例えばＣＶＤ法などによりシリコン酸化膜などの埋め込み用絶縁膜３５が全面に堆積され、上記素子分離用溝３４がこの埋め込み用絶縁膜３５により埋め込まれる。
【００２７】
続いて、図４の断面図に示すように、ＣＭＰ（Chemical Mechanical Polishing）が行われることで平坦化処理が行われる。
【００２８】
次に、図５の断面図に示すように、例えば160℃に加熱された燐酸で処理されることでシリコン窒化膜３１が除去され、ＳＴＩ１４が形成される。この後、基板１１にｐ型ウエル領域１２とｎ型ウエル領域１３が形成される。
【００２９】
続いて、図６の斜視図に示すように、前記スリットを形成するために、このスリットのパターンに対応したパターンを有するようにレジストパターニングが行われ、続いてこのレジストを用いた反応性イオンエッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が30〜100ｎｍエッチバックされることで１つのスリット３６が形成される。このスリット３６の幅Ｗは例えば0.03〜0.1μｍにされる。スリット３６の幅Ｗの最小値0.03μｍは加工精度の最小寸法に該当し、最大値0.1μｍは、この後にこのスリット３６に埋め込まれる前記配線層２２の前記第３の部分２２ｃによって実質的に埋め込むことができる最大の値に該当する。
【００３０】
次に、ｎ，ｐ両ＭＯＳトランジスタのチャネル領域となる部分にしきい値調整用の不純物イオンが注入され、続いて熱酸化法あるいはＬＰ−ＣＶＤ法によって、全面に0.5〜3.0ｎｍの膜厚でゲート絶縁膜３７が形成される。続いて、全面に50〜200ｎｍの膜厚でポリシリコン膜３８が堆積され、次に、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によって、上記ポリシリコン膜３８をパターニングするためのエッチング用マスクが形成され、続いてこのマスクを用いた反応性イオンエッチングにより、上記ポリシリコン膜３８がエッチングされることで、図７の斜視図に示すようにゲート電極１８が形成される。上記エッチングの後に、スリット３６の内壁上にはポリシリコン膜３８が残る。
【００３１】
なお、上記ゲート絶縁膜３７及びポリシリコン膜３８が堆積された後にシリコン窒化膜が堆積され、この後、ポリシリコン膜３８でゲート電極１８を形成する際に、上記シリコン窒化膜をエッチングした後に、ポリシリコン膜３８をエッチングすることで、図７の斜視図に示すようにゲート電極１８の上部にシリコン窒化膜からなるキャップ材２１が残されるようにしてもよい。このシリコン窒化膜からなるキャップ材２１は、この後に行なわれるエピタキシャル成長の際のブロックとして使用できる。
【００３２】
また、上記キャップ材２１を形成しないで、その後、ゲート電極１８上にエピタキシャル成長させるようにしてもよい。
【００３３】
なお、上記ウェル領域の形成工程、ＭＯＳトランジスタのしきい値調整用の不純物イオンの注入工程は、スリット３６を形成する前に行われるようにしてもよい。
【００３４】
上記ゲート絶縁膜３７としては、シリコン酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜等、あらゆる種類の絶縁膜を用いることができる。
【００３５】
また、ゲート電極１８上でエピタキシャル成長を行わせない場合には、ポリシリコン膜の代わりにＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用いたメタルゲート構造のゲート電極を形成するようにしてもよい。また、ゲート電極１８をシリコン・ゲルマニウム合金を用いて形成するようにしてもよい。
【００３６】
この後、熱酸化法によって、0.5〜６ｎｍの膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型の不純物イオンがｐ型ウエル領域１２及びｎ型ウエル領域１３にそれぞれ選択的に導入されることで、ｎ型拡散領域１７を構成する浅い接合深さを有する第１の拡散領域１７ａ、ｐ型拡散領域１９を構成する浅い接合深さを有する第１の拡散領域１９ａがそれぞれ形成される。
【００３７】
次に、図８の斜視図に示すように、ＬＰ−ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、続いて反応性イオンエッチングによりエッチバックされることで、ゲート電極１８の側壁上にゲート側壁２０が形成される。上記ゲート側壁材としてはシリコン酸化膜、シリコン窒化膜、あるいはその組み合わせからなる膜が使用できる。
【００３８】
次に、自然酸化膜除去のために水素雰囲気中で高温処理が行われた後、エピタキシャル成長法により単結晶シリコンの選択成長が行われる。例えば、水素雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスが水素とともに供給されることで、基板１１上のシリコンが露出している部分に単結晶シリコン膜が形成される。また、この選択成長の際に、シリコン以外に、シリコンとゲルマニウムからなる合金を成長させることもできる。
【００３９】
このエピタキシャル成長により、図１の斜視図に示すように、ｎ型拡散領域１１７及びｐ型拡散領域１９上に単結晶シリコン膜からなる配線層２２が形成され、特にＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１７上には配線層２２の第１の部分２２ａが形成され、ｐ型拡散領域１９上には配線層２２の第２の部分２２ｂが形成される。
【００４０】
さらに、このエピタキシャル成長の際に、ＳＴＩ１４内に形成されたスリット３６の内壁上に残っているポリシリコン膜３８を核としてエピタキシャル成長が進み、まずスリット３６の内部を埋めるようにシリコン膜が成長し、さらにスリット３６の上部に突出するようにシリコン膜の成長が進むことで、スリット３６に沿うように配線層２２の第３の部分２２ｃが形成される。そして、この第３の部分２２ｃは、最終的には上記第１の部分２２ａ及び第２の部分２２ｂと一体化される。
【００４１】
次に、キャップ材２１が存在する場合には、希フッ酸によってこのキャップ材２１を除去した後、配線層２２の上からｎ型不純物及びｐ型不純物が拡散されて、ｎ型拡散領域１７を構成する深い接合深さを有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１９ｂが形成される。このとき、同時にゲート電極１８にも不純物が導入される。
【００４２】
図９は、図１中のＡ−Ａ´線に沿った断面を詳細に示している。次に、この図９の断面図に示すように、上記配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜が形成された後、加熱処理が行われることで配線層２２の上部に金属シリサイド層４０が形成される。なお、配線層２２を形成する際の選択成長時に、シリコンの代わりに例えばシリコンとゲルマニウムからなる合金を成長させた場合には、シリサイド層４０に相当するものとしてシリコンとゲルマニウムからなる合金をシリサイド化した層が形成される。このとき、ゲート電極１８の上部にも金属膜が形成され、その後、ゲート電極１８の上部に金属シリサイド層４０が形成される。
【００４３】
上記第１の実施の形態の半導体装置及びその製造方法によれば、ＳＴＩ１４を挟んでその両側に設けられたｎチャネルＭＯＳトランジスタのｎ型拡散領域１７とｐチャネルＭＯＳトランジスタのｐ型拡散領域１９とを接続する配線層２２は、ｎ型拡散領域１７上、ｐ型拡散領域１９上及びＳＴＩ１４上に渡って連続して設けられている。すなわち、コンタクトがＳＴＩエッジ部分に形成されることがないため、従来のような接合リークの問題は解消される。
【００４４】
また、コンタクト形成のためのスペースを拡散領域上に確保する必要がないので、回路面積を大きく低減させることができる。ＳＴＩ１４を挟んだ一対の拡散領域１７、１９相互間を接続する配線層２２の第３の部分２２ｃの占有面積にもよるが、ＳＲＡＭなどでは回路面積を１０%〜２０％低減することができる。
【００４５】
図１０は、この発明の第２の実施の形態による半導体装置の一部の構成を示す斜視図である。この第２の実施の形態の半導体装置は、図１に示す第１の実施の形態による半導体装置とは一部の構成が異なるだけなので、図１と対応する箇所には同じ符号を付してその説明は省略し、図１と異なる点のみを以下に説明する。
【００４６】
図１０に示す半導体装置が図１に示す半導体装置と異なる点は、前記ＳＴＩ１４上に設けられた配線層２２の第３の部分２２ｃの幅ｗ、つまり配線層２２の第１の部分２２ａと第２の部分２２ｂが並ぶ方向と交差する方向における第３の部分２２ｃの寸法が、図１に示す半導体装置の場合よりも広くされている点である。
【００４７】
配線層２２の第３の部分２２ｃの幅ｗを、図１のものよりも広くするために、図１０の半導体装置では、後に説明するように、前記ＳＴＩ１４内に、このＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１７及びｐ型拡散領域１９相互間で連続するように複数のスリットが設けられている。これらの各スリットはそれぞれ内壁部を有しかつそれぞれ所定の幅を有している。そして、これら各スリットの内壁部上には、例えばポリシリコンからなる導電膜が設けられている。また、これら各スリットはそれぞれ、その底部がＳＴＩ１４の底部にまでは達しないように設けられている。
【００４８】
次に、図１０に示すような構成の半導体装置の製造方法について説明する。
【００４９】
基板１１上にＳＴＩ１４が形成されるまでの工程は、第１の実施の形態による図２ないし図５に示す工程と同様なのでこれらの説明は省略する。
【００５０】
ＳＴＩ１４が基板１１上に形成された後、図１１の斜視図に示すように、複数のスリットを形成するために、これら複数のスリットのパターンに対応したパターンを有するようにレジストパターニングが行われ、続いてこのレジストを用いた反応性イオンエッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が30〜100ｎｍエッチバックされることで複数のスリット３６が互いに並行するように形成される。本例では３個のスリット３６が形成される場合を例示している。これらのスリット３６の幅Ｗはそれぞれ、第１の実施の形態の場合と同様に例えば0.03〜0.1μｍにされる。
【００５１】
次に、前記図７の工程と同様に、ｎ，ｐ両チャネルのＭＯＳトランジスタのチャネル領域となる部分にしきい値調整用の不純物イオンが注入され、続いて熱酸化法あるいはＬＰ−ＣＶＤ法によって、全面に0.5〜3.0ｎｍの膜厚でゲート絶縁膜３７が形成される。続いて、全面に50〜200ｎｍの膜厚で例えばポリシリコン膜３８が堆積され、次に、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によって、上記ポリシリコン膜３８をパターニングするためのエッチング用マスクが形成され、続いてこのマスクを用いた反応性イオンエッチングにより、上記ポリシリコン膜３８がエッチングされることで、図１２の斜視図に示すようにゲート電極１８が形成される。このとき、複数の各スリット３６の内壁上にはそれぞれポリシリコン膜３８が残る。
【００５２】
図１２の斜視図に示すように、図７に示す場合と同様、ゲート電極１８の上部にシリコン窒化膜からなるキャップ材２１が残されるようにしてもよい。このシリコン窒化膜からなるキャップ材２１は、この後に行なわれるエピタキシャル成長の際のブロックとして使用できる。また、上記キャップ材２１を形成しないで、その後、ゲート電極１８上にエピタキシャル成長させるようにしてもよい。
【００５３】
上記ゲート絶縁膜３７としては、シリコン酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜等、あらゆる種類の絶縁膜を用いることができる。
【００５４】
また、ゲート電極１８上でエピタキシャル成長を行わせない場合には、ポリシリコン膜の代わりにＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用いたメタルゲート構造のゲート電極を形成するようにしてもよい。また、ゲート電極１８をシリコン・ゲルマニウム合金を用いて形成するようにしてもよい。
【００５５】
この後、熱酸化法によって、0.5〜６ｎｍの膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型の不純物イオンがｐウエル領域１２及びｎウエル領域１３に選択的に導入されることでｎ型拡散領域１７及びｐ型拡散領域１９を構成する浅い接合深さを有する第１の拡散領域１７ａ及び１９ａが形成される。
【００５６】
次に、図１３の斜視図に示すように、ＬＰ−ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、続いて反応性イオンエッチングによりエッチバックされることで、ゲート電極１８の側壁上にゲート側壁２０が形成される。上記ゲート側壁材としてはシリコン酸化膜、シリコン窒化膜、あるいはその組み合わせからなる膜が使用できる。
【００５７】
次に、自然酸化膜除去のために水素雰囲気中で高温処理が行われた後、エピタキシャル成長法により単結晶シリコンの選択成長が行われる。例えば、水素雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスが水素とともに供給されることで、基板１１上のシリコンが露出している部分に単結晶シリコン膜が形成される。また、この選択成長の際に、シリコン以外にシリコンとゲルマニウムからなる合金を成長させることもできる。
【００５８】
このエピタキシャル成長により、図１０の斜視図に示すように、ｎ型拡散領域１７、ｐ型拡散領域１９上に単結晶シリコン膜からなる配線層２２が形成され、特にＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１４上には配線層２２の第１の部分２２ａが形成され、ｐ型拡散領域１９上には配線層２２の第２の部分２２ｂが形成される。
【００５９】
さらに、このエピタキシャル成長の際に、ＳＴＩ１４内に形成された複数のスリット３６の内壁上に残っているポリシリコン膜３８を核としてエピタキシャル成長が進み、まずそれぞれのスリット３６の内部を埋めるようにシリコン膜が成長し、さらにこれがスリット３６の上部に突出し、これらが一体化するようにシリコン膜の成長が進むことで、複数のスリット２６に沿うように配線層１８の第３の部分１８ｃが形成される。そして、この第３の部分２２ｃは、最終的には上記第１の部分２２ａ及び第２の部分２２ｂと一体化される。
【００６０】
次に、キャップ材２１が存在する場合には、希フッ酸によってこのキャップ材２１を除去し、配線層２２の上からｎ型不純物及びｐ型不純物が拡散されて、ｎ型拡散領域１７を構成する深い接合深さを有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１９ｂが形成される。
【００６１】
この後は、図９の断面図に示す場合と同様に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜が形成された後、加熱処理が行われることで配線層２２の上部に金属シリサイド層４０が形成される。このとき、ゲート電極１８の上部にも金属膜が形成され、その後、ゲート電極１８の上部に金属シリサイド層４０が形成される。なお、配線層２２を形成する際の選択成長時に、シリコンの代わりに例えばシリコンとゲルマニウムからなる合金を成長させた場合には、シリサイド層４０に相当するものとしてシリコンとゲルマニウムからなる合金をシリサイド化した層が形成される。
【００６２】
上記第２の実施の形態の半導体装置及びその製造方法によれば、第１の実施の形態と同様な効果が得られる上に、さらに、配線層２２の第１の部分２２ａと第２の部分２２ｂとを接続する第３の部分２２ｃの幅が図１の場合よりも広くなるので、ｎ型拡散領域１７とｐ型拡散領域１９とを接続する配線層２２の配線抵抗を図１の場合よりも低くすることができるという効果が得られる。
【００６３】
図１４は、この発明の第３の実施の形態による半導体装置の一部の構成を示す斜視図である。この第３の実施の形態の半導体装置は、前記図１０に示す第２の実施の形態による半導体装置とは一部の構成が異なるだけなので、図１０と対応する箇所には同じ符号を付してその説明は省略し、図１０と異なる点のみを以下に説明する。
【００６４】
図１４に示す半導体装置が図１０に示す半導体装置と異なる点は、ＳＴＩ１４上に別のＭＯＳトランジスタのゲート電極１８が設けられる点と、配線層２２の第３の部分２２ｃ上にコンタクトプラグ４１が設けられ、上記別のＭＯＳトランジスタのゲート電極１８上にコンタクトプラグ４２が設けられ、さらに上記両コンタクトプラグ４１、４２と接続された上層の配線層４３が設けられることで第３の部分２２ｃと上記別のＭＯＳトランジスタのゲート電極１８とが互いに接続される点である。
【００６５】
次に、図１４に示すような構成の半導体装置の製造方法について説明する。
【００６６】
基板１１上にＳＴＩ１４が形成されるまでの工程は、第１の実施の形態による図２ないし図５に示す工程と同様なのでこれらの説明は省略する。
【００６７】
ＳＴＩ１４が基板１１上に形成された後は、図１５の斜視図に示すように、前記複数のスリットを形成するために、これら複数のスリットのパターンに対応したパターンを有するようにレジストパターニングが行われ、続いてこのレジストを用いた反応性イオンエッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が30〜100ｎｍエッチバックされることで複数のスリット３６が形成される。本例では３個のスリット３６が形成される場合を例示している。これらのスリット３６の幅Ｗはそれぞれ、第１の実施の形態の場合と同様に例えば0.03〜0.1μｍにされる。
【００６８】
次に、ｐ，ｎ両チャネルのＭＯＳトランジスタのチャネル領域となる部分にしきい値調整用の不純物イオンが注入され、続いて熱酸化法あるいはＬＰ−ＣＶＤ法によって、全面に0.5〜3.0ｎｍの膜厚でゲート絶縁膜３７が形成される。続いて、全面に50〜200ｎｍの膜厚でポリシリコン膜３８が堆積され、次に、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によって、上記ポリシリコン膜３８をパターニングするためのエッチング用マスクが形成され、続いてこのマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、上記ポリシリコン膜３８がエッチングされることで、図１６の斜視図に示すようにゲート電極１８が形成される。このエッチングの後に、ＳＴＩ１４上にもゲート電極１８が形成される。さらに、複数の各スリット３６の内壁上にもそれぞれポリシリコン膜３８が残る。この際に、図１６の斜視図に示すように、図７に示す場合と同様、各ゲート電極１８の上部にシリコン窒化膜からなるキャップ材２１が残されるようにしてもよい。このシリコン窒化膜からなるキャップ材２１は、この後に行なわれるエピタキシャル成長の際のブロックとして使用できる。また、上記キャップ材２１を形成しないで、その後、ゲート電極１８上でエピタキシャル成長を行わせるようにしてもよい。
【００６９】
上記ゲート絶縁膜３７としては、シリコン酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜等、あらゆる種類の絶縁膜を用いることができる。
【００７０】
また、ゲート電極１８上でエピタキシャル成長を行わせない場合には、ポリシリコン膜の代わりにＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用いたメタルゲート構造のゲート電極を形成するようにしてもよい。また、ゲート電極１８をシリコン・ゲルマニウム合金を用いて形成するようにしてもよい。
【００７１】
この後、熱酸化法によって、0.5〜６ｎｍの膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型の不純物イオンがｐ型ウエル領域１２及びｐ型ウエル領域１３に選択的に導入されることでｎ型拡散領域１７を構成する浅い接合深さを有する第１の拡散領域１７ａ及びｐ型拡散領域１９を構成する浅い接合深さを有する第１の拡散領域１９ａが形成される。
【００７２】
次に、図１７の斜視図に示すように、ＬＰ−ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、続いて反応性イオンエッチングによりエッチバックされることで、各ゲート電極１８の側壁上にゲート側壁２０が形成される。上記ゲート側壁材としてはシリコン酸化膜、シリコン窒化膜、あるいはその組み合わせからなる膜が使用できる。
【００７３】
次に、自然酸化膜除去のために水素雰囲気中で高温処理が行われた後、エピタキシャル成長法により単結晶シリコンの選択成長が行われる。例えば、水素雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 等の反応ガスが水素とともに供給されることで、基板１１上のシリコンが露出している部分に単結晶シリコン膜が形成される。また選択成長の際に、シリコン以外にシリコンとゲルマニウムからなる合金を成長させることもできる。
【００７４】
このエピタキシャル成長により、図１８の斜視図に示すように、ｎ型拡散領域１７及びｐ型拡散領域１９上に単結晶シリコン膜からなる配線層２２が形成され、特にＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１７上には配線層２２の第１の部分２２ａが形成され、ｐ型拡散領域１９上には配線層２２の第２の部分２２ｂが形成される。
【００７５】
さらに、このエピタキシャル成長の際に、ＳＴＩ１４内に形成された複数のスリット３６の内壁上に残っているポリシリコン膜３８を核としてエピタキシャル成長が進み、まずそれぞれのスリット３６の内部を埋めるようにシリコン膜が成長し、さらにこれがスリット３６の上部に突出し、これらが一体化するようにシリコン膜の成長が進むことで、複数のスリット３６に沿うように配線層２２の第３の部分２２ｃが形成される。そして、この第３の部分２２ｃは、最終的には上記第１の部分２２ａ及び第２の部分２２ｂと一体化される。
【００７６】
次に、キャップ材２１が存在する場合には、希フッ酸によってこのキャップ材２１を除去し、配線層２２の上からｎ型不純物及びｐ型不純物が拡散されて、ｎ型拡散領域１７を構成する深い接合深さを有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１９ｂが形成される。このとき、同時にゲート電極１８の上部にも不純物が導入される。
【００７７】
この後は、図９の断面図に示す場合と同様に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜が形成された後、加熱処理が行われることで配線層２２の上部に金属シリサイド層４０が形成される。このとき、ゲート電極１８の上部にも金属膜が形成され、その後、ゲート電極１８の上部に金属シリサイド層４０が形成される。
【００７８】
なお、配線層２２を形成する際の選択成長時に、シリコンの代わりに例えばシリコンとゲルマニウムからなる合金を成長させた場合には、シリサイド層４０に相当するものとしてシリコンとゲルマニウムからなる合金をシリサイド化した層が形成される。
【００７９】
続いて、全面に層間絶縁膜が堆積された後、この層間絶縁膜に対し、前記配線層２２の第３の部分２２ｃに対応する位置及びＳＴＩ１４上に形成されたゲート電極１８に対応する位置にそれぞれ開口部が形成され、さらにこれらの開口部を埋めるように上層配線用の金属が全面に堆積され、続いて上層配線用の金属がパターニングされることで、図１４に示されるようなコンタクトプラグ４１、４２と上層の配線層４３が形成される。
【００８０】
上記第３の実施の形態の半導体装置及びその製造方法によれば、第１の実施の形態と同様な効果が得られる上に、さらに、配線層２２の第３の部分２２ｃの幅が広いので、この部分にコンタクトを設ける際に、容易にこれを設けることができるという効果が得られる。
【００８１】
図１９は、この発明の第４の実施の形態による半導体装置の一部の構成を示す斜視図である。この第４の実施の形態の半導体装置は、前記図１４に示す第３の実施の形態による半導体装置とは一部の構成が異なるだけなので、図１４と対応する箇所には同じ符号を付してその説明は省略し、図１４と異なる点のみを以下に説明する。
【００８２】
図１９に示す半導体装置が図１４に示す半導体装置と異なる点は、前記ＳＴＩ１４上に設けられる配線層２２の第３の部分２２ｃが、前記ＳＴＩ１４内の複数のスリット３６に沿うように設けられ、かつＳＴＩ１４上に設けられた前記別のゲート電極１８を跨ぐように設けられてこのゲート電極１８と電気的に接続され、さらに前記配線層２２の第１、第２の部分２２ａ、２２ｂと一体化されている点である。
【００８３】
次に、図１９に示すような構成の半導体装置の製造方法について説明する。
【００８４】
基板１１上にＳＴＩ１４が形成されるまでの工程は、第１の実施の形態による図２ないし図５に示す工程と同様なのでこれらの説明は省略する。
【００８５】
さらに、ＳＴＩ１４内に複数のスリット３６が形成され、ゲート電極１８、ｎ型拡散領域１７、ｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１７ｂ、１９ｂが形成されるまでの工程は、基本的には第３の実施の形態による図１５ないし図１７に示す工程と同様なのでこれらの説明も省略する。ただし、図１７の場合と異なる点は、図２０の斜視図に示すように、ＳＴＩ１４上に形成されるゲート電極１８は、複数のスリット３６を横断するようにＳＴＩ１４の延長方向と同じ方向に延長して形成される。この場合にも、ゲート電極１８を形成するためのポリシリコン膜３８を堆積する際に、複数のスリット３６の各内壁上にもポリシリコン膜３８が堆積される。
【００８６】
図２０の斜視図に示すように、ＬＰ−ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、続いて反応性イオンエッチングによりエッチバックされることで、各ゲート電極１８の側壁上にゲート側壁２０が形成される。上記ゲート側壁材としてはシリコン酸化膜、シリコン窒化膜、あるいはその組み合わせからなる膜が使用できる。続いて、ｎ型、ｐ型の不純物イオンがｐ型ウエル領域１２、ｎ型ウエル領域１３に選択的に導入されることで、ｎ型拡散領域１７及びｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１７ｂ及び１９ｂが形成される。
【００８７】
次に、図２１の斜視図に示すように、ＳＴＩ１４上のゲート電極１８と複数のスリット３６とが交差する位置でゲート側壁２０が選択的に除去される。
【００８８】
この後、エピタキシャル成長法が行われることで配線層２２が形成される。
【００８９】
次に、キャップ材２１が存在する場合には、希フッ酸によってこのキャップ材２１を除去し、配線層２２の上からｎ型不純物及びｐ型不純物が拡散されて、ｎ型拡散領域１７を構成する深い接合深さを有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する深い接合深さを有する第２の拡散領域１９ｂが形成される。このとき、同時にゲート電極１８にも不純物が導入される。
【００９０】
さらに図９に示す工程と同様に、上記配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜が形成された後、加熱処理が行われることで配線層２２の上部に金属シリサイド層４０が形成されることにより、図１９に示す構造が得られる。このとき、ゲート電極１８の上部にも金属膜が形成され、その後、ゲート電極１８の上部に金属シリサイド層４０が形成される。なお、配線層２２を形成する際の選択成長時に、シリコンの代わりに例えばシリコンとゲルマニウムからなる合金を成長させた場合には、シリサイド層４０に相当するものとしてシリコンとゲルマニウムからなる合金をシリサイド化した層が形成される。
【００９１】
上記第４の実施の形態の半導体装置及びその製造方法によれば、第１の実施の形態と同様な効果が得られる上に、さらに、図１４中のコンタクトプラグ４１、４２及び上層の配線層４３と同様の機能を配線層２２の第３の部分２２ｃに持たすことができるので、コンタクトプラグや上層の配線層を用いずにｎ型拡散領域１７及びｐ型拡散領域１９と別のＭＯＳトランジスタのゲート電極１８とが接続できるという効果が得られる。
【００９２】
なお、この発明は上記各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記各実施の形態では、配線層２２によって接続されるＭＯＳトランジスタの拡散領域が互いに異なる導電型である場合を説明したが、チャネル型が同じＭＯＳトランジスタの同じ導電型の拡散領域同士が配線層２２によって接続されるようにしてもよい。
【００９３】
また、上記各実施の形態では、配線層２２を用いて異なるＭＯＳトランジスタのソース、ドレインとなる一対の拡散領域同士を接続する場合について説明したが、これはＳＴＩによって互いに分離され、基板内に形成された拡散領域からなり配線として使用される一対の導電層同士を、上記配線層２２を用いて接続する場合にも容易に適用することができる。
【００９４】
また、上記各実施の形態では、基板としてｐ型基板を用いる場合について説明したが、これはｎ型基板を用いるようにしてもよい。
【００９５】
【発明の効果】
以上説明したようにこの発明によれば、分離領域によって互いに隔てられた拡散領域同士を配線によって接続する際に、接合リークを生じる恐れがない半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による半導体装置の一部の構成を示す斜視図。
【図２】図１に示す半導体装置の製造する際の最初の製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す斜視図。
【図７】図６に続く製造工程を示す斜視図。
【図８】図７に続く製造工程を示す斜視図。
【図９】図１中のＡ−Ａ´線に沿った詳細な断面構造を示す図。
【図１０】この発明の第２の実施の形態による半導体装置の一部の構成を示す斜視図。
【図１１】図１０に示す半導体装置の製造する際の途中の製造工程を示す斜視図。
【図１２】図１１に続く製造工程を示す斜視図。
【図１３】図１２に続く製造工程を示す斜視図。
【図１４】この発明の第３の実施の形態による半導体装置の一部の構成を示す斜視図。
【図１５】図１４に示す半導体装置の製造する際の途中の製造工程を示す斜視図。
【図１６】図１５に続く製造工程を示す斜視図。
【図１７】図１６に続く製造工程を示す斜視図。
【図１８】図１７に続く製造工程を示す斜視図。
【図１９】この発明の第４の実施の形態による半導体装置の一部の構成を示す斜視図。
【図２０】図１９に示す半導体装置の製造する際の途中の製造工程を示す斜視図。
【図２１】図２０に続く製造工程を示す斜視図。
【図２２】従来の半導体装置の一例を示す断面図。
【図２３】図２２とは異なる従来の半導体装置の一例を示す断面図。
【符号の説明】
１１…ｐ型のシリコン半導体基板、
１２…ｐ型ウエル領域、
１３…ｎ型ウエル領域、
１４…ＳＴＩ、
１５…ｎチャネルＭＯＳトランジスタ、
１６…ｐチャネルＭＯＳトランジスタ、
１７…ｎ型拡散領域、
１８…ゲート電極、
１９…ｐ型拡散領域、
２０…ゲート側壁、
２１…キャップ材、
２２…配線層、
２２ａ…配線層の第１の部分、
２２ｂ…配線層の第２の部分、
２２ｃ…配線層の第３の部分、
３１…シリコン窒化膜、
３２…シリコン酸化膜、
３３…積層膜、
３４…素子分離用溝、
３５…埋め込み用絶縁膜、
３６…スリット、
３７…ゲート絶縁膜、
３８…ポリシリコン膜、
４０…金属シリサイド層、
４１、４２…コンタクトプラグ、
４３…上層の配線層。

Claims (20)

  1. 半導体基板上に互いに離間して形成され、それぞれ拡散領域を有する第１、第２のトランジスタと、
    前記半導体基板上に形成され、前記第１、第２のトランジスタの相互間に設けられて前記第１、第２のトランジスタを分離する分離領域と、
    前記第１、第２のトランジスタの前記拡散領域相互間で連続するように前記分離領域に設けられ所定の幅を有すると共に底部が前記分離領域の底部にまでは達しないように設けられている少なくとも１つのスリットと、
    前記少なくとも１つのスリットの内壁上に設けられた多結晶シリコン層からなる導電膜と、
    前記第１、第２のトランジスタの前記各拡散領域上にそれぞれ設けられ、前記各拡散領域と電気的に接続された第１、第２の部分と、前記分離領域の前記スリットに沿うようにして前記分離領域上に設けられ、前記第１、第２の部分と一体化された第３の部分とからなり、上層に金属シリサイド層を備える配線層
    とを具備したことを特徴とする半導体装置。
  2. 半導体基板上に互いに離間して形成され、それぞれゲート電極と拡散領域とを有する第１、第２のＭＯＳトランジスタと、
    前記半導体基板上に形成され、前記第１、第２のＭＯＳトランジスタの相互間に設けられて前記第１、第２のＭＯＳトランジスタを分離する分離領域と、
    前記第１、第２のＭＯＳトランジスタの前記拡散領域相互間で連続するように前記分離領域に設けられ所定の幅を有すると共に底部が前記分離領域の底部にまでは達しないように設けられている少なくとも１つのスリットと、
    前記少なくとも１つのスリットの内壁上に設けられた多結晶シリコン層からなる導電膜と、
    前記分離領域上に設けられた他のＭＯＳトランジスタのゲート電極と、
    前記第１、第２のＭＯＳトランジスタの前記各拡散領域上にそれぞれ設けられ、前記各拡散領域と電気的に接続された第１、第２の部分と、前記分離領域の前記少なくとも１つのスリットに沿いかつ前記分離領域上に設けられた前記他のＭＯＳトランジスタのゲート電極を跨ぐように設けられてこのゲート電極と電気的に接続され、前記第１、第２の部分と一体化された第３の部分とからなり、上層に金属シリサイド層を備える配線層
    とを具備したことを特徴とする半導体装置。
  3. 前記少なくとも１つのスリットは１つのスリットであることを特徴とする請求項１または２記載の半導体装置。
  4. 前記少なくとも１つのスリットは、互いに並行するように設けられた複数のスリットであることを特徴とする請求項１または２記載の半導体装置。
  5. 前記１つのスリットまたは前記複数のスリットの各々の幅の最小値が加工精度の最小寸法にされ、最大値が前記スリットの各々が前記配線層の前記第３の部分によって実質的に埋め込むことができる最大の値にされていることを特徴とする請求項３または４記載の半導体装置。
  6. 前記１つのスリットまたは前記複数のスリットの各々の幅の最小値が0.03μｍにされ、最大値が0.1μｍにされていることを特徴とする請求項５記載の半導体装置。
  7. 前記配線層の前記第３の部分上に設けられたコンタクト部を具備したことを特徴とする請求項１記載の半導体装置。
  8. 半導体基板上に互いに離間して形成された拡散領域からなる第１、第２の導電層と、
    前記半導体基板上に形成され、前記第１、第２の導電層の相互間に設けられて前記第１、第２の導電層を分離する分離領域と、
    前記第１、第２の導電層相互間で連続するように前記分離領域に設けられ底部が前記分離領域の底部にまでは達しないように設けられている少なくとも１つのスリットと、
    前記少なくとも１つのスリットの内壁上に設けられた多結晶シリコン層からなる導電膜と、
    前記第１、第２の導電層上にそれぞれ設けられ、前記第１、第２の導電層のそれぞれと電気的に接続された第１、第２の部分と、前記分離領域の前記スリットに沿うようにして前記分離領域上に設けられ、前記第１、第２の部分と一体化された第３の部分とからなり、上層に金属シリサイド層を備える配線層
    とを具備したことを特徴とする半導体装置。
  9. 前記配線層は、下層がシリコン・ゲルマニウム合金層、上層が金属シリサイド層からなる積層構造を有することを特徴とする請求項１、２、８のいずれか１項記載の半導体装置。
  10. 半導体基板上に分離領域を形成することで前記分離領域によって互いに分離された第１、第２の素子領域を前記半導体基板に形成し、
    前記分離領域内に前記第１、第２の素子領域の拡散領域相互間で連続するように、所定の幅を有する少なくとも１つのスリットをその底部が前記分離領域の底部にまでは達しないように形成し、
    エピタキシャル成長させる際の核となり得る材料からなる導電膜を全面に堆積した後、前記導電膜を選択的に除去して前記第１、第２の素子領域の一部領域上にそれぞれ残すと共に前記少なくとも１つのスリットの内壁上に残し、
    前記第１、第２の素子領域の一部領域上にそれぞれ残された前記導電膜の周囲をエピタキシャル成長させる際のブロックとなる材料で覆った後、エピタキシャル成長を行い、前記第１の素子領域上に第１の部分を有し、前記第２の素子領域上に第２の部分を有し、前記分離領域の前記スリットに沿うように前記分離領域上に位置し前記第１、第２の部分と一体化された第３の部分とを有する配線層を形成する
    ことを特徴とする半導体装置の製造方法。
  11. 半導体基板上に分離領域を形成することで前記分離領域によって互いに分離された第１、第２の素子領域を前記半導体基板に形成し、
    前記分離領域内に前記第１、第２の素子領域の拡散領域相互間で連続するように、所定の幅を有する少なくとも１つのスリットをその底部が前記分離領域の底部にまでは達しないように形成し、
    エピタキシャル成長させる際の核となり得る材料からなる導電膜を全面に堆積した後、前記導電膜を選択的に除去して前記第１、第２の素子領域の一部領域上及び前記分離領域の一部領域上にそれぞれ残すと共に前記少なくとも１つのスリットの内壁上に残し、
    前記第１、第２の素子領域の一部領域上及び前記分離領域の一部領域上にそれぞれ残された前記導電膜の周囲をエピタキシャル成長させる際のブロックとなる材料で覆い、
    前記分離領域の一部領域上に残された前記導電膜を覆う前記ブロックとなる材料のうち前記分離領域内に形成された前記少なくとも１つのスリット近傍に位置する部分の前記ブロックとなる材料を選択的に除去し、
    エピタキシャル成長を行い、前記第１の素子領域上に第１の部分を有し、前記第２の素子領域上に第２の部分を有し、前記分離領域内の前記スリットに沿いかつ前記ブロックとなる材料が除去された前記分離領域の一部領域上の前記導電膜を跨ぐように連続して前記第１、第２の部分と一体化された第３の部分とを有する配線層を形成する
    ことを特徴とする半導体装置の製造方法。
  12. 前記分離領域内に前記少なくとも１つのスリットを形成する際に１つのスリットを形成することを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  13. 前記分離領域内に前記少なくとも１つのスリットを形成する際に、互いに並行するように複数のスリットを形成することを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  14. 前記１つのスリットまたは前記複数のスリットの各々は、その幅の最小値が加工精度の最小寸法となり、最大値が前記スリットの各々が前記配線層の前記第３の部分によって実質的に埋め込むことができる最大の値となるよう形成されることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
  15. 前記１つのスリットまたは前記複数のスリットの各々は、その幅の最小値が0.03μｍとなり、最大値が0.1μｍとなるように形成されることを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 前記導電膜はシリコンを含む膜で形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  17. 前記シリコンを含む膜が多結晶シリコンで形成されることを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記配線層は、下層がシリコン層、上層が金属シリサイド層からなる積層構造を有するように形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  19. 前記配線層は、下層がシリコン・ゲルマニウム合金層、上層が金属シリサイド層からなる積層構造を有するように形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  20. 前記配線層の前記第３の部分上にコンタクト部を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
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