JP4573849B2 - 半導体装置の製造方法 - Google Patents
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Description
絶縁層上に形成され、第1導電型MOSトランジスタ領域及び第2導電型MOSトランジスタ領域を含むMOSトランジスタ領域と、バイポーラトランジスタ領域とを有する半導体層を準備する第1工程と、
MOSトランジスタ領域及びバイポーラトランジスタ領域それぞれの半導体層に、素子領域及び素子分離領域を形成する第2工程と、
MOSトランジスタ領域の素子領域の半導体層上に、ゲート酸化膜となる第1酸化膜を介してポリシリコンからなるゲート電極を形成し、且つ、第1酸化膜及びゲート電極と同時に、バイポーラトランジスタ領域の素子領域の半導体層上に、第2酸化膜を介してポリシリコンからなるダミーパターンを形成する第3工程と、
第1導電型MOSトランジスタ領域及びバイポーラトランジスタ領域の半導体層に第1導電型の不純物を導入することにより、第1導電型MOSトランジスタ領域のゲート電極下のチャネル領域を挟んだ第1導電型のソース領域及び第1導電型のドレイン領域を形成し、同時に、ダミーパターン下のベース領域とチャネル幅方向において隣接する第1導電型のベースコンタクト領域を形成する第4工程と、
第4工程を行った後、第1導電型MOSトランジスタ領域及びバイポーラトランジスタ領域のダミーパターンをレジストマスクで被覆する第5工程と、
第5工程を行った後、第2導電型MOSトランジスタ領域及びバイポーラトランジスタ領域の半導体層に第2導電型の不純物を導入することにより、第2導電型MOSトランジスタ領域のゲート電極下のチャネル領域を挟んだ第2導電型のソース領域及び第2導電型のドレイン領域を形成し、同時に、ダミーパターン下のベース領域を挟んだ第2導電型のコレクタ領域及び第2導電型のエミッタ領域を形成すると共に、レジストマスクによって、ダミーパターンに第2導電型の不純物を導入しない第6工程と、
を含み、
第6工程を行った後のダミーパターンの不純物濃度が、1×10 19 cm -3 以下である
ことを特徴とする。
(第1実施形態)
本発明の第1実施形態に係る半導体装置及びその製造方法を、図1〜図8を用いて説明する。図1〜図3は、第1実施形態に係る半導体装置の構造を示す断面図及び平面図であり、図4〜図7は、第1実施形態に係る半導体装置の製造方法を示す断面図である。また図8は、第1実施形態に係る半導体装置におけるバイポーラトランジスタの動作特性の実験データである。
(構造)
まず、本発明の第1実施形態に係る半導体装置の構造を、図1〜図3を用いて説明する。
(効果)
(製造方法)
次に、本発明の第1実施形態に係る半導体装置の製造方法を、図4〜図7を用いて説明する。図4〜図7は、図1(b)のA−A線に対応する工程断面図である。
次に、図5(d)に示すように、p型MOSトランジスタ領域30の素子領域18中に、後述するソース領域42s及びドレイン領域42dよりも低濃度のp型(p-型)のLDD領域36を形成し、同時に、バイポーラトランジスタ領域80の素子領域18中に、後述するベースコンタクト領域89よりも低濃度のp型のLDD領域86pを形成する。具体的には、まず、n型MOSトランジスタ領域50上、並びにバイポーラトランジスタ領域80のうちコレクタ領域92cとなる予定の領域、エミッタ領域92eとなる予定の領域及びこれらに挟まれた領域上にレジストパターンRP7を形成する。次に、レジストパターンRP7及びゲート電極34をマスクとしてp型不純物を導入する。例えば、二フッ化ホウ素(二フッ化ボロン、BF2)を、15keV、ドーズ量1.0×1013cm-2の条件でイオンインプランテーションを行う。これにより、p型MOSトランジスタ領域30の素子領域18中の、ゲート電極34に被覆されていない領域のSOI層16の表層領域に、p-型のLDD領域36が形成される。同時に、バイポーラトランジスタ領域80の素子領域18中の、ダミーパターン84及びレジストパターンRP7に被覆されていない領域のSOI層16の表層領域に、p-型のLDD領域86pが形成される。すなわち、この段階では図2においてLDD領域86pと示された領域に加えてベースコンタクト領域89と示された領域にもLDD領域86pが形成されている。イオンインプランテーションを行った後に、レジストパターンRP7をアッシングにより除去する。
このような配線工程を必要に応じて複数回繰り返すことで、ウエハプロセスが終了する。
(効果)
(第2実施形態)
(構造)
図9は、第2実施形態に係る半導体装置の断面図であり、図10は、第2実施形態に係る半導体装置から、SOI層16より上方の構造を除去した場合の平面図である。
第2実施形態に係る半導体装置が第1実施形態に係る半導体装置と異なる点は、バイポーラトランジスタ領域80においては、ベース領域90中にLDD領域が形成されていない点である。その他の構造は第1実施形態に係る半導体装置と同じである。
(効果)
(製造方法)
まず、第1実施形態の図5(b)に示される工程までは、第2実施形態においても同じである。
すなわち図11に示すように、n型MOSトランジスタ領域50の素子領域18中に、ソース領域62s及びドレイン領域62dよりも低濃度のn型(n-型)のLDD領域56を形成する。具体的には、まず、p型MOSトランジスタ領域30上、及びバイポーラトランジスタ領域80上に、レジストパターンRP13を形成する。より詳細には、図5(c)の工程におけるレジストパターンRP5はp型MOSトランジスタ領域30上、並びにバイポーラトランジスタ領域80のうちコレクタ領域92cとなる予定の領域、エミッタ領域92eとなる予定の領域及びこれらに挟まれた領域以外の領域上に形成されるものであったのに対し、図11の工程におけるレジストパターンRP13は、バイポーラトランジスタ領域80のうちコレクタ領域92cとなる予定の領域、エミッタ領域92eとなる予定の領域及びこれらに挟まれた領域上にも形成される。次に、レジストパターンRP13、ゲート電極54をマスクとしてn型不純物を導入する。例えば、ヒ素(As)を、20keV、ドーズ量1×1013cm-2の条件でイオンインプランテーションを行う。これにより、n型MOSトランジスタ領域50の素子領域18中の、ゲート電極54に被覆されていない領域のSOI層16の表層領域に、n型不純物濃度が1×1019cm-3程度のn-型のLDD領域56が形成される。一方、バイポーラトランジスタ領域80の素子領域18中のSOI層16の表層領域には、n-型のLDD領域86nが形成されない。イオンインプランテーションを行った後に、レジストパターンRP13をアッシングにより除去する。以降の工程は第1実施形態と同じである。
(効果)
(第3実施形態)
(構造)
図12は、第3実施形態に係る半導体装置の断面図である。
第3実施形態に係る半導体装置が第1実施形態に係る半導体装置と異なる点は、バイポーラトランジスタ領域80のダミーパターン84nの不純物濃度が1×1019cm-3以下という低濃度である点である。すなわち、上述の通り第1実施形態におけるダミーパターン84は不純物(n型不純物である燐)濃度が1×1020cm-3程度であるいわゆるドープト・ポリシリコンである。これに対して第3実施形態においては、ダミーパターン84nは不純物濃度が1×1019cm-3以下であるいわゆるノンドープト・ポリシリコン(Non−Doped Poly−Silicon)である。ダミーパターン84nの不純物濃度は、実質的にゼロであることがより好ましい。その他の構造は第1実施形態に係る半導体装置と同じである。
(効果)
(製造方法)
まず、第1実施形態の図6(b)に示される工程までは、第3実施形態においても同じである。
すなわち図12に示すように、n型MOSトランジスタ領域50及びバイポーラトランジスタ領域80のSOI層16にn型の不純物を導入することにより、n型MOSトランジスタ領域50のゲート電極54下のチャネル領域60を挟んだn型のソース領域62s及びn型のドレイン領域62dを形成し、同時に、ダミーパターン84n下のベース領域90を挟んだn型のコレクタ領域92c及びn型のエミッタ領域92eを形成する。具体的には、まず、p型MOSトランジスタ領域30上、並びにバイポーラトランジスタ領域80のうちコレクタ領域92cとなる予定の領域、エミッタ領域92eとなる予定の領域及びこれらに挟まれた領域以外の領域上に加えて、コレクタ領域92cとなる予定の領域及びエミッタ領域92eとなる予定の領域に挟まれた領域中のダミーパターン84n上にも、レジストパターンRP17を形成する。第1実施形態と異なるのは、コレクタ領域92cとなる予定の領域及びエミッタ領域92eとなる予定の領域に挟まれた領域上にもレジストを形成している点である。次に、レジストパターンRP17及びゲート電極54をマスクとしてn型不純物を導入する。例えば、燐(リン、P)を、15keV、ドーズ量5.0×1015cm-2の条件でイオンインプランテーションを行う。これにより、n型MOSトランジスタ領域50の素子領域18中の、ゲート電極54及びサイドウォール58に被覆されていない領域のSOI層16中に、n+型のソース領域62s及びn+型のドレイン領域62dが形成される。また、SOI層16中の、ソース領域62s及びドレイン領域62dに挟まれた、ゲート電極54下の部分にはチャネル領域60が形成されたことになる。また同時に、バイポーラトランジスタ領域80の素子領域18中の、レジストパターンRP17、ダミーパターン84n及びサイドウォール88に被覆されていない領域のSOI層16中に、n+型のコレクタ領域92c及びn+型のエミッタ領域92eが形成される。また、SOI層16中の、コレクタ領域92c及びエミッタ領域92eに挟まれた、ダミーパターン84n下の部分にはベース領域90が形成されたことになる。更に、マスクとして用いたゲート電極54にも不純物が導入されるため、ゲート電極54は、不純物濃度(n型不純物である燐の濃度)が1×1020cm-3程度であるいわゆるドープト・ポリシリコンとなる。ここで第1実施形態と異なるのは、ダミーパターン84nはレジストパターンRP17によって被覆されているため、不純物が導入されない点である。このため、ダミーパターン84nは不純物濃度が1×1019cm-3以下という低濃度のままである。そして、イオンインプランテーションを行った後に、レジストパターンRP17をアッシングにより除去する。以降の工程は、第1実施形態と同じである。なお、ダミーパターン84nには、先行する図5(c)のLDD領域を形成するための不純物導入工程によって若干のn型不純物が導入されているが、この図5(c)の工程で導入される不純物の量は少量であり、依然としてノンドープト・ポリシリコンと言い得る程度の低濃度の不純物濃度である。
(効果)
(第4実施形態)
(構造)
図14は、第4実施形態に係る半導体装置の平面図であり、図15(a)は、図14のB−B線の断面図である。また図15(b)は、図14のB−B線の断面図において、その上層に配線層が形成された場合を示すものである。
その他は第1実施形態に係る半導体装置と同じである。
(効果)
(製造方法)
次に、本発明の第4実施形態に係る半導体装置の製造方法を説明する。
(効果)
12 支持基板
14 埋め込み酸化膜
16 SOI層
18 素子領域
20 素子分離領域
28 中間絶縁膜
29 配線パターン
30 p型MOSトランジスタ領域
31 p型MOSトランジスタ
34、54 ゲート電極
34a、54a ゲートコンタクト領域
32、52 ゲート酸化膜
38、58、88 サイドウォール
36、56、86n、86p LDD領域
40、60 チャネル領域
42s、62s ソース領域
42d、62d ドレイン領域
44、64、94 コンタクトホール
46、66、96 コンタクトプラグ
50 n型MOSトランジスタ領域
51 n型MOSトランジスタ
70 MOSトランジスタ領域
80 バイポーラトランジスタ領域
81 バイポーラトランジスタ
82 第2酸化膜
84、85 ダミーパターン
85a ダミーパターンコンタクト領域
89 ベースコンタクト領域
90 ベース領域
92c コレクタ領域
92e エミッタ領域
Claims (4)
- 絶縁層上に形成され、第1導電型MOSトランジスタ領域及び第2導電型MOSトランジスタ領域を含むMOSトランジスタ領域と、バイポーラトランジスタ領域とを有する半導体層を準備する第1工程と、
前記MOSトランジスタ領域及び前記バイポーラトランジスタ領域それぞれの前記半導体層に、素子領域及び素子分離領域を形成する第2工程と、
前記MOSトランジスタ領域の前記素子領域の前記半導体層上に、ゲート酸化膜となる第1酸化膜を介してポリシリコンからなるゲート電極を形成し、且つ、前記第1酸化膜及び前記ゲート電極と同時に、前記バイポーラトランジスタ領域の前記素子領域の前記半導体層上に、第2酸化膜を介してポリシリコンからなるダミーパターンを形成する第3工程と、
前記第1導電型MOSトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第1導電型の不純物を導入することにより、前記第1導電型MOSトランジスタ領域の前記ゲート電極下のチャネル領域を挟んだ第1導電型のソース領域及び第1導電型のドレイン領域を形成し、同時に、前記ダミーパターン下のベース領域とチャネル幅方向において隣接する第1導電型のベースコンタクト領域を形成する第4工程と、
前記第4工程を行った後、前記第1導電型MOSトランジスタ領域及び前記バイポーラトランジスタ領域の前記ダミーパターンをレジストマスクで被覆する第5工程と、
前記第5工程を行った後、前記第2導電型MOSトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第2導電型の不純物を導入することにより、前記第2導電型MOSトランジスタ領域の前記ゲート電極下のチャネル領域を挟んだ第2導電型のソース領域及び第2導電型のドレイン領域を形成し、同時に、前記ダミーパターン下のベース領域を挟んだ第2導電型のコレクタ領域及び前記第2導電型のエミッタ領域を形成すると共に、前記レジストマスクによって、前記ダミーパターンに前記第2導電型の不純物を導入しない第6工程と、
を含み、
前記第6工程を行った後の前記ダミーパターンの不純物濃度が、1×10 19 cm -3 以下である
ことを特徴とする、半導体装置の製造方法。 - 前記第3工程の後であって、前記第4工程の前に、
前記第1導電型MOSトランジスタ領域をレジストマスクで被覆する工程と、前記第2導電型MOSトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層に第2導電型の不純物を導入することにより、前記第2導電型MOSトランジスタ領域の前記素子領域中に、前記ソース領域及び前記ドレイン領域よりも低濃度の第2導電型のLDD領域を形成し、同時に、
前記バイポーラトランジスタ領域の前記素子領域中に、前記コレクタ領域及び前記エミッタ領域よりも低濃度の第2導電型のLDD領域を形成する工程と、
を順次行うことを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記第3工程の後であって、前記第4工程の前に、
前記第1導電型MOSトランジスタ領域と前記バイポーラトランジスタ領域とをレジストマスクで被覆する工程と、
前記第2導電型MOSトランジスタ領域の前記半導体層に第2導電型の不純物を導入することにより、前記第2導電型MOSトランジスタ領域の前記素子領域中に、前記ソース領域及び前記ドレイン領域よりも低濃度の第2導電型のLDD領域を形成する工程と、
を順次行うことを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記第6工程の後に、
前記MOSトランジスタ領域及び前記バイポーラトランジスタ領域の前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート電極の一部及び前記ダミーパターンの一部を露出するコンタクトホールを形成する工程と、
を順次行うことを特徴とする、請求項1に記載の半導体装置の製造方法。
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